JP2001273773A - 半導体メモリ装置 - Google Patents
半導体メモリ装置Info
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- JP2001273773A JP2001273773A JP2000085824A JP2000085824A JP2001273773A JP 2001273773 A JP2001273773 A JP 2001273773A JP 2000085824 A JP2000085824 A JP 2000085824A JP 2000085824 A JP2000085824 A JP 2000085824A JP 2001273773 A JP2001273773 A JP 2001273773A
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- Japan
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- data
- memory cell
- input
- parallel
- serial
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1006—Data managing, e.g. manipulating data before writing or reading out, data bus switches or control circuits therefor
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- Dram (AREA)
- Static Random-Access Memory (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】
【課題】 記憶データやアドレスデータを伝送する配線
を簡略化する。 【解決手段】 メモリセルアレイ１１の周辺にアドレス
デコーダ１２、センスアンプ１３、ライトアンプ１４及
びコマンドデコーダ１５が配置される。第１のシリアル
／パラレル変換回路１６ａがアドレスデコーダ１２に隣
接して配置され、パラレル／シリアル変換回路１６ｂが
センスアンプ１３に隣接して配置され、さらに、第２の
シリアル／パラレル変換回路１６ｃがライトアンプ１４
に隣接して配置される。入出力回路１７とシリアル／パ
ラレル変換回路１６ａ、１６ｃ、１６ｄ及びパラレル／
シリアル変換回路１６ｂとの間が、それぞれ１組のライ
ンで接続される。
を簡略化する。 【解決手段】 メモリセルアレイ１１の周辺にアドレス
デコーダ１２、センスアンプ１３、ライトアンプ１４及
びコマンドデコーダ１５が配置される。第１のシリアル
／パラレル変換回路１６ａがアドレスデコーダ１２に隣
接して配置され、パラレル／シリアル変換回路１６ｂが
センスアンプ１３に隣接して配置され、さらに、第２の
シリアル／パラレル変換回路１６ｃがライトアンプ１４
に隣接して配置される。入出力回路１７とシリアル／パ
ラレル変換回路１６ａ、１６ｃ、１６ｄ及びパラレル／
シリアル変換回路１６ｂとの間が、それぞれ１組のライ
ンで接続される。
Description
【０００１】
【発明の属する技術分野】本発明は、他ビットのデータ
をシリアルに入出力するようにした半導体メモリ装置に
関する。
をシリアルに入出力するようにした半導体メモリ装置に
関する。
【０００２】
【従来の技術】半導体メモリ装置において、記憶するデ
ータやアドレスデータ等を外部装置とシリアルにやりと
りすることが考えられている。このようなシリアルイン
タフェースを備えた半導体メモリ装置は、データの入出
力に時間はかかるが、入出力の端子数の削減によってパ
ッケージの小型化が可能である。
ータやアドレスデータ等を外部装置とシリアルにやりと
りすることが考えられている。このようなシリアルイン
タフェースを備えた半導体メモリ装置は、データの入出
力に時間はかかるが、入出力の端子数の削減によってパ
ッケージの小型化が可能である。
【０００３】図２は、シリアルにデータの入出力を行う
従来の半導体メモリ装置の構成を示すブロック図であ
る。
従来の半導体メモリ装置の構成を示すブロック図であ
る。
【０００４】メモリセルアレイ１は、複数のメモリセル
が行列配置されると共に、各メモリセルを選択的に活性
化できるように、各行毎、各列毎に選択回路が設けられ
る。アドレスデコーダ２は、適数ビットのアドレスデー
タＡＤ−Ｐに応答し、メモリセルアレイ１内の特定の行
及び列を選択的に活性化する。センスアンプ３は、メモ
リセルアレイ１の各メモリセルの各列に接続され、アド
レスデコーダ２により活性化されたメモリセルに記憶さ
れたデータを判定し、読み出しデータＲＤ−Ｐを出力す
る。ライトアンプ４は、センスアンプ３と同様に、メモ
リセルアレイ１の各メモリセルの各列に接続され、アド
レスデコーダ２により活性化されたメモリセルに対して
書き込みデータＷＤ−Ｐを書き込む。
が行列配置されると共に、各メモリセルを選択的に活性
化できるように、各行毎、各列毎に選択回路が設けられ
る。アドレスデコーダ２は、適数ビットのアドレスデー
タＡＤ−Ｐに応答し、メモリセルアレイ１内の特定の行
及び列を選択的に活性化する。センスアンプ３は、メモ
リセルアレイ１の各メモリセルの各列に接続され、アド
レスデコーダ２により活性化されたメモリセルに記憶さ
れたデータを判定し、読み出しデータＲＤ−Ｐを出力す
る。ライトアンプ４は、センスアンプ３と同様に、メモ
リセルアレイ１の各メモリセルの各列に接続され、アド
レスデコーダ２により活性化されたメモリセルに対して
書き込みデータＷＤ−Ｐを書き込む。
【０００５】コマンドデコーダ５は、コマンドデータＣ
Ｃ−Ｄに応答し、メモリセルアレイ１の動作を制御す
る。例えば、コマンドデータＣＣ−Ｄが読み出し動作を
指示する場合、メモリセルアレイ１を読み出しモードで
動作させ、アドレスデコーダ２によって活性化されるメ
モリセルアレイ１内のメモリセルをセンスアンプ３に接
続させる。また、コマンドデータＣＣ−Ｄが書き込み動
作を指示する場合、メモリセルアレイ１を書き込みモー
ドで動作させ、アドレスデコーダ２によって活性化され
るメモリセルアレイ１内のメモリセルをライトアンプ４
に接続させる。このコマンドデコーダ５については、書
き込み動作や読み出し動作の制御の他、メモリセルアレ
イ１内のメモリセルの消去単位の設定制御や、記憶デー
タのビット数の切り替えの制御等を行うようにすること
も可能である。
Ｃ−Ｄに応答し、メモリセルアレイ１の動作を制御す
る。例えば、コマンドデータＣＣ−Ｄが読み出し動作を
指示する場合、メモリセルアレイ１を読み出しモードで
動作させ、アドレスデコーダ２によって活性化されるメ
モリセルアレイ１内のメモリセルをセンスアンプ３に接
続させる。また、コマンドデータＣＣ−Ｄが書き込み動
作を指示する場合、メモリセルアレイ１を書き込みモー
ドで動作させ、アドレスデコーダ２によって活性化され
るメモリセルアレイ１内のメモリセルをライトアンプ４
に接続させる。このコマンドデコーダ５については、書
き込み動作や読み出し動作の制御の他、メモリセルアレ
イ１内のメモリセルの消去単位の設定制御や、記憶デー
タのビット数の切り替えの制御等を行うようにすること
も可能である。
【０００６】データ変換回路６は、アドレスデコーダ２
に接続され、シリアルに入力されるアドレスデータＡＤ
−Ｓをパラレルに変換し、アドレスデータＡＤ−Ｐとし
てアドレスデコーダに供給する。また、データ変換回路
６は、センスアンプ３及びライトアンプ４に接続され
る。そして、読み出しモードでは、センスアンプ３から
パラレルに入力される読み出しデータＲＤ−Ｐをシリア
ルに変換した後、入出力回路７へ読み出しデータＲＤ−
Ｐとして供給し、書き込みモードでは、入出力回路７か
らシリアルに入力される書き込みデータＷＤ−Ｓをパラ
レルに変換した後、ライトアンプ４へ書き込みデータＷ
Ｄ−Ｐとして供給する。さらに、データ変換回路６は、
コマンドデコーダ５に接続され、シリアルに入力される
コマンドデータＣＣ−Ｓをパラレルに変換し、コマンド
データＣＣ−Ｐとしてコマンドデコーダ５に供給する。
入出力回路７は、データ変換回路６に接続され、外部装
置とデータ変換回路６との間で読み出しデータＲＤ−
Ｓ、書き込みデータＷＤ−Ｓ、アドレスデータＡＤ−Ｓ
及びコマンドデータＣＣ−Ｓの受け渡しを行う。
に接続され、シリアルに入力されるアドレスデータＡＤ
−Ｓをパラレルに変換し、アドレスデータＡＤ−Ｐとし
てアドレスデコーダに供給する。また、データ変換回路
６は、センスアンプ３及びライトアンプ４に接続され
る。そして、読み出しモードでは、センスアンプ３から
パラレルに入力される読み出しデータＲＤ−Ｐをシリア
ルに変換した後、入出力回路７へ読み出しデータＲＤ−
Ｐとして供給し、書き込みモードでは、入出力回路７か
らシリアルに入力される書き込みデータＷＤ−Ｓをパラ
レルに変換した後、ライトアンプ４へ書き込みデータＷ
Ｄ−Ｐとして供給する。さらに、データ変換回路６は、
コマンドデコーダ５に接続され、シリアルに入力される
コマンドデータＣＣ−Ｓをパラレルに変換し、コマンド
データＣＣ−Ｐとしてコマンドデコーダ５に供給する。
入出力回路７は、データ変換回路６に接続され、外部装
置とデータ変換回路６との間で読み出しデータＲＤ−
Ｓ、書き込みデータＷＤ−Ｓ、アドレスデータＡＤ−Ｓ
及びコマンドデータＣＣ−Ｓの受け渡しを行う。
【０００７】以上の各部は、全て半導体基板上に集積化
され、入出力回路７と外部装置との間の各データの入出
力に対応するようにして入出力端子が設けられる。この
とき、半導体メモリ装置としての入出力端子は、各デー
タに対して１ビット分だけ設ければよいため、アドレス
データのビット数や記憶データのビット数が多くなった
としても、端子数を増加する必要はない。
され、入出力回路７と外部装置との間の各データの入出
力に対応するようにして入出力端子が設けられる。この
とき、半導体メモリ装置としての入出力端子は、各デー
タに対して１ビット分だけ設ければよいため、アドレス
データのビット数や記憶データのビット数が多くなった
としても、端子数を増加する必要はない。
【０００８】
【発明が解決しようとする課題】データ変換回路６は、
各データ毎にそれぞれ１ビット分ずつの配線によって入
出力回路７に接続される。そして、各データのビット数
の対応する分の配線によって、アドレスデコーダ２、セ
ンスアンプ３、ライトアンプ４及びコマンドデコーダ５
にそれぞれ接続される。このため、メモリセルアレイ１
の容量が大きくなり、データ変換回路６とアドレスデコ
ーダ２、センスアンプ３、ライトアンプ４あるいはコマ
ンドデコーダ５との間の距離が離れると、それらの間を
接続する配線が長くなる。この配線は、それぞれのデー
タのビット数に対応する分だけ並列に配置する必要があ
るため、配線領域を広く取る必要が生じる。このような
配線領域の増大は、集積化するチップサイズの大型化を
招くと共に、回路配置の自由度を低くする。
各データ毎にそれぞれ１ビット分ずつの配線によって入
出力回路７に接続される。そして、各データのビット数
の対応する分の配線によって、アドレスデコーダ２、セ
ンスアンプ３、ライトアンプ４及びコマンドデコーダ５
にそれぞれ接続される。このため、メモリセルアレイ１
の容量が大きくなり、データ変換回路６とアドレスデコ
ーダ２、センスアンプ３、ライトアンプ４あるいはコマ
ンドデコーダ５との間の距離が離れると、それらの間を
接続する配線が長くなる。この配線は、それぞれのデー
タのビット数に対応する分だけ並列に配置する必要があ
るため、配線領域を広く取る必要が生じる。このような
配線領域の増大は、集積化するチップサイズの大型化を
招くと共に、回路配置の自由度を低くする。
【０００９】そこで本発明は、集積回路内の配線領域を
削減することを目的とする。
削減することを目的とする。
【００１０】
【課題を解決するための手段】本発明は、上述の課題を
解決するために成されたもので、その特徴は、複数のメ
モリセルが行列配置されたメモリセルアレイと、アドレ
スデータに基づいて上記メモリセルアレイ内の特定のメ
モリセルを指定して活性化するアドレスデコーダと、上
記アドレスデコーダに従って活性化されるメモリセルに
記憶されたデータを判定するセンスアンプと、所定ビッ
ト数のアドレスデータが外部からシリアルに入力される
と共に、上記メモリセルから読み出されるデータをシリ
アルに出力する入出力回路と、上記アドレスデコーダに
隣接して配置され、上記アドレスデータを上記入出力回
路からシリアルに受け取り、上記アドレスデコーダに対
してパラレルに供給する第１のシリアル／パラレル変換
回路と、上記センスアンプに隣接して配置され、上記メ
モリセルから読み出されるデータを上記センスアンプか
らパラレルに受け取り、上記入出力回路に対してシリア
ルに供給するパラレル／シリアル変換回路と、を備えた
ことにある。
解決するために成されたもので、その特徴は、複数のメ
モリセルが行列配置されたメモリセルアレイと、アドレ
スデータに基づいて上記メモリセルアレイ内の特定のメ
モリセルを指定して活性化するアドレスデコーダと、上
記アドレスデコーダに従って活性化されるメモリセルに
記憶されたデータを判定するセンスアンプと、所定ビッ
ト数のアドレスデータが外部からシリアルに入力される
と共に、上記メモリセルから読み出されるデータをシリ
アルに出力する入出力回路と、上記アドレスデコーダに
隣接して配置され、上記アドレスデータを上記入出力回
路からシリアルに受け取り、上記アドレスデコーダに対
してパラレルに供給する第１のシリアル／パラレル変換
回路と、上記センスアンプに隣接して配置され、上記メ
モリセルから読み出されるデータを上記センスアンプか
らパラレルに受け取り、上記入出力回路に対してシリア
ルに供給するパラレル／シリアル変換回路と、を備えた
ことにある。
【００１１】本発明によれば、入出力回路とアドレスデ
コーダやセンスアンプの間の距離が離れた場合でも、そ
れらの間を１ビット分の配線で接続することができるた
め、配線領域の増大を防止することができる。
コーダやセンスアンプの間の距離が離れた場合でも、そ
れらの間を１ビット分の配線で接続することができるた
め、配線領域の増大を防止することができる。
【００１２】
【発明の実施の形態】図１は、本発明の半導体メモリ装
置の構成を示すブロック図である。
置の構成を示すブロック図である。
【００１３】メモリセルアレイ１１は、複数のメモリセ
ルが行列配置され、各行及び列毎に選択回路が設けられ
る。アドレスデコーダ１２は、メモリセルアレイ１１の
各選択回路に接続され、アドレスデータＡＤ−Ｐに応答
してメモリセルアレイ１１内の特定の行及び列を選択的
に活性化する。センスアンプ１３は、メモリセルアレイ
１１の各メモリセルの各列に接続され、メモリセルに記
憶されたデータを判定し、読み出しデータＲＤ−Ｐを出
力する。ライトアンプ１４は、メモリセルアレイ１１の
各メモリセルの各列に接続され、メモリセルに対して書
き込みデータＷＤ−Ｐを書き込む。これらメモリセルア
レイ１１、アドレスデコーダ１２、センスアンプ１３及
びライトアンプ１４は、図２の各部と同一のものであ
る。
ルが行列配置され、各行及び列毎に選択回路が設けられ
る。アドレスデコーダ１２は、メモリセルアレイ１１の
各選択回路に接続され、アドレスデータＡＤ−Ｐに応答
してメモリセルアレイ１１内の特定の行及び列を選択的
に活性化する。センスアンプ１３は、メモリセルアレイ
１１の各メモリセルの各列に接続され、メモリセルに記
憶されたデータを判定し、読み出しデータＲＤ−Ｐを出
力する。ライトアンプ１４は、メモリセルアレイ１１の
各メモリセルの各列に接続され、メモリセルに対して書
き込みデータＷＤ−Ｐを書き込む。これらメモリセルア
レイ１１、アドレスデコーダ１２、センスアンプ１３及
びライトアンプ１４は、図２の各部と同一のものであ
る。
【００１４】コマンドデコーダ１５は、コマンドデータ
ＣＣ−Ｄに応答し、メモリセルアレイ１の動作を制御す
る。例えば、コマンドデータＣＣ−Ｄが読み出し動作を
指示する場合、メモリセルアレイ１１を読み出しモード
で動作させ、アドレスデコーダ１２によって活性化され
るメモリセルアレイ１１内のメモリセルをセンスアンプ
１３に接続させる。また、コマンドデータＣＣ−Ｄが書
き込み動作を指示する場合、メモリセルアレイ１１を書
き込みモードで動作させ、アドレスデコーダ１２によっ
て活性化されるメモリセルアレイ１１内のメモリセルを
ライトアンプ１４に接続させる。
ＣＣ−Ｄに応答し、メモリセルアレイ１の動作を制御す
る。例えば、コマンドデータＣＣ−Ｄが読み出し動作を
指示する場合、メモリセルアレイ１１を読み出しモード
で動作させ、アドレスデコーダ１２によって活性化され
るメモリセルアレイ１１内のメモリセルをセンスアンプ
１３に接続させる。また、コマンドデータＣＣ−Ｄが書
き込み動作を指示する場合、メモリセルアレイ１１を書
き込みモードで動作させ、アドレスデコーダ１２によっ
て活性化されるメモリセルアレイ１１内のメモリセルを
ライトアンプ１４に接続させる。
【００１５】第１のシリアル／パラレル変換回路１６ａ
は、アドレスデコーダ１２に隣接して配置され、シリア
ルに入力されるアドレスデータＡＤ−Ｓをパラレルに変
換し、アドレスデータＡＤ−Ｐとしてアドレスデコーダ
１２に供給する。パラレル／シリアル変換回路１６ｂ
は、センスアンプに隣接して配置され、読み出し動作の
際、センスアンプ１３からパラレルに入力される読み出
しデータＲＤ−Ｐをシリアルに変換し、読み出しデータ
ＲＤ−Ｐとして入出力回路１７に供給する。第２のシリ
アル／パラレル変換回路１６ｃは、ライトアンプ４に隣
接して配置され、入出力回路１７からシリアルに入力さ
れる書き込みデータＷＤ−Ｓをパラレルに変換し、書き
込みデータＷＤ−Ｐとしてライトアンプ４に供給する。
第３のシリアル／パラレル変換回路１６ｄは、コマンド
デコーダ１５に隣接して配置され、シリアルに入力され
るコマンドデータＣＣ−Ｓをパラレルに変換し、コマン
ドデータＣＣ−Ｐとしてコマンドデコーダ１５に供給す
る。
は、アドレスデコーダ１２に隣接して配置され、シリア
ルに入力されるアドレスデータＡＤ−Ｓをパラレルに変
換し、アドレスデータＡＤ−Ｐとしてアドレスデコーダ
１２に供給する。パラレル／シリアル変換回路１６ｂ
は、センスアンプに隣接して配置され、読み出し動作の
際、センスアンプ１３からパラレルに入力される読み出
しデータＲＤ−Ｐをシリアルに変換し、読み出しデータ
ＲＤ−Ｐとして入出力回路１７に供給する。第２のシリ
アル／パラレル変換回路１６ｃは、ライトアンプ４に隣
接して配置され、入出力回路１７からシリアルに入力さ
れる書き込みデータＷＤ−Ｓをパラレルに変換し、書き
込みデータＷＤ−Ｐとしてライトアンプ４に供給する。
第３のシリアル／パラレル変換回路１６ｄは、コマンド
デコーダ１５に隣接して配置され、シリアルに入力され
るコマンドデータＣＣ−Ｓをパラレルに変換し、コマン
ドデータＣＣ−Ｐとしてコマンドデコーダ１５に供給す
る。
【００１６】入出力回路１７は、各シリアル／パラレル
変換回路１６ａ、１６ｃ、１６ｄ及びパラレル／シリア
ル変換回路１６ｂに接続される。そして、外部装置から
シリアルに入力されるアドレスデータＡＤ−Ｓ、書き込
みデータＷＤ−Ｓ及びコマンドデータＣＣ−Ｓをシリア
ルのままで各シリアル／パラレル変換回路１６ａ、１６
ｃ、１６にそれぞれ供給し、パラレル／シリアル変換回
路１６ｂからシリアルに入力される読み出しデータＲＤ
−Ｓをシリアルのまま外部装置へ出力する。この入出力
回路１７と各シリアル／パラレル変換回路１６ａ、１６
ｃ、１６ｄ及びパラレル／シリアル変換回路１６ｂとの
間は、各データのビット数には関係なく、それぞれ１組
の接続ラインで接続される。
変換回路１６ａ、１６ｃ、１６ｄ及びパラレル／シリア
ル変換回路１６ｂに接続される。そして、外部装置から
シリアルに入力されるアドレスデータＡＤ−Ｓ、書き込
みデータＷＤ−Ｓ及びコマンドデータＣＣ−Ｓをシリア
ルのままで各シリアル／パラレル変換回路１６ａ、１６
ｃ、１６にそれぞれ供給し、パラレル／シリアル変換回
路１６ｂからシリアルに入力される読み出しデータＲＤ
−Ｓをシリアルのまま外部装置へ出力する。この入出力
回路１７と各シリアル／パラレル変換回路１６ａ、１６
ｃ、１６ｄ及びパラレル／シリアル変換回路１６ｂとの
間は、各データのビット数には関係なく、それぞれ１組
の接続ラインで接続される。
【００１７】上述の半導体メモリ装置を半導体基板上に
集積化する場合、各シリアル／パラレル変換回路１６
ａ、１６ｃ、１６ｄをアドレスデコーダ１２、ライトア
ンプ１４及びコマンドデコーダ１５にそれぞれ隣接して
配置し、さらに、パラレル／シリアル変換回路１６ｂを
センスアンプ１３に隣接して配置する。これにより、ア
ドレスデコーダ１２、センスアンプ１３、ライトアンプ
１４及びコマンドデコーダ１５を入出力回路１７から離
して配置した場合でも、それらの間を接続する配線がそ
れぞれ１組であるため、配線領域の増大を防止すること
ができる。従って、メモリセルアレイ１１に対してアド
レスデコーダ１２、センスアンプ１３、ライトアンプ１
４及びコマンドデコーダ１５の配置位置を自由に選択で
きるようになる。
集積化する場合、各シリアル／パラレル変換回路１６
ａ、１６ｃ、１６ｄをアドレスデコーダ１２、ライトア
ンプ１４及びコマンドデコーダ１５にそれぞれ隣接して
配置し、さらに、パラレル／シリアル変換回路１６ｂを
センスアンプ１３に隣接して配置する。これにより、ア
ドレスデコーダ１２、センスアンプ１３、ライトアンプ
１４及びコマンドデコーダ１５を入出力回路１７から離
して配置した場合でも、それらの間を接続する配線がそ
れぞれ１組であるため、配線領域の増大を防止すること
ができる。従って、メモリセルアレイ１１に対してアド
レスデコーダ１２、センスアンプ１３、ライトアンプ１
４及びコマンドデコーダ１５の配置位置を自由に選択で
きるようになる。
【００１８】以上の実施形態においては、データの書き
込みが可能なメモリセルを用いた場合を例示したが、読
み出し専用のメモリセルや、不揮発性のメモリセルを用
いることも可能である。読み出し専用のメモリセルを用
いる場合には、ライトアンプ１４及び第２のシリアル／
パラレル変換回路１６ｃは不要となる。
込みが可能なメモリセルを用いた場合を例示したが、読
み出し専用のメモリセルや、不揮発性のメモリセルを用
いることも可能である。読み出し専用のメモリセルを用
いる場合には、ライトアンプ１４及び第２のシリアル／
パラレル変換回路１６ｃは不要となる。
【００１９】
【発明の効果】本発明によれば、配線領域の増大を防止
してチップ面積の縮小を図ることができると共に、集積
化する際の回路配置の自由度を向上できる。特に、記憶
容量が大きくなり、メモリセルアレイ部分の面積が大き
くなる場合に有効である。
してチップ面積の縮小を図ることができると共に、集積
化する際の回路配置の自由度を向上できる。特に、記憶
容量が大きくなり、メモリセルアレイ部分の面積が大き
くなる場合に有効である。
【図１】本発明の半導体メモリ装置の構成を示すブロッ
ク図である。
ク図である。
【図２】従来の半導体メモリ装置の構成を示すブロック
図である。
図である。
１、１１ メモリセルアレイ ２、１２ アドレスデコーダ ３、１３ センスアンプ ４、１４ ライトアンプ ５、１５ コマンドデコーダ ６ データ変換回路 ７、１７ 入出力回路 １６ａ、１６ｃ、１６ｄ シリアル／パラレル変換回路 １６ｂ パラレル／シリアル変換回路
Claims (3)
- 【請求項１】 複数のメモリセルが行列配置されたメモ
リセルアレイと、アドレスデータに基づいて上記メモリ
セルアレイ内の特定のメモリセルを指定して活性化する
アドレスデコーダと、上記アドレスデコーダに従って活
性化されるメモリセルに記憶されたデータを判定するセ
ンスアンプと、所定ビット数のアドレスデータが外部か
らシリアルに入力されると共に、上記メモリセルから読
み出されるデータをシリアルに出力する入出力回路と、
上記アドレスデコーダに隣接して配置され、上記アドレ
スデータを上記入出力回路からシリアルに受け取り、上
記アドレスデコーダに対してパラレルに供給する第１の
シリアル／パラレル変換回路と、上記センスアンプに隣
接して配置され、上記メモリセルから読み出されるデー
タを上記センスアンプからパラレルに受け取り、上記入
出力回路に対してシリアルに供給するパラレル／シリア
ル変換回路と、を備えたことを特徴とする半導体メモリ
装置。 - 【請求項２】 所定ビットのコマンドデータに基づいて
上記メモリセルアレイの動作を制御するコマンドデコー
ダと、上記コマンドデコーダに隣接して配置され、上記
コマンドデータを上記入出力回路からシリアルに受け取
り、上記コマンドデコーダに対してパラレルに供給する
第２のシリアル／パラレル変換回路と、をさらに備えた
ことを特徴とする請求項１に記載の半導体メモリ装置。 - 【請求項３】 上記アドレスデコーダに従って活性化さ
れるメモリセルに対してデータを書き込むライトアンプ
と、上記ライトアンプに隣接して配置され、上記データ
を上記入出力回路からシリアルに受け取り、上記ライト
アンプに対してパラレルに供給する第２のシリアル／パ
ラレル変換回路と、をさらに備え、上記入出力回路に、
上記アドレスデータと共に書き込みデータがシリアルに
入力されることを特徴とする請求項１に記載の半導体メ
モリ装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000085824A JP2001273773A (ja) | 2000-03-27 | 2000-03-27 | 半導体メモリ装置 |
| US09/816,609 US6327206B2 (en) | 2000-03-27 | 2001-03-23 | Semiconductor memory device including serial/parallel conversion circuit |
| KR10-2001-0015572A KR100390615B1 (ko) | 2000-03-27 | 2001-03-26 | 반도체 메모리 장치 |
| TW090107129A TW594782B (en) | 2000-03-27 | 2001-03-27 | Semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000085824A JP2001273773A (ja) | 2000-03-27 | 2000-03-27 | 半導体メモリ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001273773A true JP2001273773A (ja) | 2001-10-05 |
Family
ID=18602085
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000085824A Pending JP2001273773A (ja) | 2000-03-27 | 2000-03-27 | 半導体メモリ装置 |
Country Status (4)
| Country | Link |
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