JP2001273773A - 半導体メモリ装置 - Google Patents
半導体メモリ装置Info
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- JP2001273773A JP2001273773A JP2000085824A JP2000085824A JP2001273773A JP 2001273773 A JP2001273773 A JP 2001273773A JP 2000085824 A JP2000085824 A JP 2000085824A JP 2000085824 A JP2000085824 A JP 2000085824A JP 2001273773 A JP2001273773 A JP 2001273773A
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
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- G11C7/1006—Data managing, e.g. manipulating data before writing or reading out, data bus switches or control circuits therefor
Landscapes
- Dram (AREA)
- Static Random-Access Memory (AREA)
- Semiconductor Memories (AREA)
Abstract
を簡略化する。 【解決手段】 メモリセルアレイ11の周辺にアドレス
デコーダ12、センスアンプ13、ライトアンプ14及
びコマンドデコーダ15が配置される。第1のシリアル
/パラレル変換回路16aがアドレスデコーダ12に隣
接して配置され、パラレル/シリアル変換回路16bが
センスアンプ13に隣接して配置され、さらに、第2の
シリアル/パラレル変換回路16cがライトアンプ14
に隣接して配置される。入出力回路17とシリアル/パ
ラレル変換回路16a、16c、16d及びパラレル/
シリアル変換回路16bとの間が、それぞれ1組のライ
ンで接続される。
Description
をシリアルに入出力するようにした半導体メモリ装置に
関する。
ータやアドレスデータ等を外部装置とシリアルにやりと
りすることが考えられている。このようなシリアルイン
タフェースを備えた半導体メモリ装置は、データの入出
力に時間はかかるが、入出力の端子数の削減によってパ
ッケージの小型化が可能である。
従来の半導体メモリ装置の構成を示すブロック図であ
る。
が行列配置されると共に、各メモリセルを選択的に活性
化できるように、各行毎、各列毎に選択回路が設けられ
る。アドレスデコーダ2は、適数ビットのアドレスデー
タAD−Pに応答し、メモリセルアレイ1内の特定の行
及び列を選択的に活性化する。センスアンプ3は、メモ
リセルアレイ1の各メモリセルの各列に接続され、アド
レスデコーダ2により活性化されたメモリセルに記憶さ
れたデータを判定し、読み出しデータRD−Pを出力す
る。ライトアンプ4は、センスアンプ3と同様に、メモ
リセルアレイ1の各メモリセルの各列に接続され、アド
レスデコーダ2により活性化されたメモリセルに対して
書き込みデータWD−Pを書き込む。
C−Dに応答し、メモリセルアレイ1の動作を制御す
る。例えば、コマンドデータCC−Dが読み出し動作を
指示する場合、メモリセルアレイ1を読み出しモードで
動作させ、アドレスデコーダ2によって活性化されるメ
モリセルアレイ1内のメモリセルをセンスアンプ3に接
続させる。また、コマンドデータCC−Dが書き込み動
作を指示する場合、メモリセルアレイ1を書き込みモー
ドで動作させ、アドレスデコーダ2によって活性化され
るメモリセルアレイ1内のメモリセルをライトアンプ4
に接続させる。このコマンドデコーダ5については、書
き込み動作や読み出し動作の制御の他、メモリセルアレ
イ1内のメモリセルの消去単位の設定制御や、記憶デー
タのビット数の切り替えの制御等を行うようにすること
も可能である。
に接続され、シリアルに入力されるアドレスデータAD
−Sをパラレルに変換し、アドレスデータAD−Pとし
てアドレスデコーダに供給する。また、データ変換回路
6は、センスアンプ3及びライトアンプ4に接続され
る。そして、読み出しモードでは、センスアンプ3から
パラレルに入力される読み出しデータRD−Pをシリア
ルに変換した後、入出力回路7へ読み出しデータRD−
Pとして供給し、書き込みモードでは、入出力回路7か
らシリアルに入力される書き込みデータWD−Sをパラ
レルに変換した後、ライトアンプ4へ書き込みデータW
D−Pとして供給する。さらに、データ変換回路6は、
コマンドデコーダ5に接続され、シリアルに入力される
コマンドデータCC−Sをパラレルに変換し、コマンド
データCC−Pとしてコマンドデコーダ5に供給する。
入出力回路7は、データ変換回路6に接続され、外部装
置とデータ変換回路6との間で読み出しデータRD−
S、書き込みデータWD−S、アドレスデータAD−S
及びコマンドデータCC−Sの受け渡しを行う。
され、入出力回路7と外部装置との間の各データの入出
力に対応するようにして入出力端子が設けられる。この
とき、半導体メモリ装置としての入出力端子は、各デー
タに対して1ビット分だけ設ければよいため、アドレス
データのビット数や記憶データのビット数が多くなった
としても、端子数を増加する必要はない。
各データ毎にそれぞれ1ビット分ずつの配線によって入
出力回路7に接続される。そして、各データのビット数
の対応する分の配線によって、アドレスデコーダ2、セ
ンスアンプ3、ライトアンプ4及びコマンドデコーダ5
にそれぞれ接続される。このため、メモリセルアレイ1
の容量が大きくなり、データ変換回路6とアドレスデコ
ーダ2、センスアンプ3、ライトアンプ4あるいはコマ
ンドデコーダ5との間の距離が離れると、それらの間を
接続する配線が長くなる。この配線は、それぞれのデー
タのビット数に対応する分だけ並列に配置する必要があ
るため、配線領域を広く取る必要が生じる。このような
配線領域の増大は、集積化するチップサイズの大型化を
招くと共に、回路配置の自由度を低くする。
削減することを目的とする。
解決するために成されたもので、その特徴は、複数のメ
モリセルが行列配置されたメモリセルアレイと、アドレ
スデータに基づいて上記メモリセルアレイ内の特定のメ
モリセルを指定して活性化するアドレスデコーダと、上
記アドレスデコーダに従って活性化されるメモリセルに
記憶されたデータを判定するセンスアンプと、所定ビッ
ト数のアドレスデータが外部からシリアルに入力される
と共に、上記メモリセルから読み出されるデータをシリ
アルに出力する入出力回路と、上記アドレスデコーダに
隣接して配置され、上記アドレスデータを上記入出力回
路からシリアルに受け取り、上記アドレスデコーダに対
してパラレルに供給する第1のシリアル/パラレル変換
回路と、上記センスアンプに隣接して配置され、上記メ
モリセルから読み出されるデータを上記センスアンプか
らパラレルに受け取り、上記入出力回路に対してシリア
ルに供給するパラレル/シリアル変換回路と、を備えた
ことにある。
コーダやセンスアンプの間の距離が離れた場合でも、そ
れらの間を1ビット分の配線で接続することができるた
め、配線領域の増大を防止することができる。
置の構成を示すブロック図である。
ルが行列配置され、各行及び列毎に選択回路が設けられ
る。アドレスデコーダ12は、メモリセルアレイ11の
各選択回路に接続され、アドレスデータAD−Pに応答
してメモリセルアレイ11内の特定の行及び列を選択的
に活性化する。センスアンプ13は、メモリセルアレイ
11の各メモリセルの各列に接続され、メモリセルに記
憶されたデータを判定し、読み出しデータRD−Pを出
力する。ライトアンプ14は、メモリセルアレイ11の
各メモリセルの各列に接続され、メモリセルに対して書
き込みデータWD−Pを書き込む。これらメモリセルア
レイ11、アドレスデコーダ12、センスアンプ13及
びライトアンプ14は、図2の各部と同一のものであ
る。
CC−Dに応答し、メモリセルアレイ1の動作を制御す
る。例えば、コマンドデータCC−Dが読み出し動作を
指示する場合、メモリセルアレイ11を読み出しモード
で動作させ、アドレスデコーダ12によって活性化され
るメモリセルアレイ11内のメモリセルをセンスアンプ
13に接続させる。また、コマンドデータCC−Dが書
き込み動作を指示する場合、メモリセルアレイ11を書
き込みモードで動作させ、アドレスデコーダ12によっ
て活性化されるメモリセルアレイ11内のメモリセルを
ライトアンプ14に接続させる。
は、アドレスデコーダ12に隣接して配置され、シリア
ルに入力されるアドレスデータAD−Sをパラレルに変
換し、アドレスデータAD−Pとしてアドレスデコーダ
12に供給する。パラレル/シリアル変換回路16b
は、センスアンプに隣接して配置され、読み出し動作の
際、センスアンプ13からパラレルに入力される読み出
しデータRD−Pをシリアルに変換し、読み出しデータ
RD−Pとして入出力回路17に供給する。第2のシリ
アル/パラレル変換回路16cは、ライトアンプ4に隣
接して配置され、入出力回路17からシリアルに入力さ
れる書き込みデータWD−Sをパラレルに変換し、書き
込みデータWD−Pとしてライトアンプ4に供給する。
第3のシリアル/パラレル変換回路16dは、コマンド
デコーダ15に隣接して配置され、シリアルに入力され
るコマンドデータCC−Sをパラレルに変換し、コマン
ドデータCC−Pとしてコマンドデコーダ15に供給す
る。
変換回路16a、16c、16d及びパラレル/シリア
ル変換回路16bに接続される。そして、外部装置から
シリアルに入力されるアドレスデータAD−S、書き込
みデータWD−S及びコマンドデータCC−Sをシリア
ルのままで各シリアル/パラレル変換回路16a、16
c、16にそれぞれ供給し、パラレル/シリアル変換回
路16bからシリアルに入力される読み出しデータRD
−Sをシリアルのまま外部装置へ出力する。この入出力
回路17と各シリアル/パラレル変換回路16a、16
c、16d及びパラレル/シリアル変換回路16bとの
間は、各データのビット数には関係なく、それぞれ1組
の接続ラインで接続される。
集積化する場合、各シリアル/パラレル変換回路16
a、16c、16dをアドレスデコーダ12、ライトア
ンプ14及びコマンドデコーダ15にそれぞれ隣接して
配置し、さらに、パラレル/シリアル変換回路16bを
センスアンプ13に隣接して配置する。これにより、ア
ドレスデコーダ12、センスアンプ13、ライトアンプ
14及びコマンドデコーダ15を入出力回路17から離
して配置した場合でも、それらの間を接続する配線がそ
れぞれ1組であるため、配線領域の増大を防止すること
ができる。従って、メモリセルアレイ11に対してアド
レスデコーダ12、センスアンプ13、ライトアンプ1
4及びコマンドデコーダ15の配置位置を自由に選択で
きるようになる。
込みが可能なメモリセルを用いた場合を例示したが、読
み出し専用のメモリセルや、不揮発性のメモリセルを用
いることも可能である。読み出し専用のメモリセルを用
いる場合には、ライトアンプ14及び第2のシリアル/
パラレル変換回路16cは不要となる。
してチップ面積の縮小を図ることができると共に、集積
化する際の回路配置の自由度を向上できる。特に、記憶
容量が大きくなり、メモリセルアレイ部分の面積が大き
くなる場合に有効である。
ク図である。
図である。
Claims (3)
- 【請求項1】 複数のメモリセルが行列配置されたメモ
リセルアレイと、アドレスデータに基づいて上記メモリ
セルアレイ内の特定のメモリセルを指定して活性化する
アドレスデコーダと、上記アドレスデコーダに従って活
性化されるメモリセルに記憶されたデータを判定するセ
ンスアンプと、所定ビット数のアドレスデータが外部か
らシリアルに入力されると共に、上記メモリセルから読
み出されるデータをシリアルに出力する入出力回路と、
上記アドレスデコーダに隣接して配置され、上記アドレ
スデータを上記入出力回路からシリアルに受け取り、上
記アドレスデコーダに対してパラレルに供給する第1の
シリアル/パラレル変換回路と、上記センスアンプに隣
接して配置され、上記メモリセルから読み出されるデー
タを上記センスアンプからパラレルに受け取り、上記入
出力回路に対してシリアルに供給するパラレル/シリア
ル変換回路と、を備えたことを特徴とする半導体メモリ
装置。 - 【請求項2】 所定ビットのコマンドデータに基づいて
上記メモリセルアレイの動作を制御するコマンドデコー
ダと、上記コマンドデコーダに隣接して配置され、上記
コマンドデータを上記入出力回路からシリアルに受け取
り、上記コマンドデコーダに対してパラレルに供給する
第2のシリアル/パラレル変換回路と、をさらに備えた
ことを特徴とする請求項1に記載の半導体メモリ装置。 - 【請求項3】 上記アドレスデコーダに従って活性化さ
れるメモリセルに対してデータを書き込むライトアンプ
と、上記ライトアンプに隣接して配置され、上記データ
を上記入出力回路からシリアルに受け取り、上記ライト
アンプに対してパラレルに供給する第2のシリアル/パ
ラレル変換回路と、をさらに備え、上記入出力回路に、
上記アドレスデータと共に書き込みデータがシリアルに
入力されることを特徴とする請求項1に記載の半導体メ
モリ装置。
Priority Applications (4)
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JP2000085824A JP2001273773A (ja) | 2000-03-27 | 2000-03-27 | 半導体メモリ装置 |
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Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2000085824A JP2001273773A (ja) | 2000-03-27 | 2000-03-27 | 半導体メモリ装置 |
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Family Applications (1)
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---|---|---|---|
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2001
- 2001-03-23 US US09/816,609 patent/US6327206B2/en not_active Expired - Lifetime
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- 2001-03-27 TW TW090107129A patent/TW594782B/zh not_active IP Right Cessation
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TW594782B (en) | 2004-06-21 |
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US20010024397A1 (en) | 2001-09-27 |
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