JPH09147581A - 半導体記憶装置、及びデータ処理装置 - Google Patents

Abstract

(57)【要約】 【課題】 フラッシュメモリの記憶情報の一部を書き換
える場合のバス占有時間を短縮する。 【解決手段】 メモリセルアレイ１００の一括消去単位
に相当するデータ記憶容量を少なくとも有するバッファ
回路１１４と、書き換えコマンド、及び部分的な書き換
えのためのアドレス信号及び書き換え用データの入力に
より、一括消去単位データを上記バッファ回路１１４に
転送して、書き換え用データに基づくデータ書き換えを
行い、それを上記メモリセルアレイ１００に書き戻すた
めのメモリ制御回路１１２とを設け、記憶情報の一部書
き換えを内部処理で行うことで、バス占有時間の短縮を
図る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体記憶装置、
さらには複数のフラッシュメモリセルをアレイ状に配列
して成るフラッシュメモリのデータ書き換え技術に関
し、例えば、コンピュータシステムなどのデータ処理装
置に適用して有効な技術に関する。

【０００２】

【従来の技術】特開平２−２８９９９７号には一括消去
型ＥＥＰＲＯＭ（エレクトリカリ・イレーザブル・アン
ド・プログラマブル・リード・オンリ・メモリ）につい
て記載されている。この一括消去型ＥＥＰＲＯＭは、本
明細書におけるフラッシュメモリと同意義に把握するこ
とができる。フラッシュメモリは、電気的な消去・書き
込みによって情報を書き換え可能であって、ＥＰＲＯＭ
（エレクトリカリ・プログラマブル・リード・オンリ・
メモリ）と同様に、そのメモリセルを１個のトランジス
タで構成することができ、メモリセルの全てを一括し
て、又はメモリセルのブロックを一括して電気的に消去
する機能を持つ。従って、フラッシュメモリは、システ
ムに実装された状態でそれの記憶情報を書き換えること
ができると共に、その一括消去機能により書き換え時間
の短縮を図ることができ、さらに、チップ占有面積の低
減にも寄与する。

【０００３】

【発明が解決しようとする課題】フラッシュメモリをシ
ステムに搭載した状態で、その記憶情報の一部を書き換
えるような場合、特に一括消去単位よりも小さなデータ
だけを書き換えたい場合であっても、フラッシュメモリ
では消去単位で一括消去が行われ、実質的に書き換えを
要しない情報までも消去の対象とされてしまうため、書
き換え前において内部で保持している情報も重ねて外部
から転送されなければならず、部分的な書き換のための
情報転送に無駄がある。例えばコンピュータシステムな
どのデータ処理装置において、フラッシュメモリのアド
レス入力端子、データ入出力端子がそれぞれアドレスバ
ス、データバスに結合されている場合には、上記部分的
な書き換えのために、書き換え前に内部で保持している
情報をフラッシュメモリの外部に待避しておいて、その
情報も重ねて上記データバスを介してフラッシュメモリ
の内部に取込まなければならないし、その場合の書き込
みアドレス信号をも上記アドレスバスを介してフラッシ
ュメモリの内部に取込まなければならないため、部分的
な書き換えであるにもかかわらず、どうしても上記デー
タバスやアドレスバスの占有時間が長くなってしまう。

【０００４】しかも、フラッシュメモリの部分的な書き
換えの際の読み出し動作、消去動作、書き込み動作など
の指示は、コンピュータシステムの中核とされるＣＰＵ
（中央処理装置）から発行されるコマンドによるため、
上記フラッシュメモリの部分的な書き換えにおいて、読
み出しコマンド、消去コマンド、書き込みコマンドを、
それぞれ個別的にＣＰＵからフラッシュメモリに与える
必要があり、そのためにＣＰＵの負荷が大きくなる。

【０００５】本発明の目的は、フラッシュメモリをシス
テムに搭載した状態で、その記憶情報の一部を書き換え
る場合のバス占有時間の短縮を図るための技術を提供す
ることにある。

【０００６】本発明の別の目的は、フラッシュメモリを
システムに搭載した状態で、その記憶情報の一部を書き
換える場合のＣＰＵの負荷軽減を図るための技術を適用
することにある。

【０００７】本発明の前記並びにその他の目的と新規な
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。

【０００８】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。

【０００９】すなわち、複数のフラッシュメモリセルを
配列して成るメモリセルアレイの一括消去単位に相当す
るデータ記憶容量を少なくとも有する記憶手段（１１
４）を設け、外部からの書き換え専用コマンドの入力に
より、書き換えにかかるデータを含む一括消去単位のデ
ータを上記記憶手段に転送して、その記憶手段内で上記
書き換え用データに基づくデータ書き換えを行い、それ
を上記メモリセルアレイに書き戻すための制御手段（１
１２）を設け、メモリセルアレイの記憶情報の一部書き
換えのための処理をフラッシュメモリの内部処理に委ね
ることにより、フラッシュメモリの外部に設けられたバ
スの占有時間の短縮、及びＣＰＵの負荷軽減を達成す
る。

【００１０】

【発明の実施の形態】図５には本発明の一実施例である
フラッシュメモリを含むコンピュータシステムが示され
る。

【００１１】図５に示されるコンピュータシステムは、
特に制限されないが、システムバスＢＵＳを介して、Ｃ
ＰＵ（中央処理装置）３１、ＳＲＡＭ（スタティック・
ランダム・アクセス・メモリ）３３、フラッシュメモリ
３４、周辺装置制御部３５、表示系３６などが、互いに
信号のやり取り可能に結合され、予め定められたプログ
ラムに従って所定のデータ処理を行うことができる。上
記ＣＰＵ３１は、本システムの論理的中核とされ、主と
して、アドレス指定、情報の読み出しと書き込み、デー
タの演算、命令のシーケンス、割り込の受付け、記憶装
置と入出力装置との情報交換の起動等の機能を有し、演
算制御部や、バス制御部、メモリアクセス制御部などか
ら構成される。上記ＳＲＡＭ３３、及びフラッシュメモ
リ３４は内部記憶装置として位置付けられている。フラ
ッシュメモリ３４には、各種プログラムやデータが記憶
される。ＳＲＡＭ３３には、ＣＰＵ３１での計算や制御
に必要なプログラムやデータがロードされる。周辺装置
制御部３５によって、記憶装置３８の動作制御や、キー
ボード３９などからの情報入力制御が行われる。記憶装
置３８には、ハードディスク装置等の補助記憶装置が適
用される。

【００１２】図１にはフラッシュメモリ３４の構成例が
示される。

【００１３】図１に示されるフラッシュメモリ３４は、
特に制限されないが、公知の半導体集積回路製造技術に
より、単結晶シリコン基板などの一つの半導体基板に形
成される。

【００１４】フラッシュメモリ３４は、特に制限されな
いが、８ビットのデータ入出力端子ＰＩ／Ｏ０〜ＰＩ／
Ｏ７、１９ビットのアドレス入力端子ＰＡ０〜ＰＡ１
８、ローイネーブルのチップ選択信号の入力端子ＰＣＥ
Ｎ、ローイネーブルのアウトプットイネーブル信号の入
力端子ＰＯＥＮ、５Ｖのような高電位側電源Ｖｄｄ端
子、０Ｖのような低電位側電源Ｖｓｓ端子、及び１２Ｖ
のような高電圧Ｖｐｐ端子を備える。

【００１５】１００は、それぞれ２層ゲート構造の絶縁
ゲート型電界効果トランジスタによって構成された複数
のフラッシュメモリセルをマトリクス配置して成るメモ
リセルアレイである。フラッシュメモリセルのコントロ
ールゲートはそれぞれ対応する図示しないワード線に接
続され、フラッシュメモリセルのドレインはそれぞれ対
応する図示しないデータ線に接続され、フラッシュメモ
リセルのソースはメモリブロック毎に共通の図示しない
ソース線に接続されている。

【００１６】アドレス入力バッファ（ＡＩＢ）１０１
は、アドレス入力端子ＰＡ０〜ＰＡ１８から供給される
アドレス信号を内部相補アドレス信号に変換する。変換
されたアドレス信号は、アドレスラッチ回路１０２にラ
ッチされる。Ｘアドレスデコーダ及びワードドライバ
（ＸＡＤＥＣ）１０３はアドレスラッチ回路１０２にラ
ッチされたＸアドレス信号を解読し、解読して得られる
選択信号などに基づいてワード線を駆動する。特に制限
されないが、データ読み出し動作においてワードドライ
バは５Ｖのような電圧でワード線を駆動し、データの書
き込み動作では１２Ｖのような高電圧でワード線を駆動
し、データの消去動作においてはワードドライバの全て
の出力が０Ｖのような低い電圧レベルにされる。１０４
は、アドレスラッチ回路１０２にラッチされたＹアドレ
ス信号を解読するＹアドレスデコーダ（ＹＡＤＥＣ）で
ある。１０５は、Ｙアドレスデコーダ１０４の出力選択
信号に従ってデータ線を選択するＹセレクタである。１
０６はデータ読み出し動作においてＹセレクタ１０５で
選択されたデータ線からの読み出し信号を増幅するセン
スアンプである。１０７はセンスアンプ１０６の出力を
保持するデータ出力ラッチである。１０８はデータ出力
ラッチ１０７が保持するデータを外部に出力するための
データ出力バッファである。１０９は外部から供給され
る書き込みデータ又はコマンドデータなどを取り込むた
めのデータ入力バッファである。データ入力バッファ１
０９から取り込まれた書き込みデータ又はコマンドデー
タはデータ入力ラッチ１１０に保持される。データ入力
ラッチ１１０に保持された書き込みデータのうち論理
“０”に対応されるビットデータに対して、書き込み回
路１１１はＹセレクタ１０５で選択されたデータ線に書
き込み用高電圧を供給する。この書き込み用高電圧は、
Ｘアドレス信号に従ってコントロールゲートに高電圧が
印加されるフラッシュメモリセルに供給され、これによ
って当該メモリセルが書き込みされる。

【００１７】上記データ入力ラッチ１１０にラッチされ
たコマンドデータはメモリ制御回路１１２に供給され
る。メモリ制御回路１１２は、その他に端子ＰＣＥＮ及
びＰＯＥＮから供給されるチップ選択信号及びアウトプ
ットイネーブル信号を受け、フラッシュメモリの読み出
し、消去、書き込み動作、書き込みベリファイなどの各
種内部動作を制御する。本実施例では、特に制限されな
いが、このメモリ制御回路１１２はＭＰＵ（マイクロプ
ロセッシングユニット）によって構成される。

【００１８】上記フラッシュメモリ３４の動作はコマン
ドデータによって決定される。メモリ制御回路１１２
は、データ入力ラッチ１１０から供給されるコマンドデ
ータをラッチする図示しないコマンドラッチと、コマン
ドラッチにラッチされたコマンドを解読して、各種動作
モードに応じた制御信号を生成する図示しないコマンド
デコーダを備える。読み出し、消去、書き込みなどの各
動作に必要とされる動作電圧は、メモリ制御回路１１２
の制御により動作モードに応じて各部に供給される。

【００１９】この実施例では、フラッシュメモリをシス
テムに搭載した状態で、その記憶情報の一部を書き換え
る場合のバスＢＵＳの占有時間の短縮、及びＣＰＵ３１
の負荷軽減を図るために、部分的な書き換えを指示する
ための専用コマンドが用意され、そのコマンドがＣＰＵ
３１から与えられた場合に、フラッシュメモリ３４の内
部処理によりメモリセルアレイ１００の部分的な書き換
えが行われるようになっている。メモリセルアレイ１０
０の部分的な書き換えを可能とするため、フラッシュメ
モリ３４にはバッファ回路１１４が内蔵され、このバッ
ファ回路１１４において、データの書き換えが行われた
後に、そのバッファ回路１１４の記憶データがメモリセ
ルアレイ１００に書き戻されるようになっている。バッ
ファ回路１１４は、特に制限されないが、高速動作可能
なスタティック・ランダム・アクセス・メモリ（ＳＲＡ
Ｍと略記する）が適用され、メモリセルアレイ１００の
記憶データ待避のため、その記憶容量は、少なくとも本
実施例フラッシュメモリ３４の消去単位分が必要とされ
る。つまり、本実施例フラッシュメモリ３４の消去単位
が５１２バイトとされ、消去動作が５１２バイト単位で
行われる場合には、上記バッファ回路１１４の記憶容量
は少なくとも５１２バイトとひつようとされ、それは、
メモリセルアレイ１００の部分的な書き換えにおいて、
その書き換えられるデータを含む消去単位データ（５１
２バイト）のデータをバッファ回路１１４に待避させる
必要があるためである。そのようなバッファ回路１１４
は、データ出力バッファ１０８のデータ出力端子や、デ
ータ入力バッファ１０９のデータ入力端子とともに、８
ビットのデータ入出力端子ＰＩ／Ｏ０〜ＰＩ／Ｏ７に結
合されている。バッファ回路１１４の書き込み、読み出
しの制御は、メモリ制御回路１１２によって行われる。
すなわち、データ入出力端子ＰＩ／Ｏ０〜ＰＩ／Ｏ７か
ら入力されたデータや、メモリセルアレイ１００からの
読み出しデータがメモリ制御回路１１２の制御下でバッ
ファ回路１１４に書き込むことができ、また、バッファ
回路１１４の記憶データをメモリセルアレイ１００に転
送することができる。

【００２０】図４にはメモリセルアレイ１００の構成例
が示される。

【００２１】メモリセルアレイ１００は、図４に示され
るように、それぞれ２層ゲート構造の絶縁ゲート型電界
効果トランジスタによって構成された複数のフラッシュ
メモリセルＭＣをアレイ状に配置して成る。フラッシュ
メモリセルＭＣのコントロールゲートはそれぞれ対応す
るワード線ＷＬ０〜ＷＬＸに接続される。フラッシュメ
モリセルＭＣのドレイン、及びソースはそれぞれ対応す
るサブデータ線ＳＤＬ、及びサブソース線ＳＳＬに接続
される。サブデータ線ＳＤＬは、ゲート選択信号ＳＧ１
によって動作制御されるｎチャンネル型ＭＯＳトランジ
スタＱ１０，Ｑ１１を介して対応するデータ線ＤＬ１，
ＤＬ２に結合される。また、サブソース線ＳＳＬは、ゲ
ート選択信号ＳＧ２によって動作制御されるｎチャンネ
ル型ＭＯＳトランジスタＱ２０，Ｑ２１を介してメモリ
ブロック毎に共通のソース線ＳＬに接続されている。

【００２２】図２には上記バッファ回路１１４と、メモ
リ制御回路１１２との関係が示される。

【００２３】バッファ回路１１４は、特に制限されない
が、それぞれ５１２バイトの記憶容量を有する第１バッ
ファ１１４Ａ、及び第２バッファ１１４Ｂを含む。第１
バッファ１１４Ａは、複数のスタティック型メモリセル
をアレイ状に配列して成るアレイ部２１と、メモリ制御
回路１１２から供給されたロウアドレス信号ＡＤＸ１を
デコードしてアレイ部２１のワード線を選択レベルに駆
動するための信号を生成するＸデコーダ２２と、メモリ
制御回路１１２から供給されたカラムアドレス信号ＡＤ
Ｙ１をデコードしてカラム系の選択信号を生成するため
のＹデコーダ２３と、データの入出力回路２４とを含
む。入出力回路２４は、メモリ制御回路１１２に結合さ
れ、メモリ制御回路１１２からのマスクデータの書き込
み、及び読み出しが可能とされる。マスクデータは、メ
モリセルアレイ１００の記憶データの部分的な書き換え
において、書き換えを要しない部分をマスクするのに用
いられる。また、第２バッファ１１４Ｂは、複数のスタ
ティック型メモリセルをアレイ状に配列して成るアレイ
部２５と、メモリ制御回路１１２から供給されたロウア
ドレス信号ＡＤＸ２をデコードしてアレイ部２５のワー
ド線を選択レベルに駆動するための信号を生成するＸデ
コーダ２６と、メモリ制御回路１１２から供給されたカ
ラムアドレス信号ＡＤＹ２をデコードしてカラム系の選
択信号を生成するためのＹデコーダ２７と、データの入
出力回路２８とを含む。入出力回路２８は、図１に示さ
れるデータ出力バッファ１０８、データ入力バッファ１
０９や、データ入出力端子ＰＩ／Ｏ０〜ＰＩ／Ｏ７に結
合され、外部からの書き換え用データの取込み、及びア
レイ部２５かデータ入力バッファ１０９への書き換え済
みデータの出力を可能とする。

【００２４】次に、フラッシュメモリの消去単位（５１
２バイト）よりも小さいなデータの書き換えを行う場合
の動作を説明する。

【００２５】図３（ａ）にはフラッシュメモリ３４内に
設けられたバッファ回路１１４を使用する場合のデータ
書き換えの流れが示される。

【００２６】先ず、フラッシュメモリ３４の部分的な書
き換えを行うため、書き換え専用コマンドがＣＰＵ３１
からフラッシュメモリ３４に入力される（ステップＳ１
１）。この書き換え専用コマンドは、データ入力バッフ
ァ１０９、及びデータ入力ラッチ回路１１０を介してメ
モリ制御回路１１２に入力され、そこで解釈される。ま
た、部分的な書き換えのためのアドレス信号及び書き換
え用データが入力される（ステップＳ１２）。アドレス
信号は、アドレス入力バッファ１０１、及びアドレスラ
ッチ１０２を介してＸアドレスデコーダ及びワードドラ
イバ１０３、Ｙアドレスデコーダ１０４、及びメモリ制
御回路１１２に入力される。書き換え用データは、図２
に示される第２バッファ１１４ｂ内の入出力回路２７を
介してアレイ部２５に書き込まれる（ステップＳ１
３）。書き込みアドレスの制御は、メモリ制御回路１１
２によって行われる。そして、上記書き換え用データの
書き込みと同時に、第１バッファ１１４Ａにおけるアレ
イ部２１には、上記アレイ部２５への書き込みアドレス
と同一アドレスによって、マスクデータが書き込まれる
（ステップＳ１４）。つまり、上記のようにアレイ部２
５へ書き換え用データが書き込まれる際に、その書き込
みアドレスと同一のアドレス制御により、アレイ部２１
にはマスクデータとして、論理“１”が書き込まれる。
これにより、アレイ部２１において、アレイ部２５のデ
ータ書き込みエリアに対応するエリアには、論理“１”
が設定される。

【００２７】次に、メモリ制御回路１１２の制御によ
り、メモリセルアレイ１００の記憶データの待避が行わ
れる（ステップＳ１４）。データ待避先は、第２バッフ
ァ１１４Ｂとされる。このデータ待避は、実質的なデー
タ書き換えが１バイトであるにもかかわらず、後に行わ
れる消去動作との関係で、消去単位、すなわち５１２バ
イト単位で行われる。第２バッファ１１４Ｂへのデータ
待避において、第１バッファ１１４Ａ内のマスクデータ
がメモリ制御回路１１２によって参照され、マスクデー
タが論理“１”とされているアドレスに対応する箇所に
は、上記第２バッファ１１４Ｂへのデータ待避が行われ
ない。つまり、第２バッファ１１４Ｂにおいて、上記第
１バッファ１１４Ａ内のマスクデータが論理“１”とさ
れているアドレスに対応する箇所には、上記ステップＳ
１２において、外部から取込まれた書き換え用データが
記憶されているため、その書き換え用データの破壊を防
止するため、上記マスクデータを参照して上記データ待
避を禁止するようにしている。そのようなマスクデータ
に基づくデータ待避により、第２バッファ１１４Ｂの記
憶データは、上記メモリセルアレイ１００から読み出さ
れた消去単位（５１２バイト）のデータそのものではな
く、それが、外部から取込まれた書き換え用データ（１
バイト）によって部分的に置換えられたものとされる。

【００２８】次に、上記ステップＳ１４において、デー
タが待避されたエリアが、メモリ制御回路１１２の制御
により消去され（ステップＳ１５）、しかる後に、第２
バッファ１１４Ｂの記憶データが、上記消去にかかるエ
リアに書き込まれる（ステップＳ１６）。上記のよう
に、第２バッファ１１４Ｂの記憶データは、上記メモリ
セルアレイ１００から読み出された消去単位（５１２バ
イト）のデータそのものではなく、それが、外部から取
込まれた書き換え用データ（１バイト）によって部分的
に置換えられたものであるから、このステップＳ１６の
データ書き戻しにより、メモリセルアレイ１００の１バ
イト書き換えが完了される。

【００２９】このように、フラッシュメモリ３４に内蔵
されたバッファ回路１１４を使用してメモリセルアレイ
１００の部分的な書き換えを行う場合には、書き換え専
用コマンドをフラッシュメモリ３４に与え、さらに、書
き換えのためのアドレス信号、及び書き換え用データを
フラッシュメモリ３４に与えれば、後は、メモリ制御回
路１１２によって、ステップＳ１３〜Ｓ１６の内部処理
により、書き換えが終了される。

【００３０】次に、図３（ｂ）に示されるフローチャー
トに従って、フラッシュメモリ３４に内蔵されたバッフ
ァ回路１１４を使用しない場合の部分的な書き換え処理
について説明する。

【００３１】フラッシュメモリ３４に内蔵されたバッフ
ァ回路１１４を使用しない場合の部分的な書き換え処理
は、フラッシュメモリ３４に対して読み出しコマンド、
消去コマンド、及び書き込みコマンドを、それぞれ個別
的に入力することによって行われる。また、メモリセル
アレイ１００の記憶データの待避のため、フラッシュメ
モリ３４の外部に配置された適宜の記憶手段例えばＳＲ
ＡＭ３３などが利用される。すなわち、データ待避のた
めに、読み出しコマンドの入力され（ステップＳ２
１）、アドレス信号が入力されて（ステップＳ２２）、
対応するデータが、フラッシュメモリの外部に配置され
た記憶手段に待避され、そこでデータの部分的な書き換
えが行われる（ステップＳ２３）。そして、外部から消
去コマンドが入力され（ステップＳ２４）、消去エリア
指定のためのアドレス信号が入力されることにより（ス
テップＳ２５）、該当エリアが消去される。この消去後
に、上記記憶手段の記憶内容をメモリセルアレイ１００
に書き戻すための書き換え専用コマンドが入力され（ス
テップＳ２６）、アドレス信号、及び上記記憶手の記憶
データが入力されることで（ステップＳ２７）、メモリ
セルアレイ１００の部分的な書き換えが行われる。この
ように、フラッシュメモリ３４に内蔵されたバッファ回
路１１４を使用しない場合の部分的な書き換えにおいて
は、フラッシュメモリ３４に対して読み出しコマンド、
消去コマンド、及び書き換え専用コマンドを、フラッシ
ュメモリ３４の外部から、それぞれ個別的に入力する必
要があるから、フラッシュメモリ３４が結合されたバス
の占有時間が長くなるし、ＣＰＵ３１の負荷も大きくな
ってしまう。

【００３２】それに対して、フラッシュメモリ３４に内
蔵されたバッファ回路１１４を使用する場合には、図３
（ｂ）のフローチャートからも明らかなように、書き換
え専用コマンドの発行、書き換えのためのアドレス信
号、及び書き換え用データをフラッシュメモリ３４に与
えれば、後は、メモリ制御回路１１２によって、ステッ
プＳ１３〜Ｓ１６の内部処理により、書き換えが終了さ
れるので、フラッシュメモリ３４の部分的な書き換えに
おいて、バスの占有時間を短縮することができ、また、
部分的な書き換えのためのコマンド発行数の減少により
ＣＰＵ３１の負荷軽減を図ることができる。

【００３３】上記実施例によれば、以下の作用効果を得
ることができる。

【００３４】（１）複数のフラッシュメモリセルを配列
して成るメモリセルアレイ１００の一括消去単位に相当
するデータ記憶容量を少なくとも有するバッファ回路１
１４を設け、さらに書き換え専用コマンド、及び部分的
な書き換えのためのアドレス信号及び書き換え用データ
の入力により、一括消去単位データを上記バッファ回路
１１４に転送して、書き換え用データに基づくデータ書
き換えを行い、それを上記メモリセルアレイ１００に書
き戻すためのメモリ制御回路１１２を設け、メモリセル
アレイ１００の記憶情報の書き換えを内部処理に委ねる
ことで、消去単位よりも小さなデータの書き換えを行う
場合のバス占有時間の短縮を図ることができる。

【００３５】（２）上記書き換え専用コマンドの発行に
より、記憶情報の一部書き換えの内部処理を開始させる
ことができ、そのような書き換えにおいて、読み出しコ
マンド、消去コマンド、及び書き換え専用コマンドを、
それぞれ個別的に、フラッシュメモリに与える必要がな
いから、コマンド発行数の低減により、ＣＰＵ３１の負
荷軽減を図ることができる。

【００３６】（３）上記（１），（２）の作用効果によ
り、ＣＰＵ３１は、フラッシュメモリ３４に書き換えコ
マンドや部分的な書き換えのためのアドレス信号及び書
き換え用データが入力された後は、バスを使用して別の
処理を行うことができるので、コンピュータシステム全
体としてのデータ処理の効率向上を図ることができる。

【００３７】次に、他の実施例について説明する。

【００３８】図６にはバッファ回路１１４の他の構成例
が示される。

【００３９】図６に示される構成では、複数のスタティ
ック型メモリセルをアレイ状に配列して成るアレイ部６
１と、メモリ制御回路１１２から供給されたロウアドレ
ス信号ＡＤＸをデコードしてアレイ部６１のワード線を
選択レベルに駆動するための信号を生成するＸデコーダ
６２と、メモリ制御回路１１２から供給されたカラムア
ドレス信号ＡＤＹをデコードしてカラム系の選択信号を
生成するためのＹデコーダ６３と、データをラッチする
ためのデータラッチ６４とを含む。メモリセルアレイ１
００の消去単位を５１２バイトとすると、アレイ部６１
の記憶容量は、５１２バイト以上とされる。そのような
構成において、メモリセルアレイ１００の消去単位より
も小さな範囲の書き換えは、以下のように行われる。

【００４０】図７にはデータ書き換えの流れが示され
る。

【００４１】先ず、フラッシュメモリ３４の部分的な書
き換えを行うため、書き換え専用コマンドがＣＰＵ３１
からフラッシュメモリ３４に入力される（ステップＳ３
１）。この書き換え専用コマンドは、データ入力バッフ
ァ１０９、及びデータ入力ラッチ回路１１０を介してメ
モリ制御回路１１２に入力され、そこで解釈される。ま
た、部分的な書き換えのためのアドレス信号及び書き換
え用データが入力される（ステップＳ３２）。アドレス
信号は、アドレス入力バッファ１０１、及びアドレスラ
ッチ１０２を介してＸアドレスデコーダ及びワードドラ
イバ１０３、Ｙアドレスデコーダ１０４、及びメモリ制
御回路１１２に入力される。書き換え用データをアレイ
部６１に書き込む際に、メモリ制御回路１１２によって
メモリセルアレイ１００からのデータ読み出しが行わ
れ、書き換え用のデータと、メモリセルアレイ１００か
らの読み出しデータとの比較が行われる（ステップＳ３
３）。この比較において、同一アドレスにかかるデータ
の論理が同じであれば、アレイ部６１には論理“０”が
書き込まれ、同一アドレスにかかるデータが異なれば、
アレイ部６１には論理“１”が書き込まれる。そのよう
なデータ比較の後に、メモリ制御回路１１２の制御によ
り、メモリセルアレイ１００の記憶データの待避が行わ
れる（ステップＳ３４）。この場合のデータ待避先は、
データラッチ６４とされる。しかも、このデータ待避に
おいては、アレイ部６１からのデータ読み出しが行わ
れ、このアレイ部６１から読み出されたデータが論理
“０”ならば、それは、書き換え用データとメモリセル
アレイ１００からの待避データとの論理が等しいことを
意味するから、メモリセルアレイ１００からの待避デー
タがそのままの状態でデータラッチ６４の対応ビットに
書き込まれる。それに対して、アレイ部６１から読み出
されたデータが論理“１”の場合には、それは、書き換
え用データとメモリセルアレイ１００からの待避データ
との論理が異なることを意味するから、メモリセルアレ
イ１００からの待避データの対応ビットの論理が反転さ
れてデータラッチ６４に書き込まれる。そして、このデ
ータラッチ６４にラッチされたデータがアレイ部６１に
書き込まれる。

【００４２】そのように、アレイ部６１から読み出され
たデータの論理が“０”ならば、メモリセルアレイ１０
０からの待避データをそのままの論理状態でデータラッ
チ６４に一旦ラッチしてからアレイ部６１に書き込み、
アレイ部６１から読み出されたデータの論理が“１”な
らば、メモリセルアレイ１００からの待避データの論理
を反転してデータラッチ６４に一旦ラッチしてからアレ
イ部６１に書き込む、という一連の動作を５１２バイト
分、繰り返すことにより、アレイ部６１内のデータは、
メモリセルアレイ１００からの待避データに、書き換え
用データが反映されたものとなる。

【００４３】次に、上記ステップＳ３４において、デー
タが待避されたエリアが、メモリ制御回路１１２の制御
により消去され（ステップＳ３５）、しかる後に、アレ
イ部６１の記憶データが、上記消去にかかるエリアに書
き込まれる（ステップＳ３６）。アレイ部６１の記憶デ
ータは、上記メモリセルアレイ１００から読み出された
消去単位（５１２バイト）のデータそのものではなく、
それが、外部から取込まれた書き換え用データ（１バイ
ト）によって部分的に置換えられたものであるから、こ
のステップＳ３６のデータ書き戻しにより、メモリセル
アレイ１００の１バイト書き換えが完了される。

【００４４】上記のように、アレイ部６１、Ｘデコーダ
６２、Ｙデコーダ６３、及びデータラッチ６４とを含ん
で、バッファ回路１１４を構成しても、そのようなバッ
ファ回路１１４を使用することにより、メモリセルアレ
イ１００の部分的な書き換えを簡単な外部制御により行
うことができるので、バス占有時間の短縮やＣＰＵ３１
の負荷軽減など、上記実施例の場合と同様の作用効果を
得ることができる。

【００４５】以上本発明者によってなされた発明を実施
例に基づいて具体的に説明したが、本発明はそれに限定
されるものではなく、その要旨を逸脱しない範囲におい
て種々変更可能であることは言うまでもない。

【００４６】例えば、上記実施例ではバッファ回路１１
４として、スタティック型メモリセルを有するものを適
用したが、それに代えてダイナミック型メモリセルを有
するものを適用することができる。

【００４７】また、メモリカード等と称されるカード状
の記憶媒体にフラッシュメモリが搭載される場合には、
そのようなメモリカードに搭載されるフラッシュメモリ
として、上記実施例に示されるフラッシュメモリを適用
することができる。

【００４８】さらに、上記実施例では、フラッシュメモ
リの消去単位を５１２バイトとして説明したが、それに
限定されない。そして、バッファ回路１１４に含まれる
アレイ部は、フラッシュメモリの消去単位に相当する記
憶容量を少なくとも有していればよく、消去単位に相当
する記憶容量を越える場合を妨げない。

【００４９】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野であるコンピ
ュータシステムに適用した場合について説明したが、本
発明はそれに限定されるものではなく、各種データ処理
装置に適用することができる。

【００５０】本発明は、少なくともフラッシュメモリセ
ルを含むことを条件に適用することができる。

【００５１】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
の通りである。

【００５２】すなわち、外部からの書き換え専用コマン
ド、及び当該部分的な書き換えのためのアドレス信号及
び書き換え用データの入力により、書き換えにかかるデ
ータを含む一括消去単位データを上記記憶手段に転送し
て、その記憶手段内で上記書き換え用データに基づくデ
ータ書き換えを行い、それを上記メモリセルアレイに書
き戻すことにより、メモリセルアレイの記憶情報の一部
書き換えのための処理をフラッシュメモリの内部処理に
委ね、それによって、消去単位よりも小さなデータの書
き換えを行う場合のバス占有時間の短縮、及びＣＰＵの
負荷軽減を図ることができる。

【図面の簡単な説明】

【図１】本発明にかかる半導体記憶装置の一実施例であ
るフラッシュメモリの構成例ブロック図である。

【図２】上記フラッシュメモリに含まれるバッファ回路
の構成例ブロック図である。

【図３】上記フラッシュメモリの部分的な書き換えのフ
ローチャートである。

【図４】上記フラッシュメモリに含まれるメモリセルア
レイの構成例回路図である。

【図５】上記フラッシュメモリを含むコンピュータシス
テムの構成例ブロック図である。

【図６】上記バッファ回路の他の構成例ブロック図であ
る。

【図７】図６に示されるバッファ回路を使用した場合の
フラッシュメモリの部分的な書き換えのフローチャート
である。

【符号の説明】

２１，２５，６１ アレイ部 ２２，２６，６２ Ｘデコーダ ２３，２７，６３ Ｙデコーダ ２４，２８ 入出力回路 ３１ ＣＰＵ ３３ ＳＲＡＭ ３４ フラッシュメモリ ３５ 周辺装置制御部 ３６ 表示系 ３８ 記憶装置 ３９ キーボード ６４ データラッチ １０１ アドレス入力バッファ １０２ アドレスラッチ １０３ Ｘアドレスデコーダ及びワードドライバ １０４ Ｙアドレスデコーダ １０５ Ｙセレクタ １０６ センスアンプ １０７ データ出力ラッチ １０８ データ出力バッファ １０９ データ入力バッファ １１０ データ入力ラッチ １１１ 書き込み回路 １１２ メモリ制御回路 １１４ バッファ回路 １１４Ａ 第１バッファ １１４Ｂ 第２バッファ

───────────────────────────────────────────────────── フロントページの続き (72)発明者 高橋 正人 東京都小平市上水本町５丁目20番１号 株 式会社日立製作所半導体事業部内 (72)発明者 佐藤 潔治 東京都小平市上水本町５丁目20番１号 日 立超エル・エス・アイ・エンジニアリング 株式会社内

Claims (4)

【特許請求の範囲】
1. 【請求項１】 複数のフラッシュメモリセルを配列して
   成るメモリセルアレイを有し、上記メモリセルアレイの
   記憶情報を所定の消去単位で一括消去可能な半導体記憶
   装置において、 上記メモリセルアレイの一括消去単位に相当するデータ
   記憶容量を少なくとも有する記憶手段と、 外部からの書き換え専用コマンドの入力により、上記メ
   モリセルアレイの書き換えにかかるデータを含む一括消
   去単位のデータを上記記憶手段に転送して、その記憶手
   段内で上記書き換え用データに基づく書き換えを行い、
   それを上記メモリセルアレイに書き戻すための制御手段
   と、 を含むことを特徴とする半導体記憶装置。
2. 【請求項２】 複数のフラッシュメモリセルを配列して
   成るメモリセルアレイを有し、上記メモリセルアレイの
   記憶情報を所定の消去単位で一括消去可能な半導体記憶
   装置において、 入力される書き換え用データに基づいて、メモリセルア
   レイの書き換えを要しない部分に対応するデータをマス
   ク可能なマスクデータを記憶するための第１バッファ
   と、 上記メモリセルアレイの書き換えにかかるデータを含む
   一括消去単位データを待避するための第２バッファと、 外部からの書き換え専用コマンドの入力に基づいて、上
   記第１バッファ内のマスクデータを参照して上記メモリ
   セルアレイから上記第２バッファへのデータ待避を行
   い、上記メモリセルアレイの消去後に、上記第２バッフ
   ァ内のデータを上記メモリセルアレイに書き戻すための
   制御手段と、 を含むことを特徴とする半導体記憶装置。
3. 【請求項３】 複数のフラッシュメモリセルを配列して
   成るメモリセルアレイを有し、上記メモリセルアレイの
   記憶情報を所定の消去単位で一括消去可能な半導体記憶
   装置において、 上記メモリセルアレイの一括消去単位に相当するデータ
   記憶容量を少なくとも有するアレイ部と、 外部からの書き換え専用コマンドの入力に基づいて、書
   き換え用データと、メモリセルアレイの対応データとを
   比較し、その比較結果に基づいて、メモリセルアレイか
   らの待避データに書き換え用データを反映させて上記ア
   レイ部に書き込み、上記メモリセルアレイの消去後に、
   上記アレイ部のデータを、上記メモリセルアレイに書き
   戻すための制御手段と、 を含むことを特徴とする半導体記憶装置。
4. 【請求項４】 請求項１乃至３のいずれか１項記載の半
   導体記憶装置と、それをアクセス可能な中央処理装置と
   を含んで成るデータ処理装置。