JPH11185485A

JPH11185485A - 半導体記憶装置及びデータ処理装置

Info

Publication number: JPH11185485A
Application number: JP35461597A
Authority: JP
Inventors: Yutaka Shinagawa; 裕品川; Yozo Kawai; 洋造河合; Daisuke Mishina; 大介三科; Masamichi Fujito; 正道藤戸; Kazufumi Suzukawa; 一文鈴川; Nobutaka Nagasaki; 信孝長崎; Toshihiro Tanaka; 利広田中
Original assignee: Hitachi Ltd; Hitachi ULSI Systems Co Ltd
Current assignee: Hitachi Ltd; Hitachi Solutions Technology Ltd
Priority date: 1997-12-24
Filing date: 1997-12-24
Publication date: 1999-07-09

Abstract

(57)【要約】【課題】半導体記憶装置の書き込み動作中に、現在書
き込んでいるデータの確認の容易化を図るこにある。【解決手段】複数のワード線（Ｗ１１〜Ｗｉｊ）と、
上記複数のワード線に結合された不揮発性メモリセル
（ＭＣ）とを含んで半導体記憶装置が構成されるとき、
メモリセルへのデータ書き込み中に読み出し許可モード
信号がアサートされていることを条件にそのデータの読
み出しを許容するための制御論理（２２，２３）を設け
ることにより、メモリセルへのデータ書き込み中に読み
出し許可モード信号がアサートされていることを条件に
そのデータの読み出しを許容することができ、それによ
り、半導体記憶装置の書き込み動作中に、現在書き込ん
でいるデータの確認の容易化を達成する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体記憶装置、
特に電気的に書き換え可能な不揮発性メモリの改良技術
に関し、例えばフラッシュメモリ及びそれをプログラム
メモリとして内蔵するマイクロコンピュータに適用して
有効な技術に関する。

【０００２】

【従来の技術】従来、不揮発性半導体記憶素子（メモリ
セル）をアレイ状に配置し、メモリセル群のコントロー
ルゲート共通線すなわち、同一ワード線に接続する当該
メモリセル群（セクタ）の電気的書き換え（電気的消
去、電気的書き込み）を行う不揮発性メモリにおいて、
ワード線に正または負の高電圧を印加することにより、
ワード線単位の消去を可能とする方式が提案されてい
る。これについては例えば、「Symposium on VLSI Tech
nology Digest of Technical Papers pp77-78 1991」、
「Symposium on VLSI Circuits Digest of Technical P
apers pp85-86 1991」に記載され、さらに書き込み動作
時に正または負の高電位をワード線に印加する方式とし
ては、「Technical Digest of International Electron
Device Meeting pp.599-602 1992、同誌991-9931992」
に記載されている。

【０００３】また、ワード線を駆動するワードデコーダ
回路を階層化構造、すなわち、メインデコーダ回路とサ
ブワードデコーダ回路により構成する方式が提案されて
いる。これについては、「International Solid-State
Circuits Conference Digestof Technical Papers pp97
-98 1993」に記載されている。

【０００４】さらに、高電圧を取り扱う回路では、レベ
ル変換回路を用いて信号レベルを変換する必要があり、
それについて記載された文献の例としては、「ISSCC91/
SESSION 16/NON-VOLATILE AND SPECIALTY MEMORY/PAPER
FA 16.1」がある。

【０００５】

【発明が解決しようとする課題】図２にはフラッシュメ
モリの主要部が示される。

【０００６】複数のワード線（Ｗｉｊのみ示される）と
複数のデータ線ＤＬ０〜ＤＬ２が交差するように配置さ
れ、その交差箇所にフラッシュメモリセルＭＣが設けら
れる。複数のデータ線ＤＬ０〜ＤＬ２は、Ｙ選択スイッ
チＹＳ０〜ＹＳ２を介してセンスアンプＳＡ、及び書き
込み回路ＷＲに結合され、また、データラッチ回路ＤＢ
Ｌに結合される。

【０００７】このようなフラッシュメモリにおいて、デ
ータの書き込みは、書き込むべきデータをデータラッチ
回路ＤＢＬに転送した後、高電圧を印加して実際にメモ
リセルＭＣに書き込まれる。書き込みベリファイで一旦
データを読み出し、もしもメモリセルＭＣにデータが適
切に書き込まれていない場合には、再度書き込み動作が
行われる。このような動作が繰り返され、書き込み時間
が規定値を超えた場合にはチップ不良となる。書き込む
べきデータをデータラッチに転送することはデータ転送
と称され、高電圧を印加して実際にフラッシュメモリセ
ルＭＣにデータを書くことが「書き込み」と称される。

【０００８】書き換え動作は、先ず「消去」そして「書
き込み」の手順で行われる。ＥＥＰＲＯＭメモリの場合
は、消去前に一旦ワード線に電圧を加えて、メモリセル
の内容を、データ線に結合されたデータラッチ回路ＤＢ
Ｌに待避させ、書き換えのある部分のみのデータをラッ
チＤＢＬに送り、その後、データラッチ回路ＤＢＬの保
持情報がＥＥＰＲＯＭメモリセルに書き戻される。

【０００９】通常、書き込み動作中に読み出しが行われ
ることはない。それは、書き込み動作中に読み出し動作
が行われると、データ線やコモンデータ線に電流が流れ
て、ビット線に正しい電圧が印加されなくなってしまう
からである。また、ワード電圧が書き込み動作の場合と
読み出し動作の場合とで異なるため、書き込み中の読み
出し動作を禁止する制御を行っている。例えば、図３
（ａ）に示されるように、書き込み動作を指示する制御
信号ＷＲＩＴＥと読み出しを指示する制御信号ＲＤとの
論理をとることで、読み出しを示す読み出し信号ＲＥＡ
Ｄが生成され、この読み出し信号ＲＥＡＤに基づいて制
御されるようになっている。従って、図３（ｂ）に示さ
れるように、書き込み動作を指示する制御信号ＷＲＩＴ
Ｅがハイレベルにアサートされた状態で、読み出しを示
す制御信号ＲＤがハイレベルにアサートされた場合で
も、論理回路２１の介在により、読み出しを示す読み出
し信号ＲＥＡＤはハイレベルにアサートされない。

【００１０】また、フラッシュメモリでは、書き込み不
良となる場合があるが、かかる場合に、データの転送回
路、ラッチ回路、ベリファイの読み出し回路、あるいは
メモリセルそのもののいずれに書き込み不良の原因があ
ったのか分からない。

【００１１】さらに、ＥＥＰＲＯＭのようにメモリセル
から一旦読み出されたデータをそのまま再書込みする場
合を考えてみると、もしメモリセルから読み出されたデ
ータが不良であった場合、そのような不良データをその
まま書き戻してしまうことになる。しかも、そのような
不良データの再書込みが行われたとしても、それを知る
ことができない。

【００１２】本発明の目的は、半導体記憶装置の書き込
み動作中に、現在書き込んでいるデータを容易に確認す
るための技術を提供することにある。

【００１３】本発明の別の目的は、そのような半導体記
憶装置を備えたデータ処理装置を提供することにある。

【００１４】本発明の上記並びにその他の目的と新規な
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。

【００１５】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。

【００１６】すなわち、複数のワード線（Ｗ１１〜Ｗｉ
ｊ）と、上記複数のワード線に結合された不揮発性メモ
リセル（ＭＣ）とを含む半導体記憶装置において、メモ
リセルへのデータ書き込み中に読み出し許可モード信号
がアサートされていることを条件にそのデータの読み出
しを許容するための制御論理（２２，２３）と、この制
御論理の制御により書き込み中のデータ線又はコモンデ
ータ線の電位を判定するための回路（ＳＡ）を設ける。

【００１７】上記した手段によれば、制御論理は、メモ
リセルへのデータ書き込み中に読み出し許可モード信号
がアサートされていることを条件にそのデータの読み出
しを許容する。このことが、半導体記憶装置の書き込み
動作中に、現在書き込んでいるデータの確認の容易化を
達成する。

【００１８】また、データ読み出し状態を示す読み出し
状態信号と、書き込みを指示するための制御信号とに基
づいて制御され、メモリセルデータを読み出すための読
み出し回路を設ける。

【００１９】上記読み出し回路は、コモンデータ線の信
号を検出するための第１センス回路（６１〜６４）と、
上記第１センス回路よりも入力インピーダンスが高く設
定され、コモンデータ線の信号を検出するための第２セ
ンス回路（６５）と、上記データ書き込みを指示するた
めの制御信号がネゲートされた状態で上記データ読み出
し状態信号がアサートされた場合に、コモンデータ線の
信号を上記第１センス回路に伝達させ、上記データ書き
込みを指示するための制御信号がアサートされた状態で
上記データ読み出し状態信号がアサートされた場合に、
上記コモンデータ線の信号を上記第２センス回路に伝達
させるための選択回路（６６〜６８）とを設けて構成す
ることができる。

【００２０】上記読み出し回路は、コモンデータ線の信
号を検出するためのセンス回路（７１〜７５）と、上記
データ書き込みを指示するための制御信号がネゲートさ
れた状態で上記データ読み出し状態信号がアサートされ
た場合に上記データ線に流れる電流に比べて、上記デー
タ書き込みを指示するための制御信号がアサートされた
状態で上記データ読み出し状態信号がアサートされた場
合の上記センス回路から上記データ線に流れる電流を減
少させるための制御論理（７６〜７８）とを含んで構成
することができる。

【００２１】さらに、上記構成のデータ線のデータをラ
ッチするためのラッチ手段（ＤＢＬ）と、上記ラッチ手
段でラッチされたデータを、カラムアドレス信号に基づ
いて選択するための選択回路（ＹＳ１０〜ＹＳ１２）と
を設けることができる。

【００２２】複数のワード線と、上記複数のワード線に
結合された不揮発性メモリセルとを含む半導体記憶装置
において、メモリセルから読み出されたデータをラッチ
するための第１ラッチ回路（９２）と、メモリセルから
読み出されたデータを、外部から与えられたデータで書
き換え可能にラッチするための第２ラッチ回路（９１）
と、上記第２ラッチ回路にラッチされたデータと上記第
１ラッチ回路にラッチされたデータとを比較するための
比較回路（９３）とを含んで半導体記憶装置を構成する
ことができる。

【００２３】上記半導体記憶装置をプログラムメモリと
してデータ処理装置を構成することができる。

【００２４】

【発明の実施の形態】図９には、本発明にかかるデータ
処理装置の一例であるシングルチップマイクロコンピュ
ータが示される。同図に示されるシングルチップマイク
ロコンピュータ１０は、フラッシュメモリＦＭＲＹ、Ｃ
ＰＵ１２、ＤＭＡＣ１３、バスコントローラ（ＢＳＣ）
１４、ＲＯＭ１５、ＲＡＭ１６、タイマ１７、シリアル
コミュニケーションインタフェース（ＳＣＩ）１８、第
１乃至第９入出力ポートＩＯＰ１〜ＩＯＰ９、クロック
発振器（ＣＰＧ）１９の機能ブロック乃至はモジュール
から構成され、公知の半導体製造技術により１つの半導
体基板上に半導体集積回路として形成される。

【００２５】上記シングルチップマイクロコンピュータ
１０は、電源端子として、グランドレベル端子（Ｖｓ
ｓ）、電源電圧レベル端子（Ｖｃｃ）、フラッシュメモ
リＦＭＲＹの書き込み消去用高電圧端子（Ｖｐｐ）、そ
の他専用制御端子として、リセット端子ＲＥＳ、スタン
バイ端子ＳＴＢＹ、モード制御端子ＭＯＤＥ、クロック
入力端子ＥＸＴＡＬ、ＸＴＡＬを有する。それらは外部
端子である。

【００２６】フラッシュメモリＦＭＲＹの書き込み消去
用高電圧を電源電圧レベル端子（Ｖｃｃ）から供給され
る５Ｖのような電圧から内部昇圧で得る場合には当該高
電圧専用の外部端子Ｖｐｐを省略できる。クロック入力
端子ＥＸＴＡＬ、ＸＴＡＬに接続される、図示はされな
い水晶振動子に基づいて、クロック発振器９が生成する
システムクロックに同期して、シングルチップマイクロ
コンピュータ１０は動作する。あるいは外部クロックを
ＥＸＴＡＬ端子に入力してもよい。システムクロックの
１周期を１ステートと呼ぶ。

【００２７】上記機能ブロックは、内部バスによって相
互に接続される。内部バスはアドレスバス・データバス
の他、リード信号、ライト信号、さらにバスサイズ信
号、そしてシステムクロックなどを含む制御バスなどに
よって構成される。内部アドレスバスには、ＩＡＢ、Ｐ
ＡＢが存在し、内部データバスにはＩＤＢ、ＰＤＢが存
在する。ＩＡＢ、ＩＤＢはフラッシュメモリＦＭＲＹ、
ＣＰＵ１２、ＲＯＭ１５、ＲＡＭ１６、バスコントロー
ラ１４、入出力ポートＩＯＰ１〜ＩＯＰ９の一部に接続
される。ＰＡＢ、ＰＤＢはバスコントローラ１４、タイ
マ１７、ＳＣＩ１８、入出力ポートＩＯＰ１〜９に接続
される。ＩＡＢとＰＡＢ、ＩＤＢとＰＤＢは、それぞれ
バスコントローラ１４でインタフェースされる。特に制
限されないが、ＰＡＢとＰＤＢはそれが接続されている
機能ブロック内のレジスタアクセスに専ら用いられる。

【００２８】入出力ポートＩＯＰ１〜ＩＯＰ９は、外部
バス信号と、入出力回路の入出力信号との入出力に兼用
とされている。これらは、動作モードあるいはソフトウ
エアの設定により、機能を選択されて、使用される。外
部アドレス、外部データは、それぞれ、これらの入出力
ポートに含まれる図示しないバッファ回路を介してＩＡ
Ｂ、ＩＤＢと接続されている。ＰＡＢ、ＰＤＢは入出力
ポートやバスコントローラ１４などの内蔵レジスタをリ
ード／ライトするために使用され、外部バスとは直接の
関係はない。

【００２９】上記リセット端子ＲＥＳにシステムリセッ
ト信号が加えられると、モード制御端子ＭＯＤＥで与え
られる動作モードを取り込み、シングルチップマイクロ
コンピュータ（以下単にマイクロコンピュータとも記
す）１０はリセット状態にされる。動作モードは、特に
制限はされないものの、内蔵ＲＯＭ１５の有効／無効、
アドレス空間を１６Ｍバイトまたは１Ｍバイト、データ
バス幅の初期値を８ビットまたは１６ビット、３２ビッ
トの何れにするかなどを決定する。必要に応じてモード
制御端子ＭＯＤＥは複数端子とされ、これらの端子への
入力状態の組合せで動作モードが決定される。

【００３０】リセット状態を解除すると、ＣＰＵ１２
は、スタートアドレスをリードして、このスタートアド
レスから命令のリードを開始するリセット例外処理を行
なう。上記スタートアドレスは、特に制限はされないも
のの０番地から始まる領域に格納されているものとす
る。その後、ＣＰＵ１２は上記スタートアドレスから順
次命令を実行する。

【００３１】このマイクロコンピュータ１０においてフ
ラッシュメモリＦＭＲＹはユーザプログラム、チューニ
ング情報、データテーブルなどを適宜格納する。ＲＯＭ
１５は、特に制限されないが、ＯＳのようなシステムプ
ログラムが格納される。

【００３２】ここで、ＣＰＵ１２によるフラッシュメモ
リＦＭＲＹの動作制御について説明する。フラッシュメ
モリＦＭＲＹは内部バスＩＡＢ，ＩＤＢに結合され、Ｃ
ＰＵ１２などによってアクセス可能にされる。すなわ
ち、ＣＰＵ１２は、書き込み／消去制御レジスタＷＥＲ
ＥＧに対する制御情報の設定、メモリセルＭＣからデー
タを読み出すための読み出し動作を指示するときの上記
読み出し信号ＲＥＡＤの供給、アドレス信号の供給、書
き込みデータの供給を制御する。消去ベリファイ及び書
き込みベリファイのためのリード動作の指示はＣＰＵ１
２が行い、読み込んだデータをＣＰＵ１２がベリファイ
する。

【００３３】リセット端子ＲＥＳへのリセットの指示は
システム上に配置されたリセット回路から与えられる。
当該図示しないリセット回路は、パワーオンリセット又
は図示しないシステム上に配置されたリセットボタンの
押下操作、あるいはマイクロコンピュータ１０からの指
示に基づいて、リセット端子ＲＥＳへのリセットを指示
する。

【００３４】特に制限されないが、マイクロコンピュー
タ１０は、複数ビットから成るモード信号ＭＯＤＥが所
定の値にされるとフラッシュメモリＦＭＲＹに対する外
部からの直接アクセスを可能にする動作モードが設定さ
れる。この動作モードにおいて、ＣＰＵ１２は外部に対
する実質的な制御動作が停止若しくはＣＰＵ１２と内部
バスＩＤＢ，ＩＡＢとの接続が切り離され、フラッシュ
メモリＦＭＲＹは例えば入出力ポートＩＯＰ１及びＩＯ
Ｐ２を介して外部から直接アクセス可能にされる。この
動作モードにおいてマイクロコンピュータは見掛けフラ
ッシュメモリＦＭＲＹの単体チップと等価にされる。し
たがって、フラッシュメモリＦＭＲＹに対する上記全て
のアクセス制御情報は図示しない外部のデータプロセッ
サなどから供給されることになる。

【００３５】したがって、マイクロコンピュータ１０に
内蔵されたフラッシュメモリＦＭＲＹに対してプログラ
ムやデータを最初に書込む動作は、ＥＰＲＯＭライタの
ような書き込み装置を用いて能率的に行ったり、あるい
は内蔵ＣＰＵ１２の制御で行ったりすることができる。
後者にあってはマイクロコンピュータが回路基板に実装
された状態（オンボード状態）でも書換えが可能である
ことを意味する。

【００３６】図１０には上記フラッシュメモリＦＭＲＹ
の構成例が示される。同図に示されるフラッシュメモリ
ＦＭＲＹは、８ビットのデータ入出力端子Ｄ０〜Ｄ７を
有し、各データ入出力端子毎にメモリアレイＡＲＹ０〜
ＡＲＹ７を備える。各メモリアレイＡＲＹ０〜ＡＲＹ７
は同じ様に構成され、それらによって一つのメモリセル
アレイを成す。

【００３７】それぞれのメモリアレイＡＲＹ０〜ＡＲＹ
７にはそれぞれ２層ゲート構造の絶縁ゲート型電界効果
トランジスタによって構成されたメモリセルがマトリク
ス配置されて成るメモリセル群ＳＭを有する。

【００３８】同図においてＷ１１〜Ｗｉｊ全てのメモリ
アレイＡＲＹ０〜ＡＲＹ７に共通のワード線である。同
一行に配置されたメモリセルのコントロールゲートは、
それぞれ対応するワード線に接続される。

【００３９】上記ソース線ＳＬにはインバータ回路のよ
うな電圧出力回路ＶＯＵＴから消去に利用される高電圧
Ｖｐｐが供給される。電圧出力回路ＶＯＵＴの出力動作
は、消去制御回路ＥＣＯＮＴから出力される消去信号Ｅ
ＲＡＳＥ＊（信号＊は信号反転もしくはローイネーブル
を示す）によって制御される。すなわち、消去信号ＥＲ
ＡＳＥ＊のローレベル期間に、電圧出力回路ＶＯＵＴは
高電圧Ｖｐｐをソース線ＳＬに供給して全てのメモリセ
ルＭＣのソース領域に消去に必要な高電圧を供給する。
これによって、フラッシュメモリＦＭＲＹは全体が一括
消去可能にされる。

【００４０】上記ワード線Ｗ１１〜Ｗｉｊの選択は、Ｘ
アドレスラッチＸＡＬＡＴを介して取り込まれるＸアド
レス信号ＡＸをＸアドレスデコーダＸＡＤＥＣが解読す
ることによって行われる。ワードドライバＷＤＲＶはＸ
アドレスデコーダＸＡＤＥＣから出力される選択信号に
基づいてワード線を駆動する。データ読み出し動作にお
いてワードドライバＷＤＲＶは、電圧選択回路ＶＳＥＬ
から供給される３Ｖのような電圧Ｖｃｃと０Ｖのような
接地電位とを電源として動作され、選択されるべきワー
ド線を電圧Ｖｃｃによって選択レベルに駆動し、非選択
とされるべきワード線を接地電位のような非選択レベル
に維持させる。データの書き込み動作においてワードド
ライバＷＤＲＶは、−１０Ｖのような電圧Ｖｐｐと０Ｖ
のような接地電位とを電源として動作され、選択される
べきワード線を−１０Ｖのような書き込み用高電圧レベ
ルに駆動する。データの消去動作においてワードドライ
バＷＤＲＶの出力は１０Ｖとされる。

【００４１】それぞれのメモリアレイＡＲＹ０〜ＡＲＹ
７において上記データ線ＤＬ０〜ＤＬ７はＹ選択スイッ
チＹＳ０〜ＹＳ７を介して共通データ線ＣＤに共通接続
される。Ｙ選択スイッチＹＳ０〜ＹＳ７のスイッチ制御
は、ＹアドレスラッチＹＡＬＡＴを介して取り込まれる
Ｙアドレス信号ＡＹをＹデコーダＹＡＤＥＣが解読する
ことによって行われる。ＹデコーダＹＡＤＥＣの出力選
択信号は後段のカラムドライバＣＤＲＶを介してメモリ
アレイＡＲＹ０〜ＡＲＹ７に共通に供給される。したが
って、ＹデコーダＹＡＤＥＣの出力選択信号のうちの何
れか一つが選択レベルにされることにより、各メモリア
レイＡＲＹ０〜ＡＲＹ７の共通データ線ＣＤには１本の
データ線が接続される。

【００４２】メモリセルＭＣから共通データ線ＣＤに読
み出されたデータはセンスアンプＳＡに与えられ、ここ
で増幅されて、データ出力バッファＤＯＢを介してデー
タバスに出力される。

【００４３】外部から供給される書き込みデータが”
０”のとき、書き込み回路ＷＲは共通データ線ＣＤに書
き込み用の高電圧を供給する。この書き込み用高電圧は
Ｙ選択スイッチＹＳ０〜ＹＳ７によって選択された何れ
かのデータ線を通して、ワード線によってコントロール
ゲートに高電圧が印加されるメモリセルのドレインに供
給され、これによって当該メモリセルが書き込みされ
る。書き込みの各種タイミングや電圧の選択制御のよう
な書き込み動作手順は書き込み制御回路ＷＣＯＮＴが制
御する。この書き込み制御回路ＷＣＯＮＴに対する書き
込み動作の指示や書き込みベリファイ動作の指示、そし
て上記消去制御回路ＥＣＯＮＴに対する消去動作の指示
や消去ベリファイ動作の指示は、書き込み／消去用の制
御レジスタＷＥＲＥＧが与える。この制御レジスタＷＥ
ＲＥＧはデータバスに接続可能にされ、外部から制御デ
ータの書き込みが可能にされる。

【００４４】上記制御レジスタＷＥＲＥＧは、Ｖｐｐビ
ット、ＰＶビット、Ｐビット、及びＥビットを有する。
Ｐビットは書き込み動作の指示ビットとされる。Ｅビッ
トは消去動作の指示ビットとされる。Ｖｐｐビット及び
Ｅビットが設定されることによって、これを参照する消
去制御回路ＥＣＯＮＴが所定の手順に従って消去のため
の内部動作を制御する。また、Ｖｐｐビット及びＰビッ
トが設定されることにより、これを参照する書き込み制
御回路ＷＣＯＮＴが所定の手順に従って書き込みのため
の内部動作を制御する。消去及び書き込みのための内部
動作は所定レベルの電圧を形成することによって行われ
る。消去ベリファイ動作は消去されたメモリセルに対し
て読み出し動作を行って消去が完了したか否かを検証す
る動作とされ、書き込みベリファイ動作は書き込みされ
たメモリセルから当該書き込みデータを読み出してこれ
を書き込みデータと比較することによって書き込みが完
了したか否かを検証する動作とされる。これらベリファ
イ動作は外部のＣＰＵ又はデータプロセッサがフラッシ
ュメモリに対するリードサイクルを起動して行われる。

【００４５】上記データ線ＤＬ０〜ＤＬ７に対応する複
数のラッチ回路を含んで成るデータラッチ回路ＤＢＬが
設けられる。このデータラッチ回路ＤＢＬはデータ線Ｄ
Ｌ０〜ＤＬ７へのデータ入出力を制御するためのデータ
ラッチ制御線を有する。

【００４６】図１（ａ）には、書き込み制御回路ＷＣＯ
ＮＴの主要構成が示され、図１（ｂ）にはその動作タイ
ミングが示される。

【００４７】書き込みを指示する制御信号ＷＲＩＴＥ
と、書き込み動作時の読み出しを許可するための読み出
し許可モード信号ＲＰＭとの論理をとる論理回路２２
と、この論理回路２２の出力信号と読み出しを指示する
制御信号ＲＤとの論理をとって、読み出しを指示するた
めの論理回路２３とを含む。

【００４８】リード許可モード信号ＲＰＭがローレベル
の場合には、書き込みを指示するための制御信号ＷＲＩ
ＴＥの論理に応じて、読み出し信号ＲＥＡＤが形成され
たり形成されなかったりする。すなわち、制御信号ＷＲ
ＩＴＥがローレベルの場合には、読み出しを指示する制
御信号ＲＤに同期して読み出し信号ＲＥＡＤが形成され
るが、制御信号ＷＲＩＴＥがハイレベルの場合には、制
御信号ＲＤの論理にかかわらず読み出し信号ＲＥＡＤは
アサートされない。

【００４９】しかしながら、読み出し許可モード信号Ｒ
ＰＭがハイレベルにアサートされた状態では、書き込み
を指示するための制御信号ＷＲＩＴＥの論理にかかわら
ず、読み出しを指示する制御信号ＲＤに同期して読み出
し信号ＲＥＡＤが形成され、それにより共通データ線Ｃ
Ｄの状態の読み出しが可能とされる。

【００５０】図４には、各動作モードにおける電圧印加
例が示される。

【００５１】通常読み出し中では、選択ワード線Ｗｉｊ
は３．３Ｖ、データラッチ回路ＤＢＬの電源は３．３
Ｖ、データラッチ制御線ＬＣＨは０Ｖ、データ線は１
Ｖ、カラムドライバＣＤＲＶの出力は３．３Ｖ（選
択）、０Ｖ（非選択）となる。それに対して書き込み中
には、選択ワード線Ｗｉｊは−１０Ｖ、データラッチ回
路ＤＢＬの電源は５Ｖ、データラッチ制御線ＬＣＨは１
０Ｖ、データ線は５Ｖ、カラムドライバＣＤＲＶの出力
は０Ｖとなる。しかしながら、書き込み中において読み
出しモードが指定されている場合には、カラムドライバ
ＣＤＲＶの出力のみが書き込み中の場合と異なる。すな
わち、選択ブロックにおいてカラムドライバＣＤＲＶの
出力が３．３Ｖとされ、非選択ブロックではカラムドラ
イバＣＤＲＶの出力は０Ｖとされる。これによって書き
込み中であっても、当該書き込みにかかるデータを読み
出すことができる。

【００５２】ここで、書き込み動作中に読み出し動作が
行われると、データ線に電流が流れて、メモリセルに正
しい電圧が印加されなくなってしまうおそれがあるが、
それは、次のようにして回避することができる。

【００５３】図５には、センスアンプＳＡの構成が示さ
れる。

【００５４】Ｐチャンネル型ＭＯＳトランジスタ６１と
ｎチャンネル型ＭＯＳトランジスタ６３とが直列接続さ
れ、この直列接続箇所からインバータ６２を介して信号
出力が得られるようになっている。コモンデータ線ＣＤ
は、ｎチャンネル型ＭＯＳトランジスタ６９を介して上
記ｎチャンネル型ＭＯＳトランジスタ６３のソース電極
に結合され、また、インバータ６４を介してｎチャンネ
ル型ＭＯＳトランジスタ６３のゲート電極に結合され
る。さらにコモンデータ線ＣＤはｎチャンネル型ＭＯＳ
トランジスタ７０を介してインバータ６５に結合されて
いる。

【００５５】アンドゲート６７，６８、及びインバータ
６６により、読み出し信号ＲＥＡＤと書き込みを指示す
るための制御信号ＷＲＩＴＥとの論理演算が行われ、そ
の結果に基づいてｎチャンネル型ＭＯＳトランジスタ６
９，７０の動作が制御されるようになっている。すなわ
ち、書き込みを指示するための制御信号ＷＲＩＴＥがロ
ーレベルにネゲートされた状態で読み出し状態信号がハ
イレベルにアサートされた場合には、ｎチャンネル型Ｍ
ＯＳトランジスタ６９がオンされて、データ線から伝達
された信号がインバータ６４に伝達され、増幅されてか
ら、インバータ６２を介して出力される。このインバー
タ６２の出力信号は図１０に示されるデータ出力バッフ
ァＤＯＢを介して出力される。また、書き込みを指示す
るための制御信号ＷＲＩＴＥがハイレベルにアサートさ
れた状態で、読み出し状態信号がハイレベルにアサート
された場合には、アンドゲート６８がハイレベル出力と
なり、ｎチャンネル型ＭＯＳトランジスタ７０がオンさ
れるから、データ線から伝達された信号がインバータ６
５を介して、図１０に示されるデータ出力バッファＤＯ
Ｂに伝達され、このデータ出力バッファＤＯＢを介して
出力される。

【００５６】ここで、ｎチャンネル型ＭＯＳトランジス
タ６９がオンされた場合には、データ線の信号レベルに
応じて、ｎチャンネル型ＭＯＳトランジスタ６１，６３
を介して電流が流れる。データ書き込みの場合には、こ
のｎチャンネル型ＭＯＳトランジスタ６３を介して流れ
る電流により、データ線の信号レベルが変動されるおそ
れがあるが、図５に示される構成例では、書き込み状態
中に読み出し状態信号がハイレベルにアサートされた場
合には、ｎチャンネル型ＭＯＳトランジスタ６９がオフ
されてｎチャンネル型ＭＯＳトランジスタ６８がオンさ
れることから、データ線の信号レベルが変動されるおそ
れがない。つまり、インバータ６５は、Ｐチャンネル型
ＭＯＳトランジスタとｎチャンネル型ＭＯＳトランジス
タとが直列接続されて構成されるから、入力インピーダ
ンスが非常に高い。このため、ｎチャンネル型ＭＯＳト
ランジスタ６９がオフされ、ｎチャンネル型ＭＯＳトラ
ンジスタ７０がオンされた状態では、データ線からの電
流をほとんど消費することもないし、データ線に電流を
供給することもない。それにより、データ書き込みに何
ら支障を与えることなく、データ線の信号レベルをイン
バータ６５で検出してそれをデータ出力バッファＤＯＢ
を介して出力することができる。

【００５７】このように、書き込み中の読み出しのため
に、コモンデータ線ＣＤの信号をインバータ６５で受け
るようにしているので、コモンデータ線ＣＤの電位レベ
ルを変動させること無しに、現在書き込み中のデータを
モニタすることができる。

【００５８】図６には上記センスアンプＳＡの別の構成
例が示される。

【００５９】Ｐチャンネル型ＭＯＳトランジスタ７１，
７３が並列接続され、それとｎチャンネル型ＭＯＳトラ
ンジスタ７４とが直列接続され、この直列接続箇所から
インバータ７２を介して信号出力が得られるようになっ
ている。コモンデータ線ＣＤは、上記ｎチャンネル型Ｍ
ＯＳトランジスタ７４のソース電極に結合され、また、
インバータ７５を介してｎチャンネル型ＭＯＳトランジ
スタ７４のゲート電極に結合される。

【００６０】ナンドゲート７７，７８、及びインバータ
７６により、読み出し信号ＲＥＡＤと書き込みを指示す
るための制御信号ＷＲＩＴＥとの論理演算が行われ、そ
の結果に基づいてＰチャンネル型ＭＯＳトランジスタ７
１，７３が選択的に導通されるようになっている。上記
Ｐチャンネル型ＭＯＳトランジスタ７１，７５はいずれ
もｎチャンネル型ＭＯＳトランジスタ７４の負荷とされ
る。ｎチャンネル型ＭＯＳトランジスタの７１に比べて
Ｐチャンネル型ＭＯＳトランジスタ７３のゲート長が長
く設定されることでオン抵抗が大きくなっている。従っ
て、Ｐチャンネル型ＭＯＳトランジスタ７１がオンされ
た場合に比べて、Ｐチャンネル型ＭＯＳトランジスタ７
３がオンされた場合のほうが、ｎチャンネル型ＭＯＳト
ランジスタ７４に流れる電流が少なくなる。Ｐチャンネ
ル型ＭＯＳトランジスタ７１がオンされるのは、読み出
し信号ＲＥＡＤのみがハイレベルにされて読み出しが指
示された場合であり、Ｐチャンネル型ＭＯＳトランジス
タ７３がオンされるのは、書き込みを指示するための制
御信号ＷＲＩＴＥ及び読み出し信号ＲＥＡＤの双方がハ
イレベルとされて、書き込み中の読み出しが指示された
場合である。従って、書き込み中の読み出しが指示され
た場合には、Ｐチャンネル型ＭＯＳトランジスタ７３が
オンされて、少ない電流でもってコモンデータ線ＣＤの
データ読み出しを行うことができるので、コモンデータ
線ＣＤの電位レベルを変動させること無しに、現在書き
込み中のデータをモニタすることができる。

【００６１】図７には上記センスアンプＳＡの別の構成
例が示される。

【００６２】図７に示される構成では、データラッチ回
路ＤＢＬを利用して書き込み中の読み出しを行うように
している。

【００６３】データラッチ回路ＤＢＬは、次のように構
成される。

【００６４】インバータ５４，５５がリング状に結合さ
れて、データ線ＤＬ０に対応するラッチ回路が形成さ
れ、インバータ５６，５７がリング状に結合されて、デ
ータ線ＤＬ１に対応するラッチ回路が形成され、インバ
ータ５８，５９がリング状に結合されて、データ線ＤＬ
２に対応するラッチ回路が形成される。データラッチ制
御信号ＬＣＨによってオンオフ制御されるｎチャンネル
型ＭＯＳトランジスタ５１〜５３が設けられ、このＭＯ
Ｓトランジスタがオンされることにより、データ線ＤＬ
０〜ＤＬ２のデータが対応するラッチ回路にラッチされ
る。各ラッチ回路の他方のノードにはインバータ８３〜
８４が設けられる。さらに、カラムドライバＣＤＲＶの
出力信号によってオンオフされるＹスイッチＹＳ１０，
ＹＳ１１，ＹＳ１２が設けられ、上記インバータ８３〜
８５の出力信号がＹスイッチＹＳ１０，ＹＳ１１，ＹＳ
１２がオンされることによって選択的に後段のインバー
タ８２に伝達され、このインバータ８２を介してビット
線のデータ読み出しが可能とされる。このインバータ８
２からのビット線データの読み出しにおいては、ラッチ
回路が介在されるため、各ビット線の電位レベルを変動
させること無しに、現在書き込み中のデータをモニタす
ることができる。

【００６５】図８には本発明にかかるフラッシュメモリ
の別の構成例が示される。

【００６６】データラッチ回路９１は、代表的に示され
るように、インバータ９１１，９１２をリング状に結合
して成る複数のラッチ回路と、このラッチ回路にラッチ
されたデータを出力するためのインバータ９１３と、ラ
ッチ回路に対応して配置され、ラッチ制御線８１の論理
状態によってオンオフ制御されるｎチャンネル型ＭＯＳ
トランジスタ９１４とを含んで成る。

【００６７】また、比較データラッチ回路９２は、代表
的に示されるように、インバータ９２３，９２４がリン
グ状に結合されて成る複数のラッチ回路と、このラッチ
回路と、それに対応するデータ線との間に配置された複
数のｎチャンネル型ＭＯＳトランジスタ９２２と上記イ
ンバータ９１３に対応して配置されたｎチャンネル型Ｍ
ＯＳトランジスタ９２１とを含む。さらに、データ比較
を行うためのデータ比較回路９３が設けられる。このデ
ータ比較回路は上記ラッチ回路の出力信号と、上記ｎチ
ャンネル型ＭＯＳトランジスタ９２１を介して伝達した
データとが一致するか否かを判別するための排他的論理
和回路が適用される。この排他的論理和回路は、データ
線の数だけ配置され、全ての排他的論理和回路の論理和
がオアゲート９４で得られるようになっている。

【００６８】メモリセルＭＣの記憶データの書き換えを
行う場合、先ずラッチ制御線８１がオンされて対応する
ラッチ回路にデータが保持されると共に、データ転送制
御線８３がハイレベルにされたことにで、インバータ９
２３，９２４から成るラッチ回路に伝達されて記憶され
る。データ転送回路ＷＲを介して外部から与えられたデ
ータによって、ラッチ回路９１１，９１２の記憶情報が
更新される。そしてこのラッチ回路９１１，９１２の記
憶情報は、インバータ９１３を介してデータ比較回路９
３に伝達される。先にインバータ９２３，９２４に記憶
されているデータとの論理比較が行われる。インバータ
９１１，９１２に記憶されているデータは、メモリセル
ＭＣに書き込まれるデータであり、それと、先に保持さ
れたデータは、データ比較制御線９２１がハイレベルに
されたときに、対応するインバータ９１３を介して比較
データラッチ回路９２に転送され、インバータ９２３，
９２４から成るラッチ回路に記憶される。そのようにし
てメモリセルＭＣに書き戻されるデータと、以前のデー
タとの比較がデータ比較回路で行われ、その結果がノア
ゲート９４を介して出力されるので、メモリセルから一
旦読み出されたデータをそのまま再書込みする場合に、
もしメモリセルから読み出されたデータが不良であった
場合、それを上記ノアゲート９４の出力信号に基づいて
チェックすることができる。そのため、メモリセルから
読み出されたデータが不良であった場合でも、そのよう
な不良データをそのまま書き戻してしまうことを排除す
ることができる。

【００６９】以上本発明者によってなされた発明を実施
形態に基づいて具体的に説明したが、本発明はそれに限
定されるものではなく、その要旨を逸脱しない範囲にお
いて種々変更可能であることは言うまでもない。

【００７０】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野であるフラッ
シュメモリに適用した場合について説明したが、本発明
はそれに限定されるものではなく、ＥＥＰＲＯＭやＥＰ
ＲＯＭなどの半導体記憶装置及びそれを含むデータ処理
装置に広く適用することができる。

【００７１】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
の通りである。

【００７２】すなわち、複数のワード線と、上記複数の
ワード線に結合された不揮発性メモリセルとを含む半導
体記憶装置において、メモリセルへのデータ書き込み中
に読み出し許可モード信号がアサートされていることを
条件にそのデータの読み出しを許容するための制御論理
と、書き込み中のデータ線又はコモンデータ線の電位を
判定する回路とを設けることにより、メモリセルへのデ
ータ書き込み中に読み出し許可モード信号がアサートさ
れていることを条件にそのデータの読み出しを許容する
ことができ、それにより、半導体記憶装置の書き込み動
作中に、現在書き込んでいるデータの確認の容易化を図
ることができる。

【００７３】また、データ読み出し状態を示す読み出し
状態信号と、書き込みを指示するための制御信号とに基
づいて制御され、メモリセルデータを読み出すための読
み出し回路として、上記コモンデータ線の信号を検出す
るための第１センス回路と、上記第１センス回路よりも
入力インピーダンスが高く設定され、上記データ線の信
号を検出するための第２センス回路と、上記データ書き
込みを指示するための制御信号がネゲートされた状態で
上記データ読み出し状態信号がアサートされた場合に、
上記コモンデータ線の信号を上記第１センス回路に伝達
させ、上記データ書き込みを指示するための制御信号が
アサートされた状態で上記データ読み出し状態信号がア
サートされた場合に、上記コモンデータ線の信号を上記
第２センス回路に伝達させるための選択回路とを設ける
ことにより、上記データ書き込みを指示するための制御
信号がネゲートされた状態で上記データ読み出し状態信
号がアサートされた場合のコモンデータ線に流れる電流
を低減させることができるので、コモンデータ線の電位
レベルに影響を与えないで済む。

【００７４】データ読み出し状態を示す読み出し状態信
号と、書き込みを指示するための制御信号とに基づいて
制御され、メモリセルデータを読み出すための読み出し
回路を設け、この読み出し回路は、上記コモンデータ線
の信号を検出するためのセンス回路と、上記データ書き
込みを指示するための制御信号がネゲートされた状態で
上記データ読み出し状態信号がアサートされた場合に上
記コモンデータ線に流れる電流に比べて、上記データ書
き込みを指示するための制御信号がアサートされた状態
で上記データ読み出し状態信号がアサートされた場合の
上記センス回路から上記コモンデータ線に流れる電流を
減少させるための制御論理とを含んで構成することによ
り、上記データ書き込みを指示するための制御信号がネ
ゲートされた状態で上記データ読み出し状態信号がアサ
ートされた場合のコモンデータ線に流れる電流を低減さ
せることができるので、コモンデータ線の電位レベルに
影響を与えないで済む。

【００７５】上記データ線のデータをラッチするための
ラッチ手段、上記ラッチ手段でラッチされたデータを、
カラムアドレス信号に基づいて選択するための選択回路
とを設けることにより、上記データ書き込みを指示する
ための制御信号がネゲートされた状態で上記データ読み
出し状態信号がアサートされた場合のデータ線の電位レ
ベルに影響を与えないで済む。

【００７６】メモリセルから読み出されたデータをラッ
チするための第１ラッチ回路と、メモリセルから読み出
されたデータを、外部から与えられたデータで書き換え
可能にラッチするための第２ラッチ回路と、上記第２ラ
ッチ回路にラッチされたデータと上記第１ラッチ回路に
ラッチされたデータとを比較するための比較回路とを含
んで半導体記憶装置を構成することにより、メモリセル
から一旦読み出されたデータを再書込みする場合におい
て、メモリセルから読み出されたデータが不良であった
場合、そのような不良データをそのまま書き戻してしま
うことを排除することができる。

【００７７】このような半導体記憶装置をプログラムメ
モリとしてデータ処理装置を構成することにより、プロ
グラムメモリへのプログラムのオンボード書き込みにお
いて、プログラム書き込み中の当該プログラムデータの
読み出しが可能とされるので、書き込まれたプログラム
の信頼性の向上を図ることができる。

【図面の簡単な説明】

【図１】本発明にかかる半導体記憶装置の一例であるフ
ラッシュメモリにおける主要部の構成例回路図、及びそ
の動作タイミング図である。

【図２】フラッシュメモリにおける主要部の基本的な構
成例回路図である。

【図３】図１に示される回路の比較対照とされる回路の
構成例回路図、及びその動作タイミング図である。

【図４】フラッシュメモリにおける各モードと主要部の
電圧レベル例との関係説明図である。

【図５】上記フラッシュメモリにおけるセンスアンプ部
分の構成例回路図である。

【図６】上記フラッシュメモリにおけるセンスアンプ部
分の別の構成例回路図である。

【図７】上記フラッシュメモリにおけるデータラッチ部
分の構成例回路図である。

【図８】本願発明にかかるフラッシュメモリの別の構成
例回路図である。

【図９】上記フラッシュメモリを含むマイクロコンピュ
ータの構成例ブロック図である。

【図１０】上記フラッシュメモリの全体的な構成例ブロ
ック図である。

【符号の説明】

１０マイクロコンピュータ１２ＣＰＵ１３ＤＭＡＣ１４ＢＳＣ１５ＲＯＭ１６ＲＡＭ１７タイマ１８ＳＣＩ１９ＣＰＧＦＭＲＹフラッシュメモリＷＤＲＶワードドライバＳＡセンスアンプＷＲ書き込み回路ＷＣＯＮＴ書き込み制御回路ＷＥＲＥＧ書き込み／消去制御レジスタＤＢＬデータラッチＣＤコモンデータ線２２，２３論理回路

───────────────────────────────────────────────────── フロントページの続き (72)発明者河合洋造東京都小平市上水本町５丁目22番１号株式会社日立マイコンシステム内 (72)発明者三科大介東京都小平市上水本町５丁目22番１号株式会社日立マイコンシステム内 (72)発明者藤戸正道東京都小平市上水本町５丁目22番１号株式会社日立マイコンシステム内 (72)発明者鈴川一文東京都小平市上水本町５丁目22番１号株式会社日立マイコンシステム内 (72)発明者長崎信孝東京都小平市上水本町５丁目22番１号株式会社日立マイコンシステム内 (72)発明者田中利広東京都小平市上水本町五丁目20番１号株式会社日立製作所半導体事業部内

Claims

【特許請求の範囲】

【請求項１】複数のワード線と、上記複数のワード線
に結合された不揮発性メモリセルとを含む半導体記憶装
置において、上記不揮発性メモリセルへのデータ書き込み中に読み出
し許可モード信号がアサートされていることを条件にそ
のデータの読み出しを許容するための制御論理と、上記制御論理の制御により書き込み中のデータ線又はコ
モンデータ線の電位を判定するための回路と、を含むことを特徴とする半導体記憶装置。
【請求項２】データ読み出し状態を示す読み出し状態
信号と、書き込みを指示するための制御信号とに基づい
てコモンデータ線の信号の読み出しを可能とする読み出
し回路を有し、この読み出し回路は、上記コモンデータ線の信号を検出するための第１センス
回路と、上記第１センス回路よりも入力インピーダンスが高く設
定され、上記コモンデータ線の信号を検出するための第
２センス回路と、上記データ書き込みを指示するための制御信号がネゲー
トされた状態で上記データ読み出し状態信号がアサート
された場合に、上記データ線の信号を上記第１センス回
路に伝達させ、上記データ書き込みを指示するための制
御信号がアサートされた状態で上記データ読み出し状態
信号がアサートされた場合に、上記コモンデータ線の信
号を上記第２センス回路に伝達させるための選択回路
と、を含む請求項１記載の半導体記憶装置。
【請求項３】データ読み出し状態を示す読み出し状態
信号と、書き込みを指示するための制御信号とに基づい
て制御され、メモリセルデータを読み出すための読み出
し回路を有し、この読み出し回路は、上記データ線の信号を検出するためのセンス回路と、上記データ書き込みを指示するための制御信号がネゲー
トされた状態で上記データ読み出し状態信号がアサート
された場合に上記データ線に流れる電流に比べて、上記
データ書き込みを指示するための制御信号がアサートさ
れた状態で上記データ読み出し状態信号がアサートされ
た場合の上記センス回路から上記データ線に流れる電流
を減少させるための制御論理と、を含んで成る請求項１記載の半導体記憶装置。
【請求項４】上記データ線のデータをラッチするため
のラッチ手段と、上記ラッチ手段でラッチされたデータを、カラムアドレ
ス信号に基づいて選択するための選択回路と、を含んで成る請求項１記載の半導体記憶装置。
【請求項５】複数のワード線と、上記複数のワード線
に結合された不揮発性メモリセルとを含む半導体記憶装
置において、メモリセルから読み出されたデータをラッチするための
第１ラッチ回路と、メモリセルから読み出されたデータを、外部から与えら
れたデータで書き換え可能にラッチするための第２ラッ
チ回路と、上記第２ラッチ回路にラッチされたデータと上記第１ラ
ッチ回路にラッチされたデータとを比較するための比較
回路と、を含むこと特徴とする半導体記憶装置。
【請求項６】プログラムメモリと、上記プログラムメ
モリに格納されたプログラムを実行する中央処理装置と
を含んで１チップ化されたデータ処理装置において、上
記プログラムメモリとして請求項１乃至５のいずれか１
項記載の半導体記憶装置を適用して成るデータ処理装
置。