JPH07334999A - 不揮発性半導体記憶装置及びデータプロセッサ - Google Patents

Abstract

(57)【要約】 【目的】 特別な工程を要さず、アクセスタイムの増加
がなく面積の増加が小さい、不揮発性記憶素子の欠陥救
済技術を提供する。 【構成】 冗長用のメモリセルＭＣ−Ｒ、該メモリセル
ＭＣ−Ｒによって代替すべきメモリセルＭＣを指定する
救済情報格納用のメモリセルＭＣ−Ｃを備える。救済情
報の書込みに際してメモリセルＭＣ−Ｃの選択は救済ビ
ット選択回路ＲＳＥＬが行う。書込まれた救済情報はリ
セット信号ＭＤ２の指示によって救済情報ラッチＣＬＡ
Ｔに初期ロードされる。通常の書込み・読出しに際して
アドレス比較回路ＡＣＭＰは救済情報と外部から供給さ
れるアドレス情報を比較し、一致する場合には冗長用の
メモリセルＭＣ−Ｒを選択させる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、電気的に書込み可能な
不揮発性半導体記憶装置におけるメモリセルアレイの欠
陥救済技術、さらには基板実装後に発生した欠陥を冗長
用の記憶素子で救済可能にする技術、そして、基板実装
後に発生したメモリセルアレイの欠陥を修復可能なデー
タプロセッサに関し、例えば電気的に書換え可能なフラ
ッシュメモリを内蔵したシングルチップマイクロコンピ
ュータに適用して有効な技術に関する。

【０００２】

【従来の技術】本発明者はＥＥＰＲＯＭやフラッシュメ
モリのような不揮発性半導体記憶装置のメモリセルアレ
イにおける欠陥救済について検討した。メモリセルアレ
イの欠陥を冗長記憶素子で救済する公知の技術におい
て、救済されるべき記憶素子のアドレスは例えばヒュー
ズの選択的な溶断によってプログラム可能にされる。こ
の技術は製造段階で検出されるような初期不良に対して
適用できるが、完成品として回路基板に実装された後に
発生する不良の救済には適用し難い。電気的に書換え可
能な不揮発性記憶装置は、書換え回数が増大する程記憶
素子の特性が劣化していくから、実装後の経時的に発生
する欠陥を救済できることが必要性であることを本発明
者は見い出した。信頼性向上という点においてＥＣＣの
ようなエラー検出訂正機能を備えた半導体記憶装置もあ
るが、そのためにはエラーチェックビットのために通常
よりも大きな記憶容量が必要になり、救済可能な事象も
制限され、実使用段階で発生する欠陥の救済に対する有
効な手段とはなり得ない。

【０００３】特開平３−１３９８号公報には、ＥＰＲＯ
Ｍを内蔵した１チップマイクロコンピュータにおいて当
該ＥＰＲＯＭが不良であった場合、補助ＥＰＲＯＭに切
換える回路を内蔵する技術が記載される。特開昭６２−
１０７５００には、不揮発性記憶素子に記憶された不良
アドレス情報をパワーオン時にデコーダ内のラッチに転
送し、不良アドレスが選択された場合にデコーダの切換
えを行う技術が記載される。また、特開平２−１１８９
９９号公報に記載の技術は、ＥＥＰＲＯＭ内蔵マイクロ
コンピュータにおいて当該ＥＥＰＲＯＭの不良アドレス
を特定領域に記憶しておき、ＥＥＰＲＯＭアクセス時に
はＣＰＵがその不良アドレスをチェックし、一致した場
合には代替領域を使うようにするものである。特開平３
−１６２７９８号公報には、救済すべき不良アドレス情
報をメモリセルアレイの特定の記憶素子に記憶させ、読
出しアドレスによって当該記憶素子から読出される情報
に従って冗長記憶素子へのアクセス切換えを行うように
することが記載されている。

【０００４】

【発明が解決しようとする課題】しかしながら、上記特
開平３−１３９８、特開昭６２−１０７５００の各号公
報に記載の技術において救済されるべきアドレスなどの
救済情報はメモリセルアレイとは別の場所に配置された
不揮発性記憶素子が保持するため、書換えのための周辺
回路をそれ専用に設けなければならない。

【０００５】特開平３−１６２７９８号公報に記載の技
術は救済情報をメモリセルアレイに含まれる不揮発性記
憶素子に保持させるが、その救済情報はアクセスの度に
そのアクセスアドレスによって読出されるため、データ
の読出し動作は比較的遅くなると予想される。特開平２
−１１８９９９号公報に記載の技術においても不良箇所
アドレスのような救済情報は不揮発性記憶素子に保持さ
せるので上記同様にデータ読出し動作は比較的遅くなる
と予想される。

【０００６】また、特開平２−１１８９９９号公報に記
載の技術においてＥＥＰＲＯＭをデータ領域として利用
する場合には救済は比較的容易であるが、そのＥＥＰＲ
ＯＭをプログラム領域として利用する場合を想定する
と、不良の領域を避けるにはジャンプ命令などを用いて
その領域の利用を回避しなければならない。そのために
はプログラムのコンパイル（アッセンブル）やリンクか
らやり直す必要があると考えられる。したがって、不揮
発性半導体記憶装置若しくはそれをオンチップで内蔵す
るデータプロセッサを回路基板に実装したまま（所謂オ
ンボードの状態）で、プログラムが格納された不揮発性
記憶素子の欠陥救済を行うことは難しいと考えられる。

【０００７】本発明の目的は、救済を施した場合でも読
出し動作の高速化を図ることができる不揮発性半導体記
憶装置そして当該半導体記憶装置を搭載したデータプロ
セッサを提供することにある。本発明の別の目的は、プ
ログラム情報とデータ情報の区別なく共にオンボードの
状態でメモリセルアレイの欠陥を救済できる不揮発性半
導体記憶装置を提供することにある。本発明の更に別の
目的は、プログラム情報とデータ情報の区別なく共にオ
ンボードの状態で内蔵不揮発性記憶措置の欠陥を内蔵中
央処理装置によって救済できるデータプロセッサを提供
することにある。

【０００８】更に別の目的は、ヒューズ方式等に比らべ
て救済の為に必要な回路規模を最少にし、かつ特別な製
造工程を必要としない不揮発性半導体記憶装置、そして
当該不揮発性半導体記憶装置を搭載したデータプロセッ
サを提供することにある。

【０００９】本発明の前記並びにその他の目的と新規な
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。

【００１０】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。

【００１１】（１）不揮発性半導体記憶装置（ＦＭＲ
Ｙ）は、選択端子がワード線に結合され且つデータ端子
がデータ線に結合された複数の不揮発性記憶素子がマト
リクス配置されたメモリセルアレイ（ＡＲＹ０〜ＡＲＹ
７）を備え、上記不揮発性記憶素子に対して電気的な書
込みが可能とされ、上記メモリセルアレイは、救済され
るべき不揮発性記憶素子を代替するための冗長用の不揮
発性記憶素子（ＭＣ−Ｒ）と、該冗長用の不揮発性記憶
素子によって代替すべき不揮発性記憶素子を指定するた
めの救済情報格納用の不揮発性記憶素子（ＭＣ−Ｃ）と
を含み、外部から供給されるアドレス情報に基づいてメ
モリセルアレイから不揮発性記憶素子を選択する第１の
選択手段（ＸＡＤＥＣ，ＹＡＤＥＣ）と、上記救済情報
を書込むための指示に応答して救済情報格納用の不揮発
性記憶素子を選択し、上記救済情報を読出すための指示
に応答して救済情報格納用の不揮発性記憶素子を選択す
る第２の選択手段（ＲＳＥＬ）と、第２の選択手段にて
選択された救済情報格納用の不揮発性記憶素子から読出
された救済情報を保持するラッチ手段（ＣＬＡＴ）と、
上記ラッチ手段の出力と外部から供給されるアドレス情
報とに基づいて、救済されるべき不揮発性記憶素子に対
するアクセスを検出することにより当該救済されるべき
不揮発性記憶素子の選択に代えて冗長用の不揮発性記憶
素子を選択する第３の選択手段（ＡＣＭＰ）とを備え
る。

【００１２】（２）上記冗長用の不揮発性記憶素子のデ
ータ端子を予備データ線に結合することができる。

【００１３】（３）上記ラッチ手段は、救済されるべき
不揮発性記憶素子のアドレス情報を保持する第１の領域
と、該第１の領域の値の有効性を第３の選択手段に与え
るための情報（ＲＥ）を保持する第２の領域とを備え、
上記第３の選択手段は第２の領域の情報が有効を意味す
る場合に第１の領域の値の基づく冗長用の不揮発性記憶
素子の選択動作が可能にされるようにすることができ
る。

【００１４】（４）データプロセッサは、上記不揮発性
半導体記憶装置を同一半導体基板に含み、当該不揮発性
半導体記憶装置をアクセス制御可能な中央処理装置を備
えて構成できる。

【００１５】（５）上記救済情報を読出すための指示
を、データプロセッサ内部のリセット信号によって与え
るようにできる。救済情報の読出しは、中央処理装置が
不揮発性半導体記憶装置をその第１の選択手段を介して
アクセスする期間以外の期間に行なわれる。

【００１６】（６）上記中央処理装置は、不揮発性半導
体記憶装置に対する書込み動作におけるベリファイによ
って書込み異常を検出したとき、当該書込み異常を生じ
たアクセスアドレスを書込みデータとして出力すると共
に、上記救済情報格納用の不揮発性記憶素子を上記第２
の選択手段に選択させる指示を与え、当該書込み動作の
完了後に、上記救済情報格納用の不揮発性記憶素子を上
記第２の選択手段に選択させて、当該救済情報格納用の
不揮発性記憶素子から上記ラッチ手段に救済情報を読出
すようにできる。

【００１７】（７）本発明に係るデータプロセッサの別
の観点によれば、不揮発性記憶装置は、選択端子がワー
ド線に結合され且つデータ端子がデータ線に結合された
複数の不揮発性記憶素子がマトリクス配置されたメモリ
セルアレイを備え、該メモリセルアレイは、救済される
べき不揮発性記憶素子を代替するための冗長用の不揮発
性記憶素子と、該冗長用の不揮発性記憶素子によって代
替すべき不揮発性記憶素子を指定するための救済情報格
納用の不揮発性記憶素子とを含み、上記救済情報格納用
の不揮発性記憶素子から読出された救済情報を保持する
ラッチ手段と、上記ラッチ手段の出力と外部から供給さ
れるアドレス情報とに基づいて、救済されるべき不揮発
性記憶素子へのアクセスに対しては当該救済されるべき
不揮発性記憶素子の選択に代えて冗長用の不揮発性記憶
素子を選択し、救済を要しない不揮発性記憶素子へのア
クセスに対しては当該救済を要しない不揮発性記憶素子
を選択する選択手段とを含んで、上記不揮発性記憶素子
への電気的な書換えが可能にされて成り、中央処理装置
は、上記不揮発性半導体記憶装置をアクセス制御可能で
あって、上記救済情報格納用の不揮発性記憶素子に救済
情報を書込む第１の制御モードと、内部初期化動作にお
いて上記救済情報格納用の不揮発性記憶素子からラッチ
手段に救済情報を読出させる第２の制御モードとを有す
るものであり、上記不揮発性記憶装置及び中央処理装置
は１個の半導体基板に形成されて成る。

【００１８】

【作用】上記手段（１）によれば、救済情報格納用の不
揮発性記憶素子がメモリセルアレイに設けられること
は、書込みのための高電圧発生回路などを救済情報の書
込みなどにも流用可能にして物理的な回路規模の増大を
最小限とする。第３の選択手段に与えられる救済情報は
ラッチ手段から与えられるので、アクセスの度に救済情
報格納用の不揮発性記憶素子をリードするアクセスを必
要とせず、冗長による救済が可能であってもアクセスス
ピードが低下する事態を抑える。救済されるべき不揮発
性記憶素子に対するアクセスの検出とそのとき置き換え
られる冗長用の不揮発性記憶素子の選択とを第３の選択
手段が行うことは、外部に負担をかけることなく不良を
冗長に置き換え可能にする。換言すれば、格納される情
報がデータであってもプログラムであっても同様にメモ
リセルアレイの欠陥を救済できる。

【００１９】上記手段（２）によれば、特定のデータ線
にデータ端子が結合する少数の不揮発性記憶素子がノー
マリー・オンの態様で欠陥を有する場合には当該データ
線を共有する何れの記憶素子もその欠陥の影響を受ける
ことになり、予備データ線はその様な態様の欠陥を救済
可能にする。少数の予備ワード線ではそのような態様の
欠陥を効率的に救済し難い。

【００２０】上記手段（３）によれば、第１の領域の値
の有効性を示すための第２の領域の情報は救済イネーブ
ル情報とされ、救済すべきアドレス情報及び救済イネー
ブル情報の双方共にヒューズ溶断によるプログラムを必
要としない。

【００２１】上記手段（４）によれば、上記不揮発性半
導体記憶装置をアクセス制御可能な中央処理装置を備え
たデータプロセッサは、オンボードの状態で上記不揮発
性半導体記憶装置におけるメモリセルアレイの欠陥を救
済可能にする。別の観点による手段（７）によれば、救
済情報格納用の不揮発性記憶素子に救済情報を書込む第
１の制御モードと、内部初期化動作において上記救済情
報格納用の不揮発性記憶素子からラッチ手段に救済情報
を読出させる第２の制御モードとを有して上記不揮発性
半導体記憶装置をアクセス制御可能な中央処理装置を備
えたデータプロセッサは、オンボードの状態で当該不揮
発性半導体記憶装置におけるメモリセルアレイの欠陥を
救済可能にする。

【００２２】上記手段（５）によれば、上記救済情報の
読出し指示をデータプロセッサ内部のリセット信号によ
って与えることは、ラッチ手段に対する救済情報の初期
ロードを簡単化する。

【００２３】上記手段（６）によれば、中央処理装置に
よる不揮発性半導体記憶装置に対する書換え動作の一環
として救済情報の格納と当該救済情報のラッチ手段への
初期ロードとを実現することは、欠陥救済のための制御
手順を容易化する。

【００２４】

【実施例】本発明の実施例を以下の項目に従って説明す
る。 〔１〕フラッシュメモリの情報記憶原理 〔２〕予備データ線を持つフラッシュメモリ 〔３〕予備ワード線を持つフラッシュメモリ 〔４〕マイクロコンピュータ 〔５〕オンボード状態での欠陥救済手順

【００２５】〔１〕フラッシュメモリの情報記憶原理 図１０にはフラッシュメモリの原理が示される。同図
（Ａ）に例示的に示されたメモリセルは、２層ゲート構
造の絶縁ゲート型電界効果トランジスタにより構成され
ている。同図において、１はＰ型シリコン基板、２は上
記シリコン基板１に形成されたＰ型半導体領域、３，４
はＮ型半導体領域である。５はトンネル絶縁膜としての
薄い酸化膜６（例えば厚さ１０ｎｍ）を介して上記Ｐ型
シリコン基板１上に形成されたフローティングゲート、
７は酸化膜８を介して上記フローティングゲート５上に
形成されたコントロールゲートである。ソースは４によ
って構成され、ドレインは３，２によって構成される。
このメモリセルに記憶される情報は、実質的にしきい値
電圧の変化としてトランジスタに保持される。以下、特
に述べないかぎり、メモリセルにおいて、情報を記憶す
るトランジスタ（以下メモリセルトランジスタとも記
す）がＮチャンネル型の場合について述べる。

【００２６】メモリセルへの情報の書込み動作は、例え
ばコントロールゲート７及びドレインに高圧を印加し
て、アバランシェ注入によりドレイン側からフローティ
ングゲート５に電子を注入することで実現される。この
書込み動作により記憶トランジスタは、図１０の（Ｂ）
に示されるように、そのコントロールゲート７からみた
しきい値電圧が、書込み動作を行わなかった消去状態の
記憶トランジスタに比べて高くなる。

【００２７】一方消去動作は、例えばソースに高圧を印
加して、トンネル現象によりフローティングゲート５か
らソース側に電子を引き抜くことによって実現される。
図１０の（Ｂ）に示されるように消去動作により記憶ト
ランジスタはそのコントロールゲート７からみたしきい
値電圧が低くされる。図１０の（Ｂ）では、書込み並び
に消去状態の何れにおいてもメモリセルトランジスタの
しきい値は正の電圧レベルにされる。すなわちワード線
からコントロールゲート７に与えられるワード線選択レ
ベルに対して、書込み状態のしきい値電圧は高くされ、
消去状態のしきい値電圧は低くされる。双方のしきい値
電圧とワード線選択レベルとがそのような関係を持つこ
とによって、選択トランジスタを採用することなく１個
のトランジスタでメモリセルを構成することができる。
記憶情報を電気的に消去する場合においては、フローテ
ィングゲート５に蓄積された電子をソース電極に引く抜
くことにより、記憶情報の消去が行われるため、比較的
長い時間、消去動作を続けると、書込み動作の際にフロ
ーティングゲート５に注入した電子の量よりも多くの電
子が引く抜かれることになる。そのため、電気的消去を
比較的長い時間続けるような過消去を行うと、メモリセ
ルトランジスタのしきい値電圧は例えば負のレベルにな
って、ワード線の非選択レベルにおいても選択されるよ
うな不都合を生ずる。尚、書込みも消去と同様トンネル
電流を利用して行うこともできる。

【００２８】読み出し動作においては、上記メモリセル
に対して弱い書込み、すなわち、フローティングゲート
５に対して不所望なキャリアの注入が行われないよう
に、ドレイン及びコントロールゲート７に印加される電
圧が比較的低い値に制限される。例えば、１Ｖ程度の低
電圧がドレインに印加されるとともに、コントロールゲ
ート７に５Ｖ程度の低電圧が印加される。これらの印加
電圧によってメモリセルトランジスタを流れるチャンネ
ル電流の大小を検出することにより、メモリセルに記憶
されている情報の論理値“０”、“１”を判定すること
ができる。

【００２９】図１１は前記メモリセルトランジスタを用
いたメモリセルアレイの構成原理を示す。同図には代表
的に４個のメモリセルトランジスタＱ１乃至Ｑ４が示さ
れる。Ｘ，Ｙ方向にマトリクス配置されたメモリセルに
おいて、同じ行に配置されたメモリセルトランジスタＱ
１，Ｑ２（Ｑ３，Ｑ４）のコントロールゲート（メモリ
セルの選択ゲート）は、それぞれ対応するワード線ＷＬ
１（ＷＬ２）に接続され、同じ列に配置された記憶トラ
ンジスタＱ１，Ｑ３（Ｑ２，Ｑ４）のドレイン領域（メ
モリセルの入出力ノード）は、それぞれ対応するデータ
線ＤＬ１（ＤＬ２）に接続されている。上記記憶トラン
ジスタＱ１，Ｑ３（Ｑ２，Ｑ４）のソース領域は、ソー
ス線ＳＬ１（ＳＬ２）に結合される。

【００３０】図１２にはメモリセルに対する消去動作及
び書込み動作のための電圧条件の一例が示される。同図
においてメモリ素子はメモリセルトランジスタを意味
し、ゲートはメモリセルトランジスタの選択ゲートとし
てのコントロールゲートを意味する。同図において負電
圧方式の消去はコントロールゲートに例えば−１０Ｖの
ような負電圧を印加することによって消去に必要な高電
界を形成する。同図に例示される電圧条件から明らかな
ように、正電圧方式の消去にあっては少なくともソース
が共通接続されたメモリセルに対して一括消去を行うこ
とができる。したがって図１１の構成においてソース線
ＳＬ１，ＳＬ２が接続されていれば、４個のメモリセル
Ｑ１乃至Ｑ４は一括消去可能にされる。ソース線分割方
式には図１１に代表的に示されるようなデータ線を単位
とする場合（共通ソース線をデータ線方向に延在させ
る）の他にワード線を単位とする場合（共通ソース線を
ワード線方向に延在させる）がある。一方、負電圧方式
の消去にあっては、コントロールゲートが共通接続され
たメモリセルに対して一括消去を行うことができる。

【００３１】〔２〕予備データ線を持つフラッシュメモ
リ 図１には本発明の一実施例に係るフラッシュメモリＦＭ
ＲＹの一例回路図が示される。同図に示されるフラッシ
ュメモリＦＭＲＹは、８ビットのデータ入出力端子Ｄ０
〜Ｄ７を有し、各データ入出力端子毎にメモリアレイＡ
ＲＹ０〜ＡＲＹ７を備える。各メモリアレイＡＲＹ０〜
ＡＲＹ７は同じ様に構成され、それらによって一つのメ
モリセルアレイを成す。

【００３２】夫々のメモリアレイＡＲＹ０〜ＡＲＹ７に
は前記図１０で説明した２層ゲート構造の絶縁ゲート型
電界効果トランジスタによって構成されたメモリセルＭ
Ｃ，ＭＣ−Ｒ，ＭＣ−Ｃがマトリクス配置されている。
メモリセルＭＣは欠陥がある場合に救済可能にされる被
救済用のメモリセルであり、メモリセルＭＣ−Ｒは救済
されるべきメモリセルＭＣを代替するための冗長用のメ
モリセルであり、ＭＣ−ＣはメモリセルＭＣ−Ｒによっ
て代替すべきメモリセルＭＣを指定するための救済情報
を格納する救済情報格納用のメモリセルである。各メモ
リセルＭＣ，ＭＣ−Ｒ，ＭＣ−Ｃの配置は全てのメモリ
アレイＡＲＹ０〜ＡＲＹ７で共通とされる。従って、メ
モリセルＭＣ−Ｒは各メモリアレイに一列配置され、Ｍ
Ｃ−Ｃは全部のメモリアレイで合計８個（８ビット分）
設けられている。

【００３３】同図においてＷＬ０〜ＷＬｎ、ＷＬ−Ｃは
全てのメモリアレイＡＲＹ０〜ＡＲＹ７に共通のワード
線である。同一行に配置されたメモリセルのコントロー
ルゲートは、それぞれ対応するワード線に接続される。
ワード線ＷＬ−ＣはメモリセルＭＣ−Ｃに専用化された
ワード線である。夫々のメモリアレイＡＲＹ０〜ＡＲＹ
７において、同一列に配置されたメモリセルＭＣ，ＭＣ
−Ｒ，ＭＣ−Ｃのドレイン領域は、それぞれ対応するデ
ータ線ＤＬ０〜ＤＬ７，ＤＬ−Ｒに接続されている。デ
ータ線ＤＬ−ＲはメモリセルＭＣ−Ｒ，ＭＣ−Ｃに専用
化された予備データ線である。メモリセルＭＣ，ＭＣ−
Ｒのソース領域はソース線ＳＬに共通接続される。メモ
リセルＭＣ−Ｃのソース領域は接地（本実施例に従えば
０Ｖ）されている。

【００３４】前記ソース線ＳＬにはインバータ回路のよ
うな電圧出力回路ＶＯＵＴから消去に利用される高電圧
Ｖｐｐが供給される。電圧出力回路ＶＯＵＴの出力動作
は、消去制御回路ＥＣＯＮＴから出力される消去信号Ｅ
ＲＡＳＥ＊（信号＊はこれが付された信号がローイネー
ブルの信号であることを意味する）によって制御され
る。すなわち、消去信号ＥＲＡＳＥ＊のローレベル期間
に、電圧出力回路ＶＯＵＴは高電圧Ｖｐｐをソース線Ｓ
Ｌに供給して全てのメモリセルＭＣ及びＭＣ−Ｒのソー
ス領域に消去に必要な高電圧を供給する。これによっ
て、フラッシュメモリＦＭＲＹは全体が一括消去可能に
される。メモリセルＭＣ−Ｃは斯る全面消去の対象から
除外されている。

【００３５】前記ワード線ＷＬ０〜ＷＬｎの選択は、Ｘ
アドレスラッチＸＡＬＡＴを介して取り込まれるＸアド
レス信号ＡＸをＸアドレスデコーダＸＡＤＥＣが解読す
ることによって行われる。ワードドライバＷＤＲＶはＸ
アドレスデコーダＸＡＤＥＣから出力される選択信号に
基づいてワード線を駆動する。データ読出し動作におい
てワードドライバＷＤＲＶは、電圧選択回路ＶＳＥＬか
ら供給される５Ｖのような電圧Ｖｃｃと０Ｖのような接
地電位とを電源として動作され、選択されるべきワード
線を電圧Ｖｃｃによって選択レベルに駆動し、非選択と
されるべきワード線を接地電位のような非選択レベルに
維持させる。データの書き込み動作においてワードドラ
イバＷＤＲＶは、電圧選択回路ＶＳＥＬから供給される
１２Ｖのような電圧Ｖｐｐと０Ｖのような接地電位とを
電源として動作され、選択されるべきワード線を１２Ｖ
のような書き込み用高電圧レベルに駆動する。データの
消去動作においてワードドライバＷＤＲＶの出力は０Ｖ
のような低い電圧レベルにされる。

【００３６】ワード線ＷＬ−Ｃは救済ビット選択回路Ｒ
ＳＥＬの出力を受けるワードドライバＷＤＲＶ−Ｃによ
って駆動される。駆動電圧はワードドライバＷＤＲＶと
同様に電圧選択回路ＶＳＥＬによって与えられる。

【００３７】夫々のメモリアレイＡＲＹ０〜ＡＲＹ７に
おいて前記データ線ＤＬ０〜ＤＬ７，ＤＬ−ＲはＹ選択
スイッチＹＳ０〜ＹＳ７，ＹＳ−Ｒを介して共通データ
線ＣＤに共通接続される。Ｙ選択スイッチＹＳ０〜ＹＳ
７のスイッチ制御は、ＹアドレスラッチＹＡＬＡＴを介
して取り込まれるＹアドレス信号ＡＹをＹアドレスデコ
ーダＹＡＤＥＣが解読することによって行われる。Ｙア
ドレスデコーダＹＡＤＥＣの出力選択信号は全てのメモ
リアレイＡＲＹ０〜ＡＲＹ７に共通に供給される。した
がって、ＹアドレスデコーダＹＡＤＥＣの出力選択信号
のうちの何れか一つが選択レベルにされることにより、
各メモリアレイＡＲＹ０〜ＡＲＹ７の共通データ線ＣＤ
には１本のデータ線が接続される。予備データ線ＤＬ−
Ｒに専用化されたＹ選択スイッチＹＳ−Ｒはアドレス比
較回路ＡＣＭＰの出力に基づいて選択される。

【００３８】メモリセルＭＣから共通データ線ＣＤに読
出されたデータは選択スイッチＲＳを介してセンスアン
プＳＡに与えられ、ここで増幅されて、データ出力バッ
ファＤＯＢを介してデータバスに出力される。前記選択
スイッチＲＳは読出し信号ＲＥＡＤによってスイッチ制
御される。ＣＬＡＴはメモリセルＭＣ−Ｃから読出され
た救済情報を格納する救済情報ラッチである。全てのメ
モリアレイＡＲＹ０〜ＡＲＹ７において救済情報ラッチ
ＣＬＡＴは全部で８ビット分存在する。

【００３９】外部から供給される書き込みデータはデー
タ入力バッファＤＩＢを介してデータ入力ラッチＤＩＬ
に保持される。データ入力ラッチＤＩＬに保持されたデ
ータが”０”のとき、書き込み回路ＷＲは選択スイッチ
ＷＳを介して共通データ線ＣＤに書き込み用の高電圧を
供給する。この書き込み用高電圧はＹ選択スイッチＹＳ
０〜ＹＳ７，ＹＳ−Ｒによって選択された何れかのデー
タ線を通して、ワード線によってコントロールゲートに
高電圧が印加されるメモリセルのドレインに供給され、
これによって当該メモリセルが書き込みされる。前記選
択スイッチＷＳは制御信号ＷＲＩＴＥによってスイッチ
制御される。書き込みの各種タイミングや電圧の選択制
御のような書込み動作手順は書込み制御回路ＷＣＯＮＴ
が制御する。この書込み制御回路ＷＣＯＮＴに対する書
込み動作の指示や書込みベリファイ動作の指示、そして
上記消去制御回路ＥＣＯＮＴに対する消去動作の指示や
消去ベリファイ動作の指示は、書込み／消去用の制御レ
ジスタＷＥＲＥＧが与える。この制御レジスタＷＥＲＥ
Ｇはデータバスに接続可能にされ、外部から制御データ
の書込みが可能にされる。

【００４０】上記制御レジスタＷＥＲＥＧは、図２に示
されるように、Ｖｐｐビット、ＰＶビット、Ｐビット、
及びＥビットを有する。Ｐビットは書込み動作の指示ビ
ットとされる。Ｅビットは消去動作の指示ビットとされ
る。Ｖｐｐビット及びＥビットが設定されることによっ
て、これを参照する消去制御回路ＥＣＯＮＴが所定の手
順に従って消去のための内部動作を制御する。また、Ｖ
ｐｐビット及びＰビットが設定されることにより、これ
を参照する書込み制御回路ＷＣＯＮＴが所定の手順に従
って書込みのための内部動作を制御する。消去及び書込
みのための内部動作は上記図１２で説明した電圧を形成
することによって行われる。消去ベリファイ動作は消去
されたメモリセルに対して読出し動作を行って消去が完
了したか否かを検証する動作とされ、書込みベリファイ
動作は書込みされたメモリセルから当該書込みデータを
読出してこれを書込みデータと比較することによって書
込みが完了したか否かを検証する動作とされる。これら
ベリファイ動作は外部のＣＰＵ又はデータプロセッサが
フラッシュメモリに対するリードサイクルを起動して行
われる。

【００４１】ここで図１のフラッシュメモリＦＭＲＹに
おける欠陥救済のための構成を詳細に説明する。

【００４２】先ず、８ビット分の救済情報ラッチＣＬＡ
Ｔは図３の（Ａ）に示されるように、最下位から３ビッ
トは欠陥アドレスＡ２〜Ａ０が格納され、４ビット目に
は救済イネーブルビットＲＥ＊が格納される。図１に従
えば、各メモリアレイＡＲＹ０〜ＡＲＹ７には夫々８本
のデータ線ＤＬ０〜ＤＬ７と１本の予備データ線ＤＬ−
Ｒを有するから、アドレス信号の下位３ビットによって
欠陥アドレスを特定できる。救済イネーブルビットＲＥ
＊はそのローレベルによって救済情報ラッチＣＬＡＴの
下位３ビットの値が有効であることを示す。即ち、救済
イネーブルビットＲＥ＊がローレベルである場合に初め
て救済情報ラッチＣＬＡＴの下位３ビットは欠陥アドレ
スとみなされる。

【００４３】概略的には上記救済ビット選択回路ＲＳＥ
Ｌは救済情報格納用のメモリセルＭＣ−Ｃの選択を制御
し、アドレス比較回路ＡＣＭＰは予備データ線ＤＬ−Ｒ
選択のための制御を行う。救済ビット選択回路ＲＳＥＬ
には救済モード信号ＭＤ１とリセット信号ＭＤ２が供給
される。アドレス比較回路ＡＣＭＰには救済ビット選択
回路ＲＳＥＬの出力、ＹアドレスラッチＹＬＡＴの出力
及び救済情報ラッチＣＬＡＴから出力される救済情報が
供給される。フラッシュメモリＦＭＲＹは、救済モード
信号ＭＤ１がアクティブレベルのときは救済プログラム
モードとされ、リセット信号ＭＤ２がアクティブレベル
のときは救済情報ラッチモードとされ、救済モード信号
ＭＤ１及びリセット信号ＭＤ２がインアクティブレベル
のときは通常モードとされる。救済プログラムモード及
び救済情報ラッチモードにおいて救済ビット選択回路Ｒ
ＳＥＬはローレベルの制御信号φを出力する。

【００４４】救済モード信号ＭＤ１がアクティブレベル
にされて上記救済プログラムモードが設定されると、救
済ビット選択回路ＲＳＥＬはローレベルの制御信号φに
よってＸアドレスデコーダＸＡＤＥＣによるワード線選
択動作を禁止し、それに代えて救済情報格納用のメモリ
セルＭＣ−Ｃに専用化されたワード線ＷＬ−Ｃを選択制
御する。そしてアドレス比較回路ＡＣＭＰにはＹアドレ
スデコーダＹＡＤＥＣによるＹ選択スイッチＹＳ０〜Ｙ
Ｓ７の選択動作を禁止させ、それに代えて予備データ線
ＤＬ−Ｒに専用化されたＹ選択スイッチＹＳ−Ｒをアド
レス比較回路ＡＣＭＰに選択させる。このとき、書込み
／消去制御レジスタＷＥＲＥＧに対してＶｐｐビットと
Ｐビットがセットされて書込み動作が指示されると、メ
モリアレイＡＲＹ０〜ＡＲＹ７のデータラッチＤＩＬに
外部から供給された救済情報がメモリセルＭＣ−Ｃに書
込まれる。これによって書込まれる救済情報は、図３の
（Ａ）に対応され、救済されるべき欠陥アドレスＡ２〜
Ａ０と、ローレベルのようなアクティブレベルにされた
救済イネーブルビットＲＥ＊とされる。

【００４５】リセット信号ＭＤ２がアクティブレベルに
されて上記救済情報ラッチモードが設定されると、救済
ビット選択回路ＲＳＥＬはローレベルの制御信号φによ
ってＸアドレスデコーダＸＡＤＥＣによるワード線選択
動作を禁止し、それに代えて救済情報格納用のメモリセ
ルＭＣ−Ｃに専用化されたワード線ＷＬ−Ｃを選択制御
する。そしてアドレス比較回路ＡＣＭＰにはＹアドレス
デコーダＹＡＤＥＣによるＹ選択スイッチＹＳ０〜ＹＳ
７の選択動作を禁止させ、それに代えて予備データ線Ｄ
Ｌ−Ｒに専用化されたＹ選択スイッチＹＳ−Ｒをアドレ
ス比較回路ＡＣＭＰに選択させる。さらに、救済ビット
選択回路ＲＳＥＬは制御信号ＲＥＡＤを選択レベルにす
ると共に、センスアンプＳＡを活性化し、且つ救済情報
ラッチＣＬＡＴをラッチ動作させる。これにより、メモ
リセルＭＣ−Ｃに格納された救済情報が救済情報ラッチ
ＣＬＡＴに内部転送される。内部転送された救済情報は
アドレス比較回路ＡＣＭＰに向けて出力される。リセッ
ト信号ＭＤ２は、特に制限されないが、フラッシュメモ
リＦＭＲＹが適用されるシステムのパワーオンリセット
信号又はフラッシュメモリＦＭＲＹに対するリセット信
号とされる。したがって、不揮発的にメモリセルＭＣ−
Ｃに保持されている救済情報は電源投入と共に救済情報
ラッチＣＬＡＴにロードされる。したがって、読出し又
は書込みアクセス毎に、予じめメモリセルＭＣ−Ｃから
救済情報を読出すことを要せず、その分アクセスの高速
化を図ることができる。また、救済情報をメモリセルＭ
Ｃ−Ｃにプログラムした直後においてはリセット信号Ｍ
Ｄ２にて救済情報ラッチモードを設定することにより、
救済情報の初期ロードを行うことができる。

【００４６】上記通常モードにおいてアドレス比較回路
ＡＣＭＰはＹアドレスラッチＹＡＬＡＴから出力される
アドレス信号と救済情報ラッチＣＬＡＴから出力される
欠陥アドレスとを比較する。その比較結果が一致である
場合、換言すれば欠陥を有する被救済用のメモリセルＭ
Ｃがアクセスされる場合には、ＹアドレスデコーダＹＡ
ＤＥＣによるＹ選択スイッチＹＳ０〜ＹＳ７の選択動作
を禁止させ、それに代えて予備データ線ＤＬ−Ｒに専用
化されたＹ選択スイッチＹＳ−Ｒを選択する。これによ
り、欠陥アドレスＡ２〜Ａ０と同じ下位アドレスを含む
アドレス信号による読出し又は書込みアクセスでは予備
データ線ＤＬ−Ｒが選択される。尚、アドレス比較回路
ＡＣＭＰによる一致出力は上記救済イネーブルビットＲ
Ｅ＊がローレベルのようなアクティブレベルにされてい
る場合に限られる。

【００４７】アドレス比較回路ＡＣＭＰの一例は図４に
示される。即ち、排他的負論理和ゲートＥＸＮＯＲで各
アドレスビットＡ０，Ａ１，Ａ２の一致検出を行い、全
ビットが一致で且つ救済イネーブルビットＲＥ＊がロー
レベルの場合にのみ論理積ゲートＡＮＤの出力がハイレ
ベルにされる。論理積ゲートＡＮＤの出力と救済ビット
選択回路ＲＳＥＬの出力信号φの反転信号とは負論理和
ゲートＮＯＲに供給され、その出力を受けるドライバ回
路ＤＲＶの出力によって予備データ線選択信号が形成さ
れる。上記信号φは救済プログラムモード及び救済情報
ラッチモードにおいてローレベルにされる。

【００４８】〔３〕予備ワード線を持つフラッシュメモ
リ 図５には本発明の別の実施例として予備ワード線を持つ
フラッシュメモリＦＭＲＹが示される。図１との相違点
は、予備データ線ＤＬ−Ｒの代わりに一行分の予備ワー
ドＷＬ−Ｒ線を備え、それに伴ってＹ選択スイッチＹＳ
−Ｒが廃止され、それらの変更点に対応する機能が救済
ビット選択回路ＲＳＥＬ及びアドレス比較回路ＡＣＭＰ
に与えられたことである。その他の構成は図１で説明し
たのと同じである。図１と同一機能を有する回路ブロッ
ク及び回路記号には同一符合を付してその詳細な説明を
省略する。図１との相違点を以下に詳述する。

【００４９】先ず、８ビット分の救済情報ラッチＣＬＡ
Ｔは図６に示されるように、最下位から７ビットは欠陥
アドレスＡ３〜Ａ９が格納され、最上位ビットには救済
イネーブルビットＲＥ＊が格納される。この欠陥アドレ
スのビット数は図５においてワード線ＷＬ０〜ＷＬｎの
本数が１２８本ある場合を想定している。救済イネーブ
ルビットＲＥ＊はそのローレベルによって救済情報ラッ
チＣＬＡＴの下位７ビットの値が有効であることを示
す。即ち、救済イネーブルビットＲＥ＊がローレベルで
ある場合に初めて救済情報ラッチＣＬＡＴの下位７ビッ
トは欠陥アドレスとみなされる。

【００５０】概略的には上記救済ビット選択回路ＲＳＥ
Ｌは救済情報格納用のメモリセルＭＣ−Ｃの選択を制御
し、アドレス比較回路ＡＣＭＰは予備ワード線ＷＬ−Ｒ
選択のための制御を行う。救済ビット選択回路ＲＳＥＬ
には救済モード信号ＭＤ１とリセット信号ＭＤ２が供給
される。アドレス比較回路ＡＣＭＰにはＸアドレスラッ
チＸＬＡＴの出力と、全部のメモリアレイの救済情報ラ
ッチＣＬＡＴから出力される救済情報が供給される。フ
ラッシュメモリＦＭＲＹは、救済モード信号ＭＤ１がア
クティブレベルのときは救済プログラムモードとされ、
リセット信号ＭＤ２がアクティブレベルのときは救済情
報ラッチモードとされ、救済モード信号ＭＤ１及びリセ
ット信号ＭＤ２がインアクティブレベルのときは通常モ
ードとされる。救済プログラムモード及び救済情報ラッ
チモードにおいて救済ビット選択回路ＲＳＥＬはローレ
ベルの制御信号φを出力する。

【００５１】救済モード信号ＭＤ１がアクティブレベル
にされて上記救済プログラムモードが設定されると、救
済ビット選択回路ＲＳＥＬはローレベルの制御信号φに
よってＸアドレスデコーダＸＡＤＥＣによるワード線選
択動作を禁止し、それに代えて救済情報格納用のメモリ
セルＭＣ−Ｃに専用化されたワード線ＷＬ−Ｃを選択制
御する。更にＹアドレスデコーダＹＡＤＥＣにはＹ選択
スイッチＹＳ７を選択させる。このとき、書込み／消去
制御レジスタＷＥＲＥＧに対してＶｐｐビットとＰビッ
トがセットされて書込み動作が指示されると、メモリア
レイＡＲＹ０〜ＡＲＹ７のデータラッチＤＩＬに外部か
ら供給された救済情報がメモリセルＭＣ−Ｃに書込まれ
る。これによって書込まれる救済情報は、図６に対応さ
れ、救済されるべき欠陥アドレスＡ９〜Ａ３と、ローレ
ベルのようなアクティブレベルにされた救済イネーブル
ビットＲＥ＊とされる。

【００５２】リセット信号ＭＤ２がアクティブレベルに
されて上記救済情報ラッチモードが設定されると、救済
ビット選択回路ＲＳＥＬはローレベルの制御信号φによ
ってＸアドレスデコーダＸＡＤＥＣによるワード線選択
動作を禁止し、それに代えて救済情報格納用のメモリセ
ルＭＣ−Ｃに専用化されたワード線ＷＬ−Ｃを選択制御
する。更にＹアドレスデコーダＹＡＤＥＣにはＹ選択ス
イッチＹＳ７を選択させる。そして、救済ビット選択回
路ＲＳＥＬは制御信号ＲＥＡＤを選択レベルにすると共
に、センスアンプＳＡを活性化し、且つ救済情報ラッチ
ＣＬＡＴをラッチ動作させる。これにより、メモリセル
ＭＣ−Ｃに格納された救済情報が救済情報ラッチＣＬＡ
Ｔにラッチされる。ラッチされた救済情報はアドレス比
較回路ＡＣＭＰに向けて出力される。

【００５３】上記通常モードにおいてアドレス比較回路
ＡＣＭＰはＸアドレスラッチＸＡＬＡＴから出力される
アドレス信号と救済情報ラッチＣＬＡＴから出力される
欠陥アドレスＡ９〜Ａ３とを比較する。その比較結果が
一致である場合、換言すれば欠陥を有する被救済用のメ
モリセルＭＣがアクセスされる場合には、Ｘアドレスデ
コーダＸＡＤＥＣによるワード線ＷＬ０〜ＷＬｎの選択
動作を禁止させ、それに代えて予備ワード線ＷＬ−Ｒを
選択する。これにより、欠陥アドレスＡ９〜Ａ３と同じ
上位アドレスを含むアドレス信号による読出し又は書込
みアクセスでは予備ワード線ＷＬ−Ｒが選択される。
尚、アドレス比較回路ＡＣＭＰによる一致出力は上記救
済イネーブルビットＲＥ＊がローレベルのようなアクテ
ィブレベルにされている場合に限られる。この場合のア
ドレス比較回路ＡＣＭＰの一例は、図４において負論理
和ゲートＮＯＲを、論理積ゲートＡＮＤの出力を反転し
て出力するインバータに変更して得られる回路によって
構成できる。

【００５４】〔４〕マイクロコンピュータ 図７には上記フラッシュメモリＦＭＲＹを内蔵した本発
明の一実施例に係るシングルチップマイクロコンピュー
タが示される。同図に示されるシングルチップマイクロ
コンピュータ１０は、フラッシュメモリＦＭＲＹ、ＣＰ
Ｕ１２、ＤＭＡＣ１３、バスコントローラ（ＢＳＣ）１
４、ＲＯＭ１５、ＲＡＭ１６、タイマ１７、シリアルコ
ミュニケーションインタフェース（ＳＣＩ）１８、第１
乃至第９入出力ポートＩＯＰ１〜ＩＯＰ９、クロック発
振器（ＣＰＧ）１９の機能ブロック乃至はモジュールか
ら構成され、公知の半導体製造技術により１つの半導体
基板上に半導体集積回路として形成される。

【００５５】上記シングルチップマイクロコンピュータ
１０は、電源端子として、グランドレベル端子Ｖｓｓ、
電源電圧レベル端子Ｖｃｃ、フラッシュメモリＦＭＲＹ
の書込み消去用高電圧端子Ｖｐｐ、その他専用制御端子
として、リセット端子ＲＥＳ、スタンバイ端子ＳＴＢ
Ｙ、モード制御端子ＭＯＤＥ、クロック入力端子ＥＸＴ
ＡＬ、ＸＴＡＬを有する。それらは外部端子である。フ
ラッシュメモリＦＭＲＹの書込み消去用高電圧を電源電
圧レベル端子Ｖｃｃから供給される５Ｖのような電圧を
内部昇圧で得る場合には当該高電圧専用の外部端子を省
略できる。クロック入力端子ＥＸＴＡＬ、ＸＴＡＬに接
続される、図示はされない水晶振動子に基づいて、クロ
ック発振器９が生成するシステムクロックに同期して、
シングルチップマイクロコンピュータ１０は動作する。
或は外部クロックをＥＸＴＡＬ端子に入力してもよい。
システムクロックの１周期を１ステートと呼ぶ。システ
ムクロックはノン・オーバーラップの２相クロックとさ
れる。

【００５６】上記機能ブロックは、内部バスによって相
互に接続される。内部バスはアドレスバス・データバス
の他、リード信号、ライト信号、さらにバスサイズ信
号、そしてシステムクロックなどを含む制御バスなどに
よって構成される。内部アドレスバスには、ＩＡＢ、Ｐ
ＡＢが存在し、内部データバスにはＩＤＢ、ＰＤＢが存
在する。ＩＡＢ、ＩＤＢはフラッシュメモリＦＭＲＹ、
ＣＰＵ１２、ＲＯＭ１５、ＲＡＭ１６、バスコントロー
ラ１４、入出力ポートＩＯＰ１〜ＩＯＰ９の一部に接続
される。ＰＡＢ、ＰＤＢはバスコントローラ１４、タイ
マ１７、ＳＣＩ１８、入出力ポートＩＯＰ１〜９に接続
される。ＩＡＢとＰＡＢ、ＩＤＢとＰＤＢは、それぞれ
バスコントローラ１４でインタフェースされる。特に制
限されないが、ＰＡＢとＰＤＢはそれが接続されている
機能ブロック内のレジスタアクセスに専ら用いられる。

【００５７】入出力ポートＩＯＰ１〜ＩＯＰ９は、外部
バス信号と、入出力回路の入出力信号との入出力に兼用
とされている。これらは、動作モードあるいはソフトウ
エアの設定により、機能を選択されて、使用される。外
部アドレス、外部データは、それぞれ、これらの入出力
ポートに含まれる図示しないバッファ回路を介してＩＡ
Ｂ、ＩＤＢと接続されている。ＰＡＢ、ＰＤＢは入出力
ポートやバスコントローラ１４などの内蔵レジスタをリ
ード／ライトするために使用され、外部バスとは直接の
関係はない。

【００５８】内部バス及び外部バス共に１６ビットバス
幅とされ、バイトサイズ（８ビット）及びワードサイズ
（１６ビット）のリード／ライトが行われるようになっ
ている。なお、外部バスは８ビット幅とすることもでき
る。

【００５９】上記リセット端子ＲＥＳにシステムリセッ
ト信号が加えられると、モード制御端子ＭＯＤＥで与え
られる動作モードを取り込み、シングルチップマイクロ
コンピュータ（以下単にマイクロコンピュータとも記
す）１０はリセット状態にされる。動作モードは、特に
制限はされないものの、内蔵ＲＯＭ１５の有効／無効、
アドレス空間を１６Ｍバイトまたは１Ｍバイト、データ
バス幅の初期値を８ビットまたは１６ビットの何れにす
るかなどを決定する。必要に応じてモード制御端子ＭＯ
ＤＥは複数端子とされ、これらの端子への入力状態の組
合せで動作モードが決定される。

【００６０】リセット状態を解除すると、ＣＰＵ１２
は、スタートアドレスをリードして、このスタートアド
レスから命令のリードを開始するリセット例外処理を行
なう。前記スタートアドレスは、特に制限はされないも
のの０番地から始まる領域に格納されているものとす
る。その後、ＣＰＵ１２は前記スタートアドレスから順
次命令を実行する。

【００６１】ＤＭＡＣ１３は、ＣＰＵ１２の制御に基づ
いてデータの転送を行なう。ＣＰＵ１２とＤＭＡＣ１３
は互いに排他的に内部バス・外部バスを使用してリード
／ライト動作を行なう。ＣＰＵ１２またはＤＭＡＣ１３
のいずれが動作するかの調停はバスコントローラ１４が
行なう。

【００６２】バスコントローラ１４はＣＰＵ１２または
ＤＭＡＣ１３の動作に呼応して、バスサイクルを構成す
る。即ち、ＣＰＵ１２またはＤＭＡＣ１３の出力するア
ドレス、リード信号、ライト信号、バスサイズ信号に基
づき、バスサイクルを形成する。例えば、ＲＡＭ１６に
相当するアドレスをＣＰＵ１２が内部アドレスバスＩＡ
Ｂに出力した場合、バスサイクルは１ステートとされ、
バイト／ワードサイズに拘らず、１ステートでリード／
ライトが行われるようになっている。タイマ１７、ＳＣ
Ｉ１８、入出力ポートＩＯＰ１〜ＩＯＰ９に相当するア
ドレスをＣＰＵ１２が内部アドレスバスＩＡＢに出力し
た場合、バスサイクルは３ステートとされ、内部アドレ
スバスＩＡＢの内容が内部アドレスバスＰＡＢに出力さ
れ、バイト／ワードサイズに拘らず、３ステートでリー
ド／ライト動作を行なうようになっている。この制御は
バスコントローラ１４が行う。

【００６３】本実施例のマイクロコンピュータ１０にお
いてフラッシュメモリＦＭＲＹはユーザプログラム、チ
ューニング情報、データテーブルなどを適宜格納する。
ＲＯＭ１５は、特に制限されないが、ＯＳのようなシス
テムプログラムが格納される。

【００６４】ここで、ＣＰＵ１２によるフラッシュメモ
リＦＭＲＹの動作制御について説明する。フラッシュメ
モリＦＭＲＹは内部バスＩＡＢ，ＩＤＢに結合され、Ｃ
ＰＵ１２などによってアクセス可能にされる。即ち、Ｃ
ＰＵ１２は、書込み／消去制御レジスタＷＥＲＥＧに対
する制御情報の設定、メモリセルＭＣからデータを読出
すための読出し動作を指示するときの上記制御信号ＲＥ
ＡＤの供給、アドレス信号の供給、書込みデータの供
給、救済モード信号ＭＤ１の供給を制御する。そして外
部のリセット回路などに対してリセット端子ＲＥＳへの
システムリセット信号入力を制御してリセット信号ＭＤ
２を生成させる所謂ソフトウェアリセットのような処理
を制御する。これについては詳細を後述する。消去ベリ
ファイ及び書込みベリファイのためのリード動作の指示
はＣＰＵ１２が行い、読み込んだデータをＣＰＵ１２が
ベリファイする。

【００６５】フラッシュメモリＦＭＲＹに対する上記救
済情報ラッチモードは、マイクロコンピュータのリセッ
ト端子ＲＥＳに所定レベルのシステムリセット信号が加
えられることでマイクロコンピュータの内部が初期化さ
れるとき、リセット信号ＭＤ２にて設定される。リセッ
ト端子ＲＥＳへのリセットの指示はシステム上に配置さ
れたリセット回路から与えられる。当該図示しないリセ
ット回路は、パワーオンリセット又は図示しないシステ
ム上に配置されたリセットボタンの押下操作、或はマイ
クロコンピュータ１０からに指示に基づいて、リセット
端子ＲＥＳへのリセットを指示する。したがって、不揮
発的に上記メモリセルに格納されている救済情報は電源
投入及びシステムの初期化毎に自ずから救済情報ラッチ
ＣＬＡＴにロードされて利用可能にされる。

【００６６】上記マイクロコンピュータ１０からの指示
に基づくリセットは、ＣＰＵ１２がフラッシュメモリＦ
ＭＲＹに対する書換えのようなデータ処理の途上で救済
情報プログラムモードを設定して救済情報を書込んだ後
にフラッシュメモリＦＭＲＹに救済情報ラッチモードを
設定したりするときに利用する。即ち、書換えにおける
ベリファイによってメモリセルＭＣの欠陥を検出したと
き、救済情報をメモリセルＭＣ−Ｃに書込んで、その救
済情報を利用した欠陥救済を可能にするために行われ
る。リセット回路に対するシステムリセット信号出力指
示は、所定の入出力ポートから所定のタイミングでリセ
ット回路に与えればよい。救済情報それ自体の書込み
は、例えばＣＰＵ１２がフラッシュメモリＦＭＲＹに対
する書換えを行っているとき消去ベリファイ又は書込み
ベリファイによりメモリセルＭＣの欠陥を検出した場
合、ＣＰＵ１２が救済モード信号ＭＤ１をフラッシュメ
モリＦＭＲＹに供給し、救済プログラムモードにするこ
とによって行う。

【００６７】特に制限されないが、本実施例のマイクロ
コンピュータは、複数ビットから成るモード信号ＭＯＤ
Ｅが所定の値にされるとフラッシュメモリＦＭＲＹに対
する外部からの直接アクセスを可能にする動作モードが
設定される。この動作モードにおいて、ＣＰＵ１２は外
部に対する実質的な制御動作が停止若しくはＣＰＵ１２
と内部バスＩＤＢ，ＩＡＢとの接続が切り離され、フラ
ッシュメモリＦＭＲＹは例えば入出力ポートＩＯＰ１及
びＩＯＰ２を介して外部から直接アクセス可能にされ
る。この動作モードにおいてマイクロコンピュータは見
掛けフラッシュメモリＦＭＲＹの単体チップと等価にさ
れる。したがって、フラッシュメモリＦＭＲＹに対する
上記全てのアクセス制御情報は図示しない外部のデータ
プロセッサなどから供給されることになる。

【００６８】したがって、本実施例のマイクロコンピュ
ータに内蔵されたフラッシュメモリＦＭＲＹに対してプ
ログラムやデータを最初に書込む動作は、ＥＰＲＯＭラ
イタのような書込み装置を用いて能率的に行ったり、或
は内蔵ＣＰＵ１２の制御で行ったりすることができる。
後者にあってはマイクロコンピュータが回路基板に実装
された状態（オンボード状態）でも書換えが可能である
ことを意味する。例えばオンボード状態でチューニング
情報を書換えるような場合に適用される。特に、メモリ
セルＭＣの欠陥に対してはオンボード状態或はチップ状
態の何れの場合においても救済情報ビットをメモリセル
ＭＣ−Ｃに書込むことによって対処する。したがって、
当初欠陥が無くても、メモリセルＭＣの特性が経時的に
劣化して欠陥が後から発生した場合にも、その欠陥に対
応する救済情報をオンボード状態でプログラムすること
によって救済可能になる。フラッシュメモリＦＭＲＹに
格納される情報がプログラム情報であっても、回路構造
的には欠陥メモリセルＭＣを冗長用のメモリセルＭＣ−
Ｒに置き換えてその欠陥を救済できる。欠陥メモリセル
を冗長メモリセルに置き換える制御は、アドレス比較回
路ＡＣＭＰが救済情報に従って行うから、当該置き換え
のための処理によってＣＰＵなどに負荷がかかることは
ない。

【００６９】〔５〕オンボード状態での欠陥救済 図８にはオンボード状態での欠陥救済手順の一例が示さ
れる。同図の手順は図１のフラッシュメモリＦＭＲＹの
構成に対応されるものであり、説明を明瞭にするために
予備データ線ＤＬ−Ｒが１本の場合を想定し、その制御
主体をマイクロコンピュータ内蔵のＣＰＵ１２とする。

【００７０】先ずＣＰＵ１２がメモリセルＭＣに対する
消去書込みを行い（ステップＳ１）、それに対するベリ
ファイで異常があるかを検証し（ステップＳ２）、異常
がなければ救済不要とされる。異常がある場合にはＣＰ
Ｕ１２によって不良アドレスがチェックされ（ステップ
Ｓ３）、データ線１本のみの不良か否かが判定され（ス
テップＳ４）、複数本に亘る不良の場合には救済不可能
とされる。データ線１本のみの不良である場合にはＣＰ
Ｕ１２が救済モード信号ＭＤ１にてフラッシュメモリＦ
ＭＲＹに救済プログラムモードを設定する（ステップＳ
５）。この動作モードを設定した後、ＣＰＵ１２はフラ
ッシュメモリＦＭＲＹの書込み／消去制御レジスタＷＥ
ＲＥＧにＶｐｐビットとＰビットをセットして書込みモ
ードを設定し、当該不良メモリセルＭＣが結合された１
本のデータ線を指定する不良アドレスＡ２〜Ａ０とロー
レベルの救済イネーブルビットＲＥ＊とを含む救済情報
を書込みデータとしてフラッシュメモリＦＭＲＹに供給
して、当該救済情報をメモリセルＭＣ−Ｃに書込む（ス
テップＳ６）。その後ＣＰＵ１２は、通常モードに戻さ
れ（ステップＳ７）、所定の入出力ポートを介して外部
のリセット回路にシステムリセット信号出力を指示す
る。このとき、上記書込みに供されるデータ又はプログ
ラムは、マイクロコンピュータ１０のリセット状態によ
っても失われないように図示しない２次記憶装置などに
退避される。これによってマイクロコンピュータ１０は
リセットされ、それと共にマイクロコンピュータ内部の
リセット信号ＭＤ２がアクティブレベルにされてフラッ
シュメモリＦＭＲＹに救済情報ラッチモードが設定され
る（ステップＳ８）。ステップＳ８のリセットスタート
により、ステップＳ６でメモリセルＭＣ−Ｃに書込まれ
た救済情報が救済情報ラッチＣＬＡＴにロードされ、当
該救済情報による欠陥救済が可能な状態にされる。その
後、外部からの割込みなどにより、予備データ線ＤＬ−
Ｒのメモリセルに不良がないかを更に検証するため再度
消去、書込みが行われる（ステップＳ９）。この時、上
記不良データ線のメモリセルは予備データ線ＤＬ−Ｒの
メモリセルＭＣ−Ｒに代替された書込みが行われる。そ
れに対してベリファイが行われ（ステップＳ１０）、異
常がなければ処理を終了し、異常があれば冗長用のメモ
リセルＭＣ−Ｒなどに欠陥があることなり、当該フラッ
シュメモリＦＭＲＹは不良とされる。

【００７１】上記制御手順は単体チップとしてのフラッ
シュメモリＦＭＲＹに対しても外部のＣＰＵ又はデータ
プロセッサが同様に行うことができる。

【００７２】図９には上記処理手順による書込むべきデ
ータ又はプログラムを外部のホスト装置から受る場合の
システム構成例が示される。特に制限されないがホスト
装置（パーソナルコンピュータ，ワークステーションな
ど）２０は実装基板上のマイクロコンピュータ１０のＳ
ＣＩ１８とインタフェースされ、書込みデータ又はプロ
グラムはＣＰＵ１２を介してフラッシュメモリＦＭＲＹ
に与えられる。図９において２３はリセット回路を含む
ＴＴＬ回路である。２２は図８のステップＳ８で行われ
るリセットスタートのためのシステムリセット信号であ
り、２１はリセット回路にシステムリセット信号２２を
出力させるための指示信号とされる。図９のような場合
には、上記ステップＳ８のリセットスタートの直前にお
いて書込み対象データやプログラムの退避は不要であ
る。また、ステップＳ９を開始するための指示は、ホス
ト装置２０がＣＰＵ１２に与えればよい。以上のような
書換えはマイクロコンピュータ１０のユーザが行うこと
ができる。ユーザによる書込みは実装基板に実装状態で
のみ許容することに限定されず、汎用ＰＲＯＭライタの
ような書込み装置にソケットアダプタを介してマイクロ
コンピュータ１０を装着して行えるようにすることも可
能である。

【００７３】上記実施例によれば以下の作用効果を得る
ことができる。 （１）救済情報格納用のメモリセルＭＣ−Ｃをメモリセ
ルアレイに設けることにより、書込みのための高電圧発
生回路などを救済情報の書込みなどにも流用可能にして
フラッシュメモリＦＭＲＹの物理的な回路規模の増大を
最小限とすることができる。 （２）救済情報を書込むときのメモリセルＭＣ−Ｃの選
択を救済モード信号ＭＤ１のような特定の信号を用いて
簡単行うことができる。 （３）救済イネーブル情報ＲＥ＊を含む救済情報をメモ
リセルＭＣ−Ｃに格納することにより、ヒューズ溶断に
よる救済プログラムを一切必要としない。 （４）アドレス比較回路ＡＣＭＰに与えられる救済情報
は救済情報ラッチＣＬＡＴから与えられるので、アクセ
スの度に救済情報格納用のメモリセルＭＣ−Ｒをリード
するアクセスを必要とせず、冗長による救済が可能であ
ってもアクセススピードが低下することを防止できる。 （５）救済されるべきメモリセルＭＣに対するアクセス
の検出とそのとき置き換えられる冗長用のメモリセルＭ
Ｃ−Ｒの選択とをアドレス比較回路ＡＣＭＰが行うの
で、外部に負担をかけることなく不良を冗長に置き換え
できる。 （６）上記により、格納される情報がデータであっても
プログラムであっても同様にメモリセルアレイの欠陥を
救済できる。さらに、上記により、経時的なメモリセル
ＭＣの特性劣化による欠陥をも簡単に、換言すればオン
ボード状態で救済できる。 （７）特定のデータ線にデータ端子が結合する少数の不
揮発性記憶素子がノーマリー・オンの態様で欠陥を有す
る場合には当該データ線を共有する何れの記憶素子もそ
の欠陥の影響を受けることになり、予備データ線ＤＬ−
Ｒはその様な態様の欠陥を容易に救済可能にできる。 （８）上記フラッシュメモリＦＭＲＹをアクセス制御可
能なＣＰＵ１２を備えたマイクロコンピュータ１０は、
オンボードの状態で上記フラッシュメモリＦＭＲＹにお
けるメモリセルアレイの欠陥を簡単に救済できる。 （９）上記救済情報の読出し指示をマイクロコンピュー
タ１０内部のリセット信号ＭＤ２によって与えることに
より、電源投入時と救済情報書込み直後との双方におい
て区別なく救済情報ラッチＣＬＡＴへの救済情報のロー
ドを簡単に行うことができる。 （１０）ＣＰＵ１２によるフラッシュメモリＦＭＲＹに
対する書換え動作の一環としてメモリセルＭＣ−Ｃへの
救済情報の格納と救済情報ラッチＣＬＡＴへの当該救済
情報の初期ロードとを実現することにより、欠陥救済の
ための制御手順を容易化できる。 （１１）情報書換に際して、或は定期的に、消去及び書
込みベリファイのようなセルフテストをＣＰＵ１２が行
い、その結果に応じて冗長用のメモリセルＭＣ−Ｒで欠
陥を自己修復することができる。上記実施例のフラッシ
ュメモリにおいてはメモリセルアレイ全面が一括消去さ
れるので、修復に利用される書込みデータ或はプログラ
ム情報を外部から受け取って書換えに供することができ
る。

【００７４】以上本発明者によってなされた発明を実施
例に基づいて具体的に説明したが、本発明はそれに限定
されるものではなく、その要旨を逸脱しない範囲におい
て種々変更可能であることは言うまでもない。

【００７５】例えば、救済情報格納用のメモリセル（Ｍ
Ｃ−Ｃ）からラッチ手段（ＣＬＡＴ）への救済情報のロ
ードの指示はリセット信号（ＭＤ２）を用いることに限
定されず、それ専用の制御信号を割り当ててもよい。不
揮発性半導体記憶装置がデータプロセッサに内蔵される
ものであり場合には、内蔵ＣＰＵが書換え動作の一環と
してその制御信号を出力するようにしてもよい。あるい
はＣＰＵが第１の選択手段を介してフラッシュメモリを
アクセスしていない期間に救済情報を読み出す様にして
も良い。何れにしても、救済情報の読出しタイミングは
データ処理上支障のない範囲で任意に決定することがで
きる。少なくともＣＰＵによるフラッシュメモリのアク
セス動作と競合しないタイミングをソフトウェア的に又
はハードウェア的に形成すればよい。

【００７６】また、不揮発性半導体記憶装置は全面一括
消去型のフラッシュメモリに限定されず、ブロック単位
での消去可能なフラッシュメモリであってもよい。例え
ば消去単位ブロック毎にメモリセルのソース線を共通化
しておき、消去対象ブロックアドレスを外部から指定可
能にしておけばよい。また不揮発性半導体記憶装置はＭ
ＮＯＳかたのトランジスタを用いたＥＥＰＲＯＭであっ
てもよい。あるいは紫外線消去型のＥＰＲＯＭであって
も良い。また、マイクロコンピュータはＲＯＭ１５を持
たず、それをフラッシュメモリのような不揮発性半導体
記憶装置だけで実現してもよい。また、フラッシュメモ
リのような不揮発性半導体記憶装置に格納される情報
は、プログラム情報又はデータ情報の何れか一方だけに
してもよい。

【００７７】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
の通りである。

【００７８】すなわち、面積の大幅な増加やアクセスタ
イムの増加を伴なわず、またプログラムとデータの区別
なく共に、オンボードの状態で、不揮発性半導体記憶装
置のメモリアレイの欠陥を救済できる。換言すれば、特
別な工程や装置を要さず、且つ、機器に込んだ後で発生
する記憶素子の特性劣化に対しても、メモリセルアレイ
の欠陥を救済できる。中央処理装置と共にオンチップで
不揮発性半導体記憶装置が内蔵される場合には、中央処
理装置がセルフテストを行い、その結果に応じて冗長用
の記憶素子で欠陥を自己修復することもできる。

【図面の簡単な説明】

【図１】本発明の一実施例に係る予備データ線を持つフ
ラッシュメモリの回路図である。

【図２】書込み／消去制御レジスタの一例説明図であ
る。

【図３】図１のフラッシュメモリにおける救済情報とそ
れを用いる救済手順の一例説明図である。

【図４】アドレス比較回路の一例論理回路図である。

【図５】本発明の他の実施例に係る予備ワード線を持つ
フラッシュメモリの回路図である。

【図６】図５のフラッシュメモリにおける救済情報とそ
れを用いる救済手順の一例説明図である。

【図７】本発明に斯るデータプロセッサの一実施例であ
るシングルチップマイクロコンピュータのブロック図で
ある。

【図８】オンボード状態でのフラッシュメモリに対する
欠陥救済手順の一例を示すフローチャートである。

【図９】オンボード状態でのフラッシュメモリ書換えの
ための一例システムブロック図である。

【図１０】フラッシュメモリの原理説明図である。

【図１１】フラッシュメモリにおけるメモリセルアレイ
の原理的な回路図である。

【図１２】フラッシュメモリのメモリセルに対する消
去、書込み動作のための電圧条件の一例説明図である。

【符号の説明】

ＦＭＲＹ フラッシュメモリ ＷＬ０〜ＷＬｎ ワード線 ＤＬ０〜ＤＬ７ データ線 ＷＬ−Ｒ 予備ワード線 ＤＬ−Ｒ 予備データ線 ＭＣ メモリセル ＭＣ−Ｒ 冗長用のメモリセル ＭＣ−Ｃ 救済情報格納用のメモリセル ＸＡＤＥＣ Ｘアドレスデコーダ ＹＡＤＥＣ Ｙアドレスデコーダ ＲＳＥＬ 救済ビット選択回路 ＡＣＭＰ アドレス比較回路 ＣＬＡＴ 救済情報ラッチ ＥＣＯＮＴ 消去制御回路 ＷＣＯＮＴ 書込み制御回路 ＷＥＲＥＧ 書込み／消去制御レジスタ ＲＥ 救済イネーブルビット １０ シングルチップマイクロコンピュータ １２ ＣＰＵ

Claims (8)

【特許請求の範囲】
1. 【請求項１】 選択端子がワード線に結合され且つデー
   タ端子がデータ線に結合された複数の不揮発性記憶素子
   がマトリクス配置されたメモリセルアレイを備え、上記
   不揮発性記憶素子に対して電気的な書込みを可能とする
   不揮発性半導体記憶装置であって、 上記メモリセルアレイは、救済されるべき不揮発性記憶
   素子を代替するための冗長用の不揮発性記憶素子と、該
   冗長用の不揮発性記憶素子によって代替すべき不揮発性
   記憶素子を指定するための救済情報を格納する救済情報
   格納用の不揮発性記憶素子とを含み、 外部から供給されるアドレス情報に基づいてメモリセル
   アレイから不揮発性記憶素子を選択する第１の選択手段
   と、 上記救済情報を書込むための指示に応答して救済情報格
   納用の不揮発性記憶素子を選択し、上記救済情報を読出
   すための指示に応答して救済情報格納用の不揮発性記憶
   素子を選択する第２の選択手段と、 第２の選択手段にて選択された救済情報格納用の不揮発
   性記憶素子から読出された救済情報を保持するラッチ手
   段と、 上記ラッチ手段の出力と外部から供給されるアドレス情
   報とに基づいて、救済されるべき不揮発性記憶素子に対
   するアクセスを検出することにより当該救済されるべき
   不揮発性記憶素子の選択に代えて冗長用の不揮発性記憶
   素子を選択する第３の選択手段と、を含んで成る不揮発
   性半導体記憶装置。
2. 【請求項２】 上記冗長用の不揮発性記憶素子は、その
   データ端子が予備データ線に結合されて配置されて成る
   請求項１記載の不揮発性半導体記憶装置。
3. 【請求項３】 上記ラッチ手段は、救済されるべき不揮
   発性記憶素子のアドレス情報を保持する第１の領域と、
   該第１の領域の値の有効性を第３の選択手段に与えるた
   めの情報を保持する第２の領域とを備え、上記第３の選
   択手段は第２の領域の情報が有効を意味する場合に第１
   の領域の値に基づく冗長用の不揮発性記憶素子の選択動
   作が可能にされるものである請求項１又は２記載の不揮
   発性半導体記憶装置。
4. 【請求項４】 請求項１乃至３の何れか１項記載の不揮
   発性半導体記憶装置を同一半導体基板に含み、当該不揮
   発性半導体記憶装置をアクセス制御可能な中央処理装置
   を備えて成るデータプロセッサ。
5. 【請求項５】 上記救済情報を読出すための指示は、内
   部のリセット信号により与えられるものである請求項４
   記載のデータプロセッサ。
6. 【請求項６】 上記救済情報の読出しは、中央処理装置
   が不揮発性半導体記憶装置をその第１の選択手段を介し
   てアクセスする期間以外の期間に行なわれるものである
   請求項４記載のデータプロセッサ。
7. 【請求項７】 上記中央処理装置は、不揮発性半導体記
   憶装置に対する書込み動作におけるベリファイによって
   書込み異常を検出したとき、当該書込み異常を生じたア
   クセスアドレスを書込みデータとして出力すると共に、
   上記救済情報格納用の不揮発性記憶素子を上記第２の選
   択手段に選択させる指示を与え、当該書込み動作の完了
   後に、上記救済情報格納用の不揮発性記憶素子を上記第
   ２の選択手段に選択させて、当該救済情報格納用の不揮
   発性記憶素子から上記ラッチ手段に救済情報を読出すも
   のである請求項４乃至６の何れか１項に記載のデータプ
   ロセッサ。
8. 【請求項８】 選択端子がワード線に結合され且つデー
   タ端子がデータ線に結合された複数の不揮発性記憶素子
   がマトリクス配置されたメモリセルアレイを備え、該メ
   モリセルアレイは、救済されるべき不揮発性記憶素子を
   代替するための冗長用の不揮発性記憶素子と、該冗長用
   の不揮発性記憶素子によって代替すべき不揮発性記憶素
   子を指定するための救済情報を格納する救済情報格納用
   の不揮発性記憶素子とを含み、上記救済情報格納用の不
   揮発性記憶素子から読出された救済情報を保持するラッ
   チ手段と、上記ラッチ手段の出力と外部から供給される
   アドレス情報とに基づいて、救済されるべき不揮発性記
   憶素子へのアクセスに対しては当該救済されるべき不揮
   発性記憶素子の選択に代えて冗長用の不揮発性記憶素子
   を選択し、救済を要しない不揮発性記憶素子へのアクセ
   スに対しては当該救済を要しない不揮発性記憶素子を選
   択する選択手段とを含んで、上記不揮発性記憶素子への
   電気的な書換えが可能にされて成る不揮発性半導体記憶
   装置と、 上記不揮発性半導体記憶装置をアクセス制御可能であっ
   て、上記救済情報格納用の不揮発性記憶素子に救済情報
   を書込む第１の制御モードと、内部初期化動作において
   上記救済情報格納用の不揮発性記憶素子からラッチ手段
   に救済情報を読出させる第２の制御モードとを有する中
   央処理装置と、を含んで１個の半導体基板に形成されて
   成るデータプロセッサ。