JP2005196878A - 半導体記憶装置 - Google Patents

Abstract

【課題】 簡単な回路構成を有し、ヒューズデータに対するランダムアクセスを可能とする半導体記憶装置を提供する。
【解決手段】 ヒューズ３１を含むヒューズセル３０を、メモリ回路のビット線に接続する。ヒューズ３１とヒューズデータ出力回路（抵抗３２、インバータ３３）とは、ヒューズ選択スイッチ３４を介して、メモリ回路のビット線ＢＬＴ、ＢＬＢに接続される。ヒューズの選択を行うためのデコーダ回路と、メモリセルのビット線を選択するコラムデコーダ１２と共通化し、メモリ回路のビット線をヒューズデータ出力用の信号線として使用できるので、回路規模を削減し、回路面積を小さくすることができる。
【選択図】 図２

Description

本発明は、半導体記憶装置に関し、より特定的には、不良アドレス情報や、チップＩＤ情報や、回路調整用データ等を記憶するヒューズを内蔵した半導体記憶装置に関する。

ＤＲＡＭ、ＳＲＡＭ、ＦｅＲＡＭ（Ferroelectric ＲＡＭ：強誘電体ＲＡＭ）等の半導体記憶装置では、不良救済のための不良アドレス情報や、チップＩＤ情報や、回路調整用データ等を不揮発に記憶するために、複数のヒューズを内蔵する場合がある。これらヒューズに記憶されたデータ（以下、ヒューズデータという）は、ヒューズが正しく切断されたか否かを検証するために、半導体記憶装置の外部から容易にアクセスできることが望ましい。また、チップＩＤ情報等のヒューズデータは、半導体記憶装置の製造検査時だけでなく、通常動作時にも参照できることが望ましい。

図１９は、特許文献１に記載された、ヒューズを内蔵した従来の半導体記憶装置の構成を示す図である。図１９に示す半導体記憶装置は、Ｉ／Ｏ端子９０、メモリセルアレイ９１、ＤＱセンスアンプ９２、ヒューズ９３、第１のラッチ９４、第２のラッチ９５、読み出し制御回路９６、およびテスト端子９７を備えている。メモリセルアレイ９１に対するデータの読み出しおよび書き込みは、Ｉ／Ｏ端子９０経由で行われる。ヒューズ９３に記憶されたヒューズデータは、第１のラッチ９４、第２のラッチ９５、および読み出し制御回路９６を用いて、半導体記憶装置の外部に読み出される。より詳細には、ヒューズ９３から読み出されたデータは、一旦、第１のラッチ９４に転送され、クロック信号ＣＬＫに同期して第２のラッチ９５にシリアルシフト転送される。その後、読み出し制御回路９６が活性化され、これにより、第２のラッチ９５に記憶されたヒューズデータは、テスト端子９７経由で半導体記憶装置の外部に読み出される。
特開２００１−３５１３９５号公報（図１）

しかしながら、上記従来の方式では、ヒューズデータを読み出すために専用のデータバスと制御回路とが必要となるため、回路設計が複雑化し、回路面積が増大する。また、ヒューズデータをシリアルシフト転送するため、ヒューズデータのアクセスに時間がかかる。また、ヒューズデータに対するランダムアクセスを行えないため、ヒューズデータを読み出すときには、メモリセルからデータを読み出すときと異なるアクセスシーケンスを使用する必要が生じる。

それ故に、本発明は、簡単な回路構成を有し、ヒューズデータに対するランダムアクセスを行える半導体記憶装置を提供することを目的とする。

第１の発明は、メモリ回路と、ヒューズと、ヒューズデータ出力回路と、ヒューズ選択回路と、ヒューズ選択スイッチとを備えた半導体記憶装置である。メモリ回路は、メモリセルと、ビット線と、センスアンプと、ビット線を選択する選択回路と、データ線とを含んでいる。ヒューズデータ出力回路は、ヒューズの切断／非切断状態に応じた信号を出力する。ヒューズ選択回路は、ヒューズデータ出力回路の中から１以上の回路を選択する。ヒューズ選択スイッチは、ヒューズデータ読み出し時に、選択されたヒューズデータ出力回路をメモリ回路のデータ線に接続する。

第２の発明は、メモリ回路と、ヒューズと、ヒューズデータ出力回路と、ヒューズ選択スイッチとを備えた半導体記憶装置である。この半導体記憶装置では、ヒューズ選択スイッチは、メモリ回路の選択回路によって選択されたメモリ回路のビット線にヒューズデータ出力回路を接続する。

この場合、ヒューズの数がメモリ回路のビット線の数より少なく、ビット線には、ヒューズに接続されるもの（第１のビット線）と、ヒューズに接続されないもの（第２のビット線）とが含まれることとしてもよい。特に、ビット線には、第１のビット線と第２のビット線とが、それぞれ複数含まれることとしてもよい。また、第１のビット線と第２のビット線とは、メモリセルが配列されている領域に混在して配置されることとしてもよい。また、第２のビット線は、ヒューズデータ読み出し時に、ローレベルまたはハイレベルに対応した所定の電位に固定されることとしてもよい。また、センスアンプは、ヒューズデータ読み出し時には、第１のビット線上の信号を増幅し、第２ビット線上の信号を増幅しないこととしてもよい。

あるいは、メモリセルがデータ記憶用メモリセルとエラー訂正用メモリセルとを含む場合には、半導体記憶装置は、データ線の出力制御を行う出力制御回路をさらに備えていてもよい。この出力制御回路は、メモリデータ読み出し時には、データ記憶用メモリセルおよびエラー訂正用メモリセルから読み出したデータにエラー訂正を行った結果を出力し、ヒューズデータ読み出し時には、データ記憶用メモリセルから読み出したデータをそのまま出力する。

あるいは、センスアンプは、メモリデータ読み出し時には、ビット線上の信号を増幅し、ヒューズデータ読み出し時には、ビット線上の信号を増幅しないこととしてもよい。

第１の発明によれば、メモリデータと同じ読み出しシーケンスを用いて、ヒューズデータをランダムに読み出すことができる。したがって、ヒューズの状態を容易に検査し、アプリケーションソフトウェアからヒューズデータを容易に読み出すことができる。

第２の発明によれば、メモリデータと同じ読み出しシーケンスを用いて、ヒューズデータをランダムに読み出すことができる。したがって、ヒューズの状態を容易に検査し、アプリケーションソフトウェアからヒューズデータを容易に読み出すことができる。これに加えて、ヒューズを選択するヒューズ選択回路とメモリセルのビット線を選択する選択回路とを共通化し、メモリ回路のビット線をヒューズデータ出力用の信号線として使用することにより、回路規模を削減し、回路面積を小さくすることができる。

また、ヒューズの数をメモリ回路のビット線の数より少なくすれば、レイアウト後のヒューズの幅がビット線の間隔よりも大きい場合でも、ヒューズ間にデッドスペースが生じ、ヒューズとビット線とを接続する部分に生じる無駄な配線領域を除去あるいは削減することができる。上記第１および第２のビット線を、メモリセル領域に混在して配置すれば、ヒューズとビット線とを接続する部分の配線領域をさらに削減し、回路面積をさらに小さくすることができる。ヒューズデータ読み出し時に上記第２のビット線を固定電位に設定すれば、電位差がほとんどないフローティング状態のビット線をセンスする必要がなくなるので、回路の消費電力を削減することができる。ヒューズデータ読み出し時には、センスアンプが第２のビット線上の信号を増幅しないこととすれば、回路の消費電力を削減することができる。

半導体記憶装置が上記出力制御回路を備えることとすれば、エラー訂正用データを記憶するヒューズを切断および検査する必要がなくなるので、検査コストを削減することができる。

ヒューズデータ読み出し時にセンスアンプがビット線上の信号を増幅しないこととすれば、回路の消費電力を削減することができる。

以下、図面を参照して、本発明の実施形態に係る半導体記憶装置について説明する。以下の説明では、ａを非負の整数、ｂをａより大きい整数としたとき、（ｂ−ａ＋１）本の信号あるいは信号線Ｓ［ｉ］（ｉはａ以上ｂ以下の整数）をＳ［ｂ：ａ］と記載する。また、相補関係にある信号を数えるときには、１対の信号を１本と数える。

（第１の実施形態）
図１は、本発明の第１の実施形態に係る半導体記憶装置の構成を示す図である。図１に示す半導体記憶装置は、物理ヒューズ（レーザートリマーによって物理的に切断可能なヒューズ）を内蔵したＦｅＲＡＭである。この半導体記憶装置は、ＦｅＲＡＭメモリセルアレイ１１（以下、メモリセルアレイ１１と略称する）、コラムデコーダ１２、センスアンプ１３、コラム選択スイッチ１４、ヒューズ２１を含むヒューズセル２０、ヒューズ選択スイッチ２４、およびヒューズ選択デコーダ２５を備えている。この半導体記憶装置は、ヒューズデータ読み出し時にはヒューズセル２０がメモリ回路のデータ線に接続されることを特徴とする。

図１において、メモリセルアレイ１１、コラムデコーダ１２、センスアンプ１３、およびコラム選択スイッチ１４は、一般的な構造を有するメモリ回路を構成する。より詳細には、メモリセルアレイ１１は、（ｍ＋１）×（ｎ＋１）個（ｍ、ｎは任意の整数）のメモリセルを２次元状に配列したものである。データの読み出しまたは書き込みを行うメモリセルは、コラム選択信号ＹＳ［ｎ：０］とワード選択信号ＷＬ［ｍ：０］（図示せず）とを用いて選択される。各メモリセルは、相補関係にあるビット線ＢＬＴ［ｎ：０］、ＢＬＢ［ｎ：０］のいずれかに接続されている。メモリセルから読み出されたデータ、およびメモリセルに書き込まれるデータは、ビット線ＢＬＴ［ｎ：０］、ＢＬＢ［ｎ：０］上を伝搬する。

コラムデコーダ１２は、ビット線ＢＬＴ［ｎ：０］、ＢＬＢ［ｎ：０］のうちから、データの読み出しまたは書き込みに使用するビット線を選択するために、コラム選択信号ＹＳ［ｎ：０］を出力する。コラムデコーダ１２は、コラム選択信号ＹＳ［ｎ：０］のうちから高々１本の信号を選択し、選択した信号を選択状態に制御するとともに、それ以外の信号を非選択状態に制御する。コラム選択スイッチ１４は、コラム選択信号ＹＳ［ｎ：０］に従い、ビット線ＢＬＴ［ｎ：０］、ＢＬＢ［ｎ：０］のうちから選択された高々１本の信号を、データ線ＤＬＴ、ＤＬＢに接続する。例えば、コラム選択信号ＹＳ［ｉ］（ｉは０以上ｎ以下の整数）が選択状態であるときには、コラム選択スイッチ１４は、ビット線ＢＬＴ［ｉ］、ＢＬＢ［ｉ］をそれぞれデータ線ＤＬＴ、ＤＬＢに接続する。センスアンプ１３は、相補関係にあるビット線ＢＬＴ［ｎ：０］、ＢＬＢ［ｎ：０］上の信号を増幅する。

図１に示す半導体記憶装置は、（ｐ＋１）個（ｐは任意の整数）のヒューズセル２０を備え、各ヒューズセル２０に対応して、ヒューズ選択スイッチ２４およびヒューズ選択デコーダ２５を１個ずつ備えている。

ヒューズセル２０は、ヒューズ２１、抵抗２２、およびインバータ２３を含んでいる。ヒューズ２１と抵抗２２とは、直列に接続され、電源と接地との間に配置される。ヒューズ２１と抵抗２２との接続点Ａの電位は、ヒューズ２１が接続されている場合にはほぼグランドレベルになり、ヒューズ２１が切断されている場合には電源電圧レベルになる。このように接続点Ａの電位は、ヒューズ２１の切断／非切断状態に応じてハイレベルまたはローレベルになる。この接続点Ａには、信号線ＦＯＴ［ｐ：０］のいずれかが直接接続され、信号線ＦＯＢ［ｐ：０］のいずれかがインバータ２３を介して接続される。これにより、ヒューズセル２０は、相補関係にある信号ＦＯＴ［ｐ：０］、ＦＯＢ［ｐ：０］を出力する。このようにして、ヒューズセル２０（ヒューズ２１以外の部分）は、ヒューズ２１の切断／非切断状態に応じた信号を出力するヒューズデータ出力回路として機能する。

ヒューズ選択デコーダ２５は、（ｐ＋１）個のヒューズセル２０のうちからデータの読み出しを行うヒューズセルを選択するために、ヒューズ選択信号ＦＳＥＬ［ｐ：０］を出力する。ヒューズ選択デコーダ２５は、コラム選択信号ＹＳ［ｎ：０］がすべて非選択状態であるときに、ヒューズ選択信号ＦＳＥＬ［ｐ：０］のうちから高々１本の信号を選択し、選択した信号を選択状態に制御するとともに、それ以外の信号を非選択状態に制御する。また、ヒューズ選択デコーダ２５は、コラム選択信号ＹＳ［ｎ：０］のいずれかが選択状態であるときには、すべてのヒューズ選択信号ＦＳＥＬ［ｐ：０］を非選択状態に制御する。

ヒューズ選択スイッチ２４は、ヒューズセル２０とデータ線ＤＬＴ、ＤＬＢとの間に設けられる。ヒューズ選択スイッチ２４は、ヒューズ選択信号ＦＳＥＬ［ｐ：０］に従い、信号ＦＯＴ［ｐ：０］、ＦＯＢ［ｐ：０］のうちから選択された高々１本の信号を、データ線ＤＬＴ、ＤＬＢに接続する。例えば、ヒューズ選択信号ＦＳＥＬ［ｉ］（ｉは０以上ｐ以下の整数）が選択状態であるときには、ヒューズ選択スイッチ２４は、信号ＦＯＴ［ｉ］、ＦＯＢ［ｉ］をそれぞれデータ線ＤＬＴ、ＤＬＢに接続する。

以下、図１に示す半導体記憶装置において、ヒューズデータを読み出すシーケンスを説明する。ヒューズデータ読み出しサイクルでは、コラム選択信号ＹＳ［ｎ：０］はすべて非選択状態に制御され、ビット線ＢＬＴ［ｎ：０］、ＢＬＢ［ｎ：０］は、すべてデータ線ＤＬＴ、ＤＬＢから電気的に切り離される。この状態で、ヒューズ選択デコーダ２５は、ヒューズ選択信号ＦＳＥＬ［ｐ：０］のうちからいずれか１本の信号を、選択状態に制御する。ヒューズ選択スイッチ２４は、ヒューズ選択信号ＦＳＥＬ［ｐ：０］に従い、信号ＦＯＴ［ｐ：０］、ＦＯＢ［ｐ：０］のいずれかをデータ線ＤＬＴ、ＤＬＢに接続する。これにより、選択されたヒューズ２１の切断／非切断状態に応じた信号が、データ線ＤＬＴ、ＤＬＢ上を伝搬する。このようにして、選択されたヒューズ２１からヒューズデータを読み出すことができる。

以上に示すように、本実施形態に係る半導体記憶装置によれば、メモリデータと同じ読み出しシーケンスを用いて、ヒューズデータをランダムに読み出すことができる。したがって、ヒューズの状態を容易に検査し、アプリケーションソフトウェアからヒューズデータを容易に読み出すことができる。

（第２の実施形態）
図２は、本発明の第２の実施形態に係る半導体記憶装置の構成を示す図である。図２に示す半導体記憶装置は、第１の実施形態と同様に、物理ヒューズを内蔵したＦｅＲＡＭである。この半導体記憶装置は、メモリセルアレイ１１、コラムデコーダ１２、センスアンプ１３、コラム選択スイッチ１４、およびヒューズセル３０を備えている。この半導体記憶装置は、ヒューズデータ読み出し時にはヒューズセル３０がメモリ回路のビット線に接続されることを特徴とする。本実施形態の構成要素のうち、第１の実施形態と同一の構成要素については、同一の参照符号を付して、説明を省略する。

図２において、メモリセルアレイ１１、コラムデコーダ１２、センスアンプ１３、およびコラム選択スイッチ１４は、第１の実施形態と同様に、一般的な構造を有するメモリ回路を構成する。なお、図２では、図１と比較して、ワード選択信号ＷＬ［ｍ：０］とセンスアンプ起動信号ＳＡＥとが追記されている。センスアンプ１３は、センスアンプ起動信号ＳＡＥが活性状態であるときに、相補関係にあるビット線ＢＬＴ［ｎ：０］、ＢＬＢ［ｎ：０］上の信号を増幅する。

図３は、コラム選択スイッチ１４の詳細を示す回路図である。コラム選択スイッチ１４は、ＮＭＯＳトランジスタ１０１、１０２を含んでいる。ｉ番目（ｉは０以上ｎ以下の整数）のコラム選択スイッチ１４では、ＮＭＯＳトランジスタ１０１は、コラム選択信号ＹＳ［ｉ］が選択状態であるときに、ビット線ＢＬＴ［ｉ］をデータ線ＤＬＴに接続し、ＮＭＯＳトランジスタ１０２は、コラム選択信号ＹＳ［ｉ］が選択状態であるときに、ビット線ＢＬＢ［ｉ］をデータ線ＤＬＢに接続する。

図２に示す半導体記憶装置は、（ｎ＋１）個（メモリセルアレイ１１のビット線の数に等しい）のヒューズセル３０を備えている。各ヒューズセル３０は、ビット線ＢＬＴ［ｎ：０］、ＢＬＢ［ｎ：０］のいずれかに接続される。また、すべてのヒューズセル３０は、ヒューズワード選択信号ＷＬＦに接続される。

図４は、ヒューズセル３０の詳細な構成を示す図である。ヒューズセル３０は、ヒューズ３１、抵抗３２、インバータ３３、およびヒューズ選択スイッチ３４を含んでいる。このうち、ヒューズ３１、抵抗３２、およびインバータ３３は、図１に示すヒューズ２１、抵抗２２、およびインバータ２３と同じように接続され、これらと同じように動作する。このため、ヒューズ３１が接続されている場合には、信号線ＦＯＴ［ｉ］の電位はほぼグランドレベルになり、信号線ＦＯＢ［ｉ］の電位は電源電圧レベルになる。また、ヒューズ３１が切断されている場合には、信号線ＦＯＴ［ｉ］の電位はほぼ電源電圧レベルになり、信号ＦＯＢ［ｉ］の電位はグランドレベルになる。

図５は、ヒューズ選択スイッチ３４の詳細な構成を示す図である。ヒューズ選択スイッチ３４は、ＮＭＯＳトランジスタ１１１〜１１４を含んでいる。ｉ番目（ｉは０以上ｎ以下の整数）のヒューズ選択スイッチ３４では、ＮＭＯＳトランジスタ１１１、１１３は、ヒューズワード選択信号ＷＬＦおよびコラム選択信号ＹＳ［ｉ］がいずれも選択状態であるときに、信号線ＦＯＴ［ｉ］とビット線ＢＬＴ［ｉ］とを接続する。また、ＮＭＯＳトランジスタ１１２、１１４は、ヒューズワード選択信号ＷＬＦおよびコラム選択信号ＹＳ［ｉ］がいずれも選択状態であるときに、信号線ＦＯＢ［ｉ］とビット線ＢＬＢ［ｉ］とを接続する。

以下、図２に示す半導体記憶装置において、ヒューズデータを読み出すシーケンスを説明する。ヒューズデータ読み出しサイクルでは、ワード選択信号ＷＬ［ｍ：０］はすべて非選択状態に制御され、ヒューズワード選択信号ＷＬＦは選択状態に制御され、コラム選択信号ＹＳ［ｎ：０］のいずれかが選択状態に制御される。例えば、コラム選択信号ＹＳ［ｉ］が選択状態となったときには、ｉ番目のヒューズセル３０に含まれる信号線ＦＯＴ［ｉ］、ＦＯＢ［ｉ］は、ヒューズ選択スイッチ３４の作用により、それぞれ、ビット線ＢＬＴ［ｉ］、ＢＬＢ［ｉ］に接続される。これにより、ｉ番目のヒューズセル３０に含まれるヒューズ３１の切断／非切断状態に応じた信号が、ビット線ＢＬＴ［ｉ］、ＢＬＢ［ｉ］上に出力される。

次に、センスアンプ起動信号ＳＡＥが活性状態に制御される。これにより、センスアンプ１３は、ビット線ＢＬＴ［ｉ］、ＢＬＢ［ｉ］上の信号を増幅する。ビット線ＢＬＴ［ｉ］、ＢＬＢ［ｉ］は、コラム選択スイッチ１４の作用により、それぞれ、データ線ＤＬＴ、ＤＬＢに接続される。このようにして、選択されたヒューズ３１からヒューズデータを読み出すことができる。

以上に示すように、本実施形態に係る半導体記憶装置によれば、メモリデータと同じ読み出しシーケンスを用いて、ヒューズデータをランダムに読み出すことができる。したがって、ヒューズの状態を容易に検査し、アプリケーションソフトウェアからヒューズデータを容易に読み出すことができる。これに加えて、ヒューズを選択するヒューズ選択回路とメモリセルのビット線を選択するコラムデコーダとを共通化し、メモリ回路のビット線をヒューズデータ出力用の信号線として使用することにより、回路規模を削減し、回路面積を小さくすることができる。

（第３の実施形態）
第２の実施形態に係る半導体記憶装置（図２）は、メモリセルアレイ１１のビット線の数に等しいヒューズセル３０を備えることとした。このため、半導体記憶装置をレイアウトしたときに、ヒューズセルの幅（以下、ヒューズピッチという）がビット線の間隔（以下、ビット線ピッチという）より大きい場合には、図６に示すように、レイアウトの均一性が崩れ、ヒューズセル４０間にデッドスペースが生じたり、ピッチを合わせるために無駄な配線領域が生じたりすることが問題になる場合もある。

そこで、第２の実施形態に係る半導体記憶装置から任意個のヒューズセル３０を除去したものを、本発明の第３の実施形態に係る半導体記憶装置とする。すなわち、本実施形態に係る半導体記憶装置では、メモリ回路のビット線の数より少ない数のヒューズセルが、メモリ回路のビット線に接続される。

図７は、本実施形態に係る半導体記憶装置におけるヒューズセルのレイアウト図である。図７には、ヒューズピッチがビット線ピッチの約１．５倍である場合に、８個のヒューズセル４１と１２本のビット線ＢＬＴ［１１：０］、ＢＬＢ［１１：０］とをレイアウトした結果が示されている。８個のヒューズセル４１は、ヒューズピッチの間隔で１列に配列され、１２本のビット線ＢＬＴ［１１：０］、ＢＬＢ［１１：０］は、ビットの昇順に配列されている。図７に示すレイアウト結果では、１２本のビット線のうち８本のビット線ＢＬＴ［７：０］、ＢＬＢ［７：０］はヒューズセル４１に接続されているが、残り４本のビット線ＢＬＴ［１１：８］、ＢＬＢ［１１：８］は、いずれのヒューズセルにも接続されていない。このようにヒューズとビット線とを１対１に対応づけないことにより、レイアウトの均一性を保つことができる。

以上に示すように、本実施形態に係る半導体記憶装置によれば、ヒューズセルの数をビット線の数より少なくし、一部のビット線をヒューズと接続しないようにすることにより、レイアウトの均一性を保ち、ヒューズセル間に生じるデッドスペースを削減することができる。

（第４の実施形態）
図８は、本発明の第４の実施形態に係る半導体記憶装置について、図７と同様の条件下で描いたレイアウト図である。図８に示すレイアウト結果では、ヒューズセル４２に接続される８本のビット線ＢＬＴ［７：０］、ＢＬＢ［７：０］と、ヒューズセルに接続されない４本のビット線ＢＬＴ［１１：８］、ＢＬＢ［１１：８］とは、メモリセルが配列されている領域に混在して配列されている。より詳細には、ヒューズセルに接続されないビット線は、ヒューズセルに接続される２本のビット線に挟まれるようにレイアウトされる。この場合、ヒューズセル４２とビット線とを好適にレイアウトすることにより、ヒューズピッチとビット線ピッチとを合わせるための配線領域を除去することができる。

以上に示すように、本実施形態に係る半導体記憶装置によれば、ヒューズセルの数をビット線の数より少なくし、ヒューズセルに接続されるビット線とヒューズセルに接続されないビット線とをメモリセル領域に混在して配列することにより、レイアウトの均一性を保ち、ヒューズセル間に生じるデッドスペースを削減し、ピッチを合わせるために無駄な配線領域が生じることを防止することができる。

（第５の実施形態）
図９は、本発明の第５の実施形態に係る半導体記憶装置について、図７と同様の条件下で描いたレイアウト図である。図９には、ヒューズピッチがビット線ピッチの約１．５倍である場合に、８個のヒューズセル４３と１２本のビット線ＢＬＴ［１１：０］、ＢＬＢ［１１：０］とをレイアウトした結果が示されている。図９に示すレイアウト結果では、図８に示すレイアウト結果と同様に、ヒューズセル４３に接続される８本のビット線と、ヒューズセルに接続されない４本のビット線とは、メモリセル領域に混在して配列されている。

本実施形態に係る半導体記憶装置は、ヒューズセル４３として、２種類のヒューズセルを備えている。より詳細には、図９に示す半導体記憶装置は、４個のＴ型ヒューズセル５０と４個のＢ型ヒューズセル６０とを備えている。Ｔ型ヒューズセル５０とＢ型ヒューズセル６０とは、いずれも、ビット線に接続される２個の端子ＢＬＴ、ＢＬＢを有している。これに加えて、Ｔ型ヒューズセル５０は、ヒューズデータ読み出し時にハイレベルに固定される端子ＢＬＴＮを有し、Ｂ型ヒューズセル６０は、ヒューズデータ読み出し時にローレベルに固定される端子ＢＬＢＮを有している。Ｔ型ヒューズセル５０とＢ型ヒューズセル６０とは、図９に示すように、レイアウト上では交互に配列される。

１２本のビット線のうち、ヒューズに接続される８本のビット線ＢＬＴ［７：０］、ＢＬＢ［７：０］は、Ｔ型ヒューズセル５０またはＢ型ヒューズセル６０の端子ＢＬＴ、ＢＬＢに接続される。ヒューズに接続されない４本のビット線ＢＬＴ［１１：８］、ＢＬＢ［１１：８］は、Ｔ型ヒューズセル５０の端子ＢＬＴＮ、またはＢ型ヒューズセル６０の端子ＢＬＢＮに接続される。

ここで、ｉを０以上かつヒューズの数未満の整数、ｊをヒューズの個数以上かつビット線の数未満の整数とすると、端子ＢＬＴ、ＢＬＢがビット線ＢＬＴ［ｉ］、ＢＬＢ［ｉ］に接続され、端子ＢＬＴＮがビット線ＢＬＴ［ｊ］に接続されるＴ型ヒューズセル５０には、コラム選択信号ＹＳ［ｉ］およびＹＳ［ｊ］が入力される。また、端子ＢＬＴ、ＢＬＢがビット線ＢＬＴ［ｉ］、ＢＬＢ［ｉ］に接続され、端子ＢＬＢＮがビット線ＢＬＢ［ｊ］に接続されるＢ型ヒューズセル６０には、コラム選択信号ＹＳ［ｉ］およびＹＳ［ｊ］が入力される。

図１０は、Ｔ型ヒューズセル５０の詳細な構成を示す図である。Ｔ型ヒューズセル５０は、ヒューズ５１、抵抗５２、インバータ５３、およびヒューズ選択スイッチ５４を含んでいる。このうち、ヒューズ５１、抵抗５２、およびインバータ５３は、図１に示すヒューズ２１、抵抗２２、およびインバータ２３と同じように接続され、これらと同じように動作する。また、このＴ型ヒューズセル５０には、コラム選択信号ＹＳ［ｉ］およびＹＳ［ｊ］が入力される。

図１１は、ヒューズ選択スイッチ５４の詳細な構成を示す図である。ヒューズ選択スイッチ５４は、ＮＭＯＳトランジスタ１２１〜１２６を含んでいる。ＮＭＯＳトランジスタ１２１〜１２４は、図５に示すヒューズ選択スイッチ３４に含まれるＮＭＯＳトランジスタ１１１〜１１４と同じように動作する。ＮＭＯＳトランジスタ１２５、１２６は、ヒューズワード選択信号ＷＬＦおよびコラム選択信号ＹＳ［ｊ］がいずれも選択状態であるときに、電源端子ＶＤＤと信号線ＢＬＴＮ［ｊ］とを接続する。これにより、ヒューズデータ読み出し時には、信号線ＢＬＴＮ［ｊ］はハイレベルに制御される。

図１２は、Ｂ型ヒューズセル６０の詳細な構成を示す図である。Ｂ型ヒューズセル６０は、ヒューズ６１、抵抗６２、インバータ６３、およびヒューズ選択スイッチ６４を含んでいる。このうち、ヒューズ６１、抵抗６２、およびインバータ６３は、図１に示すヒューズ２１、抵抗２２、およびインバータ２３と同じように接続され、これらと同じように動作する。また、このＢ型ヒューズセル６０には、コラム選択信号ＹＳ［ｉ］およびＹＳ［ｊ］が入力される。

図１３は、ヒューズ選択スイッチ６４の詳細な構成を示す図である。ヒューズ選択スイッチ６４は、ＮＭＯＳトランジスタ１３１〜１３６を含んでいる。ＮＭＯＳトランジスタ１３１〜１３４は、図５に示すヒューズ選択スイッチ３４に含まれるＮＭＯＳトランジスタ１１１〜１１４と同じように動作する。ＮＭＯＳトランジスタ１３５、１３６は、ヒューズワード選択信号ＷＬＦおよびコラム選択信号ＹＳ［ｊ］がいずれも選択状態であるときに、接地端子ＶＳＳと信号線ＢＬＢＮ［ｊ］とを接続する。これにより、ヒューズデータ読み出し時には、信号線ＢＬＢＮ［ｊ］はローレベルに制御される。

Ｔ型ヒューズセル５０において、ヒューズワード選択信号ＷＬＦおよびコラム選択信号ＹＳ［ｉ］がいずれも選択状態であるときは、端子ＢＬＴ、ＢＬＢから、ヒューズ５１の切断／非切断状態に応じた信号が出力される。Ｂ型ヒューズセル６０についても、これと同様である。また、Ｔ型ヒューズセル５０においてヒューズワード選択信号ＷＬＦおよびコラム選択信号ＹＳ［ｊ］がいずれも選択状態であるときは、端子ＢＬＴＮからは、電源電圧レベルに等しい信号が出力され、このとき同時に、Ｂ型ヒューズセル６０の端子ＢＬＢＮからは、グランドレベルに等しい信号が出力される。

したがって、存在しないヒューズからデータを読み出すために、ヒューズワード選択信号ＷＬＦとコラム選択信号ＹＳ［ｊ］（ｊは、ヒューズの個数以上かつビット線の数未満の整数）とが選択状態となったときには、ビット線ＢＬＴＮ［ｊ］は電源電圧レベルに、ビット線ＢＬＢＮ［ｊ］はグランドレベルになる。よって、センスアンプがビット線上の信号を増幅するときに、増幅されるべき信号が既に電源電圧レベルおよびグランドレベルまで増幅されているので、センスアンプにおいて信号を増幅するために必要な電流を削減することができる。

以上に示すように、本実施形態に係る半導体記憶装置によれば、ヒューズデータの読み出し時に、ヒューズに接続されないビット線をローレベルまたはハイレベルに対応した所定の電位に固定することにより、メモリ回路に含まれるセンスアンプにおける消費電力を削減することができる。

（第６の実施形態）
図１４は、本発明の第６の実施形態に係る半導体記憶装置に対して、センスアンプ起動信号が供給される様子を示す図である。図１４に示す半導体記憶装置は、第３から第５の実施形態に係る半導体記憶装置と同様に、メモリ回路のビット線の数より少ない数のヒューズセル４４を備えている。より詳細には、この半導体記憶装置は、８個のヒューズセル４４、１２本のビット線、および１２個のセンスアンプ１５を備えている。ビット線とセンスアンプ１５とは、１対１に接続されている。また、１２本のビット線のうち、８本のビット線にはヒューズセル４４が接続されており、残り４本のビット線にはヒューズセルは接続されていない。

センスアンプ１５には、センスアンプ起動信号として、２種類の制御信号のいずれかが供給される。ヒューズセル４４が接続されるビット線に対応したセンスアンプ１５（図１４では上側に描いた８個のセンスアンプ）には、第１のセンスアンプ起動信号ＳＡＥが供給される。ヒューズセル４４が接続されないビット線に対応したセンスアンプ１５（図１４では下側に描いた４個のセンスアンプ）には、第２のセンスアンプ起動信号ＳＡＥＦが供給される。

図１４に示す半導体記憶装置からメモリデータを読み出すときには、２本のセンスアンプ起動信号ＳＡＥ、ＳＡＥＦは、共に活性状態に制御される。このとき、すべてのセンスアンプ１５は動作し、すべてのビット線上の信号は所定のレベルに増幅される。これに対して、ヒューズデータを読み出すときには、第１のセンスアンプ起動信号ＳＡＥは活性状態に制御され、第２のセンスアンプ起動信号ＳＡＥＦは非活性状態に制御される。このとき、一部のセンスアンプ１５（センスアンプ起動信号ＳＡＥが接続されるセンスアンプ）のみが動作し、一部のビット線上の信号のみが所定のレベルに増幅される。

以上に示すように、本実施形態に係る半導体記憶装置によれば、ヒューズデータを読み出すときに、ヒューズに接続されるセンスアンプのみを選択的に活性化することにより、メモリ回路に含まれるセンスアンプにおける消費電力を削減することができる。

（第７の実施形態）
図１５は、本発明の第７の実施形態に係る半導体記憶装置の構成を示す図である。図１５に示す半導体記憶装置は、メモリセルアレイ１１、コラムデコーダ１２、センスアンプ１３、コラム選択スイッチ１６、ヒューズセル３０、および出力制御回路７０を備えている。すなわち、この半導体記憶装置は、第２の実施形態に係る半導体記憶装置に、エラー訂正を行う出力制御回路７０を追加したものである。このような半導体記憶装置は、一般に、ＥＣＣ（Error Check and Correct ）メモリと呼ばれる。本実施形態の構成要素のうち、第２の実施形態と同一の構成要素については、同一の参照符号を付して、説明を省略する。

図１５において、メモリセルアレイ１１は、データ記憶用メモリセルとエラー訂正用メモリセルとを含んでいる。データ記憶用メモリセルは、メモリ回路が記憶すべき本来のデータを記憶し、エラー訂正用メモリセルは、エラー訂正用のデータを記憶する。本実施形態では、メモリ回路からは、複数ビットのデータ（図１５では１２ビットのデータ）が同時に読み出される。そこで、コラム選択スイッチ１６は、コラム選択信号ＹＳ［ｎ：０］に従い、ビット線ＢＬＴ［ｎ：０］、ＢＬＢ［ｎ：０］のうちから選択された１２本の信号を、データ線ＤＬＴ［１１：０］、ＤＬＢ［１１：０］に接続する。

出力制御回路７０は、エラー訂正回路７１およびマルチプレクサ７２を含んでいる。出力制御回路７０には、データ線ＤＬＴ［１１：０］、ＤＬＢ［１１：０］およびヒューズ読み出し信号ＦＲＥＡＤが入力される。ヒューズ読み出し信号ＦＲＥＡＤは、ヒューズデータ読み出しサイクルにおいて活性状態に制御される。

エラー訂正回路７１は、データ線ＤＬＴ［１１：０］、ＤＬＢ［１１：０］上の信号に対してエラー訂正処理を施し、その結果として相補関係にある信号ＥＯＴ［７：０］、ＥＯＢ［７：０］を出力する。マルチプレクサ７２は、ヒューズ読み出し信号ＦＲＥＡＤが非活性状態であるときには、エラー訂正回路７１から出力された信号ＥＯＴ［７：０］、ＥＯＢ［７：０］を、出力信号ＧＤＴ［７：０］、ＧＤＢ［７：０］として出力する。これに対して、ヒューズ読み出し信号ＦＲＥＡＤが活性状態であるときには、マルチプレクサ７２は、データ線の下位８ビットＤＬＴ［７：０］、ＤＬＢ［７：０］をそのまま、出力信号ＧＤＴ［７：０］、ＧＤＢ［７：０］として出力する。

図１６は、本実施形態に係る半導体記憶装置におけるヒューズセルのレイアウト図である。図１６には、ヒューズピッチがビット線ピッチにほぼ等しい場合に、１２個のヒューズセル４５と１２本のビット線ＢＬＴ［１１：０］、ＢＬＢ［１１：０］とをレイアウトした結果が示されている。１２個のヒューズセル４５は、ヒューズピッチの間隔で１列に配列され、１２本のビット線ＢＬＴ［１１：０］、ＢＬＢ［１１：０］は、ビットの昇順に配列されている。なお、図１６はレイアウト結果の一例を示すものであり、本実施形態に係る半導体記憶装置のレイアウト結果はこれに限定されるものではない。

一般に、正しく書き込まれたヒューズデータは、メモリデータよりも信頼性が高い。したがって、メモリデータに対してエラー訂正を行うＥＣＣメモリであっても、ヒューズデータに対するエラー訂正を必ずしも行う必要はない。そこで、本実施形態に係る半導体記憶装置は、上記のように構成された出力制御回路７０を備え、メモリデータに対してはエラー訂正を行い、ヒューズデータに対してはエラー訂正を行わないようにしている。このため、エラー訂正用データを記憶するヒューズは、接続されていても切断されていてもよい。よって、これらのヒューズを切断する処理、および、これらのヒューズの切断／非切断状態を検査する処理を行う必要がなくなる。

以上に示すように、本実施形態に係る半導体記憶装置によれば、上記出力制御回路を用いてデータ線の出力制御を行うことにより、エラー訂正用のデータを記憶するヒューズを切断および検査する必要がなくなるので、検査コストを削減することができる。

なお、本実施形態に係る半導体記憶装置は、第３〜第５の実施形態で述べたように、メモリ回路のビット線の数より少ない数のヒューズセルを備えていてもよく、第６の実施形態で述べたように、ヒューズデータ読み出し時には、ヒューズに接続されないビット線上の信号を増幅しないようにしてもよい。例えば、本実施形態に係る半導体記憶装置に対して、第６の実施形態で述べた手法を適用した場合には、図１７に示すように、２種類のセンスアンプ起動信号ＳＡＥ、ＳＡＥＦが供給される。このように構成された半導体記憶装置は、第６および第７の実施形態で述べた効果を奏する。

（第８の実施形態）
図１８は、本発明の第８の実施形態に係る半導体記憶装置の構成を示す図である。図１８に示す半導体記憶装置は、メモリセルアレイ１１、コラムデコーダ１２、センスアンプ１３、コラム選択スイッチ１４、ヒューズセル３０、およびセンスアンプ制御回路８０を備えている。すなわち、この半導体記憶装置は、第２の実施形態に係る半導体記憶装置に、センスアンプ１３の制御を行うセンスアンプ制御回路８０を追加したものである。本実施形態の構成要素のうち、第２の実施形態と同一の構成要素については、同一の参照符号を付して、説明を省略する。

図１８において、ヒューズ読み出し信号ＦＲＥＡＤは、ヒューズデータ読み出しサイクルで活性状態に制御される。センスアンプ制御回路８０は、ヒューズ読み出し信号ＦＲＥＡＤが非活性状態であるときには、センスアンプ起動信号ＳＡＥを活性化状態に制御する。このとき、センスアンプ１３は、ビット線ＢＬＴ［ｎ：０］、ＢＬＢ［ｎ：０］上の信号を増幅する。これに対して、ヒューズ読み出し信号ＦＲＥＡＤが活性状態であるときには、センスアンプ制御回路８０は、センスアンプ起動信号ＳＡＥを非活性化状態に制御する。このとき、センスアンプ１３は、ビット線ＢＬＴ［ｎ：０］、ＢＬＢ［ｎ：０］上の信号を増幅しない。

一般に、ヒューズセル３０から出力される信号のレベルは、メモリセルから出力される信号よりも大きい。したがって、ヒューズセル３０から出力される信号のレベル（電荷量に対応する）が十分大きい場合には、ヒューズセル３０から出力される信号を増幅する必要はない。そこで、本実施形態に係る半導体記憶装置は、センスアンプ制御回路８０を備え、メモリセルから出力される信号を増幅する一方で、ヒューズセル３０から出力される信号を増幅しないようにしている。これにより、センスアンプ１３における消費電力を削減することができる。

以上に示すように、本実施形態に係る半導体記憶装置によれば、ヒューズデータ読み出し時には、メモリ回路のビット線上の信号を増幅しないので、センスアンプにおける消費電力を削減することができる。

なお、上記各実施形態では、ヒューズセル、ヒューズ選択スイッチ、コラム選択スイッチ、出力制御回路などの回路例を具体的に示したが、本発明は、これらの回路に限定されず、同等の機能を有する他の回路を用いてもよいことは言うまでもない。例えば、上記各実施形態では、ヒューズの具体例として、物理ヒューズを用いることとしたが、電気的に切断可能なヒューズを用いてもよい。

また、第２〜第８の実施形態では、ビット線の片端（図面では左側の端）にヒューズセルを配置することとしたが、ビット線の両端にヒューズセルを配置することとしてもよい。このようなヒューズセルの配置を採用すれば、ヒューズセルをより効率的に配置することができる。

本発明の半導体記憶装置は、簡単な回路構成で、ヒューズデータに対するランダムアクセスを行えるので、ＤＲＡＭ、ＳＲＡＭ、ＦｅＲＡＭを始めとする、各種のヒューズ内蔵型半導体記憶装置に利用することができる。

本発明の第１の実施形態に係る半導体記憶装置の構成を示す図 本発明の第２の実施形態に係る半導体記憶装置の構成を示す図 本発明の第２の実施形態に係る半導体記憶装置に含まれるコラム選択スイッチの回路図 本発明の第２の実施形態に係る半導体記憶装置に含まれるヒューズセルの構成を示す図 本発明の第２の実施形態に係る半導体記憶装置に含まれるヒューズ選択スイッチの回路図 半導体記憶装置におけるヒューズセルのレイアウト図 本発明の第３の実施形態に係る半導体記憶装置におけるヒューズセルのレイアウト図 本発明の第４の実施形態に係る半導体記憶装置におけるヒューズセルのレイアウト図 本発明の第５の実施形態に係る半導体記憶装置におけるヒューズセルのレイアウト図 本発明の第５の実施形態に係る半導体記憶装置に含まれるＴ型ヒューズセルの構成を示す図 本発明の第５の実施形態に係る半導体記憶装置のＴ型ヒューズセルに含まれるヒューズ選択スイッチの回路図 本発明の第５の実施形態に係る半導体記憶装置に含まれるＢ型ヒューズセルの構成を示す図 本発明の第５の実施形態に係る半導体記憶装置のＢ型ヒューズセルに含まれるヒューズ選択スイッチの回路図 本発明の第６の実施形態に係る半導体記憶装置に対してセンスアンプ起動信号が供給される様子を示す図 本発明の第７の実施形態に係る半導体記憶装置の構成を示す図 本発明の第７の実施形態に係る半導体記憶装置に対してヒューズセル制御信号が供給される様子を示す図 本発明の第７の実施形態の変形例に係る半導体記憶装置におけるセンスアンプの制御方法を説明するための図 本発明の第８の実施形態に係る半導体記憶装置の構成を示す図 従来の半導体記憶装置の構成を示す図

符号の説明

１１…ＦｅＲＡＭメモリセルアレイ
１２…コラムデコーダ
１３、１５、１７…センスアンプ
１４、１６…コラム選択スイッチ
２０、３０、４０〜４５…ヒューズセル
２１、３１、５１、６１…ヒューズ
２２、３２、５２、６２…抵抗
２３、３３、５３、６３…インバータ
２４、３４、５４、６４…ヒューズ選択スイッチ
２５…ヒューズ選択デコーダ
５０…Ｔ型ヒューズセル
６０…Ｂ型ヒューズセル
７０…出力制御回路
７１…エラー訂正回路
７２…マルチプレクサ
８０…センスアンプ制御回路
ＢＬＴ、ＢＬＢ…ビット線
ＤＬＴ、ＤＬＢ…データ線
ＹＳ…コラム選択信号
ＷＬ…ワード選択信号
ＷＬＦ…ヒューズワード選択信号
ＳＡＥ、ＳＡＥＦ…センスアンプ起動信号
ＦＲＥＡＤ…ヒューズ読み出し信号
ＧＤＴ、ＧＤＢ…出力信号

Claims (9)

1. ヒューズを内蔵した半導体記憶装置であって、
   複数のメモリセルと、
   前記メモリセルを接続するビット線と、
   前記ビット線上の信号を増幅するセンスアンプと、
   前記ビット線の中から１以上のビット線を選択する選択回路と、
   前記選択回路によって選択されたビット線に接続されるデータ線と、
   複数のヒューズと、
   前記ヒューズの切断／非切断状態に応じた信号を出力するヒューズデータ出力回路と、
   前記ヒューズデータ出力回路の中から１以上の回路を選択するヒューズ選択回路と、
   ヒューズデータ読み出し時に、前記ヒューズ選択回路によって選択されたヒューズデータ出力回路を前記データ線に接続するヒューズ選択スイッチとを備えた、半導体記憶装置。
2. ヒューズを内蔵した半導体記憶装置であって、
   複数のメモリセルと、
   前記メモリセルに接続されるビット線と、
   前記ビット線上の信号を増幅するセンスアンプと、
   前記ビット線の中から１以上のビット線を選択する選択回路と、
   前記選択回路によって選択されたビット線に接続されるデータ線と、
   複数のヒューズと、
   前記ヒューズの切断／非切断状態に応じた信号を出力するヒューズデータ出力回路と、
   ヒューズデータ読み出し時に、前記選択回路によって選択されたビット線に前記ヒューズデータ出力回路を接続するヒューズ選択スイッチとを備えた、半導体記憶装置。
3. 前記ヒューズの数が前記ビット線の数より少なく、
   前記ビット線は、
   前記ヒューズ選択スイッチを介して前記ヒューズデータ出力回路に接続される第１のビット線と、
   前記ヒューズ選択スイッチおよび前記ヒューズデータ出力回路に接続されない第２のビット線とを含むことを特徴とする、請求項２に記載の半導体記憶装置。
4. 前記ビット線は、前記第１のビット線と前記第２のビット線とをそれぞれ複数含むことを特徴とする、請求項３に記載の半導体記憶装置。
5. 前記ビット線は、前記第１のビット線と前記第２のビット線とをそれぞれ複数含み、
   前記第１のビット線と第２のビット線とは、前記メモリセルが配列されている領域に混在して配置されていることを特徴とする、請求項３に記載の半導体記憶装置。
6. 前記ビット線は、前記第１のビット線と前記第２のビット線とをそれぞれ複数含み、
   前記第２のビット線は、ヒューズデータ読み出し時に、ローレベルまたはハイレベルに対応した所定の電位に固定されることを特徴とする、請求項３に記載の半導体記憶装置。
7. 前記センスアンプは、ヒューズデータ読み出し時には、前記第１のビット線上の信号を増幅し、前記第２のビット線上の信号を増幅しないことを特徴とする、請求項３に記載の半導体記憶装置。
8. 前記データ線の出力制御を行う出力制御回路をさらに備え、
   前記メモリセルは、
   本来のデータを記憶するデータ記憶用メモリセルと、
   エラー訂正用のデータを記憶するエラー訂正用メモリセルとを含み、
   前記出力制御回路は、メモリデータ読み出し時には、前記データ記憶用メモリセルおよび前記エラー訂正用メモリセルから読み出したデータにエラー訂正を行った結果を出力し、ヒューズデータ読み出し時には、前記データ記憶用メモリセルから読み出したデータをそのまま出力することを特徴とする、請求項２に記載の半導体記憶装置。
9. 前記センスアンプは、メモリデータ読み出し時には、前記ビット線上の信号を増幅し、ヒューズデータ読み出し時には、前記ビット線上の信号を増幅しないことを特徴とする、請求項２に記載の半導体記憶装置。

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