CN116013376B - 存储器版图及存储器 - Google Patents

Abstract

本公开涉及一种存储器版图及存储器，存储器版图包括：数据处理版图，在排列方向上包括：n个子处理版图，每一子处理版图对应连接数据传输线；其中，在数据传输线的延伸方向上，数据传输线设置于对应连接的子处理版图的延长区域内，排列方向与数据传输线的延伸方向垂直，n条数据传输线之间的间隙构成n‑1个间隙位；反熔丝存储阵列版图，包括n‑1个反熔丝子阵列版图，n‑1个反熔丝子阵列版图一一对应设置于n‑1个间隙位中；反熔丝控制电路版图，设置于任意间隙位中，以优化存储器版图中部分线道布局比较混乱的问题。

Description

存储器版图及存储器

技术领域

本公开涉及半导体版图设计领域，特别涉及一种存储器版图及存储器。

背景技术

动态随机存取存储器(Dynamic Random Access Memory，DRAM)中包括数量庞大的存储单元，DRAM以通过向存储单元的电容器中存储电荷以完成数据写入操作，或读取存储单元的电容器中的电荷以完成数据读出操作，从而实现数据的存储。

为了保证DRAM的数据的准确性，即保证对DRAM中目标存储单元读写数据的准确性，DRAM中还包括反熔丝存储阵列，反熔丝存储阵列用于记录错误的存储单元的地址信息，从而进行相应存储单元的修正。

然而，目前存储器版图中反熔丝存储阵列版图与存储阵列版图之间的线道布局比较混乱。

发明内容

本公开实施例提供一种存储器版图及存储器，以优化存储器版图中部分线道布局比较混乱的问题。

本公开一实施例提供了一种存储器版图，包括：数据处理版图，用于定义数据处理结构，数据处理结构用于对与存储块交互的数据进行数据传输与放大，数据处理版图在排列方向上包括：n个子处理版图，每一子处理版图对应连接数据传输线；其中，在数据传输线的延伸方向上，数据传输线设置于对应连接的子处理版图的延长区域内，排列方向与数据传输线的延伸方向垂直，n条数据传输线之间的间隙构成n-1个间隙位；反熔丝存储阵列版图，用于定义反熔丝阵列，反熔丝阵列用于记录存储块中错误的存储单元的地址信息，反熔丝存储阵列版图包括n-1个反熔丝子阵列版图，n-1个反熔丝子阵列版图一一对应设置于n-1个间隙位中；反熔丝控制电路版图，用于定义反熔丝控制电路，反熔丝控制电路用于控制选中反熔丝阵列中的目标反熔丝单元，反熔丝控制电路版图设置于任意间隙位中。

对于本实施例提供的存储器版图，通过将反熔丝存储阵列版图拆分为多个反熔丝子阵列版图，反熔丝子阵列版图与数据传输线之间构成的间隙一一对应设置，使得数据传输线与对应连接的子处理版图之间正对连接，不同子处理版图与相应数据传输线的连接长度相同，不同数据传输线所传输的数据传输时序相同，从而避免不同比特的数据具有不同的数据传输延迟，提高存储器工作的稳定性。

例如，n个子处理版图包括：在排列方向上依次排布的第一子处理版图、第二子处理版图、第三子处理版图和第四子处理版图；第一子处理版图连接第一数据传输线，第二子处理版图连接第二数据传输线，第三子处理版图连接第三数据传输线，第四子处理版图连接第四数据传输线；第一数据传输线和第二数据传输线之间的间隙构成第一间隙位，第二数据传输线和第三数据传输线之间的间隙构成第二间隙位，第三数据传输线和第四数据传输线之间的间隙构成第三间隙位；n-1个反熔丝子阵列版图包括：第一反熔丝子阵列版图、第二反熔丝子阵列版图和第三反熔丝子阵列版图，第一反熔丝子阵列版图设置于第一间隙位中，第二反熔丝子阵列版图设置于第二间隙位中，第三反熔丝子阵列版图设置于第三间隙位中。

例如，n-1个反熔丝子阵列版图的结构相同，以便于形成拆分后的反熔丝存储阵列版图。

例如，反熔丝子阵列版图，包括：沿数据传输线的延伸方向排列的m个反熔丝集合版图，每一反熔丝集合版图用于定义反熔丝存储块；反熔丝存储阵列版图，包括：第一类互联线和第二类互联线，其中，第一类互联线用于，在排列方向上，耦接n-1个反熔丝子阵列版图中处于同一排的n-1个反熔丝存储块中的反熔丝存储单元，第二类互联线用于，在数据传输线的延伸方向上耦接第一类互联线。

例如，反熔丝子阵列版图，包括：沿数据传输线的延伸方向排列的m个反熔丝集合版图，每一反熔丝集合版图用于定义反熔丝存储块；反熔丝存储阵列版图，包括：第一类互联线、第二类互联线和第三类互联线；第三类互联线设置于反熔丝集合版图中，用于在排列方向上，耦接反熔丝存储块中的反熔丝存储单元；第二类互联线设置于每一间隙位中，用于在数据传输线的延伸方向上，耦接第三类互联线；第一类互联线用于在排列方向上，耦接不同间隙位的第二类互联线，极大减少了横向线道与数据传输线线道的交叉，优化了存储版图的线道设置；另外，由于减少了横向线道与数据传输线线道的交叉，极大避免了数据传输过程中，横向线道与数据传输线线道之间数据的相互影响，进一步提高了存储器的稳定性。

例如，第一类互联线与第三类互联线位于同一图层，以简化存储器版图的形成流程。

例如，第二类互联线所处的图层高于第一类互联线所处的图层，通过较高图层的金属层形成第二类互联线，以降低第二类互联线的电阻，从而提高存储数据传输的准确性。

例如，第一类互联线的宽度为2um~3um，第二类互联线的宽度为0.5um~1um。

例如，相邻信号连接的反熔丝集合版图在排列方向上排列。

例如，相邻信号连接的反熔丝集合版图在数据传输线的延伸方向上排列，在数据传输线的延伸方向上排列的反熔丝集合版图之间的信号连接线路避免了与数据传输线的线道交错，极大避免了数据传输过程中，信号连接线路与数据传输线线道之间的相互影响，进一步提高了存储器的稳定性。另外，纵向设置的信号连接线路相比于横向设置的信号连接线路，距离更短，信号压降更小，从而提高存储数据传输的准确性。

例如，反熔丝存储阵列版图，还包括：驱动版图，用于定义驱动电路，驱动电路用于为反熔丝存储块中的反熔丝存储单元提供驱动信号；于数据传输线的延伸方向上，反熔丝集合版图设置于驱动版图两侧。

例如，若m为偶数，反熔丝集合版图对称设置于驱动版图两侧。

例如，若m为奇数，反熔丝集合版图包括第一集合版图和第二集合版图，其中，第一集合版图用于定义驱动电路和反熔丝存储块，第二集合版图用于定义反熔丝存储块，于数据传输线的延伸方向上，第二集合版图对称设置于第一集合版图两侧。

例如，于数据传输线的延伸方向上，第一集合版图中的反熔丝存储单元对称设置于驱动电路两侧。在数据传输线的延伸方向上，通过将驱动版图设置于反熔丝存储阵列版图中间位置，以避免存在与驱动电路距离过于远的反熔丝存储单元，从而避免由于线路远导致驱动信号压降太大而引起的误操作问题。

本公开另一实施例还提供了一种存储器，包括上述实施例提供的存储器版图，以优化存储器版图中部分线道布局比较混乱的问题。

附图说明

一个或多个实施例通过与之对应的附图中的图片进行示例性说明，这些示例性说明并不构成对实施例的限定，除非有特别申明，附图中的图不构成比例限制；为了更清楚地说明本公开实施例或传统技术中的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本公开的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1为存储器版图的结构示意图；

图2为存储器版图的放大结构示意图；

图3为本公开一实施例提供的一种存储器版图的放大结构示意图；

图4为本公开一实施例提供的另一种存储器版图的放大结构示意图；

图5为本公开一实施例提供的又一种存储器版图的放大结构示意图；

图6为本公开一实施例提供的一种反熔丝子阵列版图之间互联线的结构设置示意图；

图7为本公开一实施例提供的另一种反熔丝子阵列版图之间互联线的结构设置示意图；

图8为本公开一实施例提供的一种反熔丝集合版图之间信号连线的结构设置示意图；

图9为本公开一实施例提供的另一种反熔丝集合版图之间信号连线的结构设置示意图；

图10为本公开一实施例提供的包括驱动版图的反熔丝子阵列版图的版图示意图。

具体实施方式

对于存储器版图，图1为存储器版图的结构示意图，图2为存储器版图的放大结构示意图，以下结合附图对存储器版图进行详细说明，具体如下：

参考图1和图2，存储器版图包括多个存储阵列10，在排列方向上（后文称x方向，图示为水平方向）紧邻排列，在数据传输线40的延伸方向上（后文称y方向，图示为竖直方向）间隔排列成两行；其中，存储阵列10中包括存储块11，每一存储块11中包括多个存储单元。

需要说明的是，在本公开提供的实施例中，x方向与y方向垂直，即排列方向与数据传输线的延伸方向垂直；另外，在图1和图2以及后续附图示意中，以每一存储阵列10包括两个存储块11为例进行详细说明，并不构成对本实施例的限定；在其他实施例中，每一存储阵列中可以包括多个存储块。

由于每一存储阵列10中包括多个存储块11，因此在选中相应存储阵列10后，还需继续选中存储阵列10中的具体存储块11，相应地，存储器版图还包括：导通版图30，导通版图30用于定义导通结构，导通结构用于从存储阵列10中选中目标存储块11。

数据处理版图20靠近存储阵列10设置，数据处理版图20用于定义数据处理结构，数据处理结构用于对与存储块11交互的数据进行数据传输与放大；具体地，数据处理结构用于对写入存储块11的数据进行数据传输与放大，并用于对从存储块11中读出的数据进行传输与放大。

具体地，数据处理版图20在x方向上包括：多个子处理版图21，每一子处理版图21用于定义一个子处理结构，其中，每一子处理版图21对应连接数据传输线40，存储块11通过对应的子处理版图21连接数据传输线40。

在本示例中，数据处理版图20在x方向上包括4个子处理版图21，每一子处理结构用于与存储块11进行8bit的数据交互，即每一存储块11用于单次写入/读出32bit的数据。另外，本实施例并不构成对子处理版图21具体传输数据的数据位限定；在其他示例中，数据处理版图在x方向上可以包括8个子处理版图，或每一子处理版图可以设置为与存储块进行16bit的数据交互；需要说明的是，在图1和图2以及后续附图示意中，每一存储块11用于单次写入/读出32bit的数据，即每一存储块11通过相应的4个子处理结构21连接4根数据传输线40。

反熔丝存储阵列版图50，用于定义反熔丝阵列，反熔丝阵列用于记录存储块11中错误的存储单元的地址信息，反熔丝存储阵列版图50设置于相邻数据传输线40之间。

反熔丝控制电路版图60，用于定义反熔丝控制电路，反熔丝控制电路用于控制选中反熔丝阵列中的目标反熔丝单元，反熔丝控制电路版图60也设置于相邻数据传输线40之间。

在图1和图2所示的版图中，由于反熔丝存储阵列版图50和反熔丝控制电路版图60的设置占据了部分版图位置，使得部分数据传输线40与对应连接的子处理版图21之间的连接涉及到拐角，存在拐角连接的数据传输线40与子处理版图21之间的连线长度大于直连的数据传输线40与子处理版图21之间的连线长度，在实际应用中，数据传输线40与子处理版图21不同的连线长度导致不同的数据传输延时，影响存储器的数据传输时序。

本公开一实施例提供了一种存储器版图，以优化存储器版图中部分线道布局比较混乱的问题。

本领域的普通技术人员可以理解，在本公开各实施例中，为了使读者更好地理解本公开而提出了许多技术细节。但是，即使没有这些技术细节和基于以下各实施例的种种变化和修改，也可以实现本公开所要求保护的技术方案。以下各个实施例的划分是为了描述方便，不应对本公开的具体实现方式构成任何限定，各个实施例在不矛盾的前提下可以相互结合，相互引用。

图3为本实施例提供的一种存储器版图的放大结构示意图，图4为本实施例提供的另一种存储器版图的放大结构示意图，图5为本实施例提供的又一种存储器版图的放大结构示意图，图6为本实施例提供的一种反熔丝子阵列版图之间互联线的结构设置示意图，图7为本实施例提供的另一种反熔丝子阵列版图之间互联线的结构设置示意图，图8为本实施例提供的一种反熔丝集合版图之间信号连线的结构设置示意图，图9为本实施例提供的另一种反熔丝集合版图之间信号连线的结构设置示意图，图10为本实施例提供的包括驱动版图的反熔丝子阵列版图的版图示意图，以下结合附图对本实施例提供的存储器版图进行详细说明，具体如下：

参考图3~图5，存储器版图，包括：

数据处理版图20，用于定义数据处理结构，数据处理结构用于对与存储块11交互的数据进行数据传输与放大，数据处理版图20在x方向上包括：n个子处理版图21，每一子处理版图用于定义一个子处理结构，其中，每一子处理版图21对应连接数据传输线40，其中，在y方向上，数据传输线40设置于对应连接的子处理版图21的延长区域内，简而言之，即数据传输线40设置于子处理版图21在y方向上延长所构成的矩形区域内，另外，n条数据传输线40之间的间隙构成n-1个间隙位。

在图3~图5的示例中，以n=4进行图示对本实施例提供的存储器版图进行具体说明，其中n的具体数值并不构成对本实施例的限定，在其他实施例中，n可以设置为大于1的任意整数。

反熔丝存储阵列版图50，用于定义反熔丝阵列，反熔丝阵列用于记录存储块11中错误的存储单元的地址信息，其中，反熔丝存储阵列版图50包括n-1个反熔丝子阵列版图51，n-1个反熔丝子阵列版图51一一对应设置于n-1个间隙位中。

反熔丝控制电路版图60，用于定义反熔丝控制电路，反熔丝控制电路用于控制选中反熔丝阵列中的目标反熔丝单元，反熔丝控制电路版图60设置于任意间隙位中。

在一个例子中，参考图3，反熔丝控制电路版图60设置于第三间隙位中；在另一个例子中，参考图4，反熔丝控制电路版图60设置于第二间隙位中；在又一个例子中，参考图5，反熔丝控制电路版图60设置于第一间隙位中。

对于本实施例提供的存储器版图，通过将反熔丝存储阵列版图50拆分为多个反熔丝子阵列版图51，反熔丝子阵列版图51与数据传输线40之间构成的间隙一一对应设置，使得数据传输线40与对应连接的子处理版图21之间正对连接，不同子处理版图21与相应数据传输线40的连接长度相同，不同数据传输线40所传输的数据传输时序相同，从而避免不同比特的数据具有不同的数据传输延迟，提高存储器工作的稳定性。

参考图3，在一个例子中，n个子处理版图21包括：在排列方向上依次排布的第一子处理版图211、第二子处理版图212、第三子处理版图213和第四子处理版图214；具体地，基于图3所示结构，从左往右依次将4个子处理版图21分为第一子处理版图211、第二子处理版图212、第三子处理版图213和第四子处理版图214；其中，第一数据传输线401连接第一子处理版图211，且第一数据传输线401设置于第一子处理版图211在y方向上延长所构成的矩形区域内；第二数据传输线402连接第二子处理版图212，且第二数据传输线402设置于第二子处理版图212在y方向上延长所构成的矩形区域内；第三数据传输线403连接第三子处理版图213，且第三数据传输线403设置于第三子处理版图213在y方向上延长所构成的矩形区域内；第四数据传输线404连接第四子处理版图214，且第四数据传输线404设置于第四子处理版图214在y方向上延长所构成的矩形区域内。

另外，第一数据传输线401和第二数据传输线402之间构成第一间隙位；第二数据传输线402和第三数据传输线403之间构成第二间隙位；第三数据传输线403和第四数据传输线404之间构成第三间隙位。

相应地，n-1个反熔丝子阵列版图51包括：第一反熔丝子阵列版图511、第二反熔丝子阵列版图512和第三反熔丝子阵列版图513；具体地，基于图3所示结构，从左往右依次将3个反熔丝子阵列版图51分为第一反熔丝子阵列版图511、第二反熔丝子阵列版图512和第三反熔丝子阵列版图513；其中，第一反熔丝子阵列版图511设置于第一间隙位中，第二反熔丝子阵列版图512设置于第二间隙位中，第三反熔丝子阵列版图513设置于第三间隙位中，

在一些实施例中，n-1个反熔丝子阵列版图51的结构相同，以便于形成拆分后的反熔丝存储阵列版图50。

对于反熔丝子阵列版图51，在一个例子中，参考图6，反熔丝子阵列版图51，包括：沿y方向排列的m个反熔丝集合版图70，每一反熔丝集合版图70用于定义反熔丝存储块，且反熔丝存储块中包括多个反熔丝存储单元。

反熔丝存储阵列版图50，包括：第一类互联线701和第二类互联线702；其中，第一类互联线701和第二类互联线702用于连接反熔丝存储阵列版图50中所有的反熔丝存储单元。

具体地，第一类互联线701用于，在x方向上耦接n-1个反熔丝子阵列版图51中处于同一排的n-1个反熔丝存储块中的存储单元；第二类互联线702用于，在y方向上耦接第一类互联线701。

在一个例子中，每一存储块11接收32bit地址信息，则第一类互联线701用于传输<0:31>的地址信息，每一组第一类互联线701在实际设置中包括32根信号线，如图6所示的反熔丝存储阵列版图50中，横向设置的第一类互联线701的组数量与反熔丝子阵列版图51中包含的反熔丝集合版图70的数量相同，即包括m组第一类互联线701，即横向设置的信号线包括32*m根。

由于第一类互联线701在x方向上连接所有的反熔丝存储单元，第二类互联线702在y方向上仅需连接所有的第一类互联线701，即可连接反熔丝存储阵列版图50中的所有反熔丝存储单元，图6所示的第二类互联线702设置于第二间隙位中；在其他实施例中，第二类互联线702也可以设置于第一间隙位或第三间隙位中；需要说明的是，由于第二类互联线702传输的信号与第一类互联线701传输的信号相同，即第二类互联线702用于传输<0:31>的地址信息，每一组第二类互联线702在实际设置中包括32根信号线。

在一些实施例中，第二类互联线702所处的图层高于第一类互联线701所处的图层，即形成第二类互联线702的金属层与衬底的距离大于形成第一类互联线701的金属层与衬底的距离。在版图设计中，y方向的尺寸大于x方向的尺寸，即在实际设置中m的实际数值会远大于n，第二类互联线702的长度大于第一类互联线701的长度，第二类互联线702的电阻对于信号的影响更大，而在版图设计中图层越高的金属层的电阻率越低，通过较高图层的金属层形成第二类互联线702，以降低第二类互联线702的电阻，从而提高存储数据传输的准确性。

在一些实施例中，第一类互联线701的宽度为2um~3um，具体地，第一类互联线701的宽度可以设置为2.25um、2.50um或2.75um。

在一些实施例中，第二类互联线702的宽度为0.5um~1um，具体地，第二类互联线702的宽度可以设置为0.6um、0.7um、0.8um或0.9um。

对于反熔丝子阵列版图51，在另一个例子中，参考图7，反熔丝子阵列版图51，包括：沿y方向排列的m个反熔丝集合版图70，每一反熔丝集合版图70用于定义反熔丝存储块，且反熔丝存储块中包括多个反熔丝存储单元。

反熔丝存储阵列版图50，包括：第一类互联线701、第二类互联线702和第三类互联线703；其中，第一类互联线701、第二类互联线702和第三类互联线703用于连接反熔丝存储阵列版图50中所有的反熔丝存储单元。

具体地，第三类互联线703设置于反熔丝集合版图70中，第三类互联线703用于，在x方向上耦接反熔丝存储块中的反熔丝存储单元；第二类互联线702设置于每一间隙位中，第二类互联线702用于，在y方向上耦接第三类互联线703；第一类互联线701用于，在x方向上耦接不同间隙位的第二类互联线702。

在一个例子中，每一存储块11接收32bit地址信息，则第三类互联线703用于传输<0:31>的地址信息，每一组第三类互联线703在实际设置中包括32根信号线，如图7所示的反熔丝存储阵列版图50中，横向设置的第三类互联线703的组数量与反熔丝子阵列版图51中包含的反熔丝集合版图70的数量相同，即包括m组第三类互联线703，即横向设置的信号线包括32*m根。

由于每一第三类互联线703在x方向上连接了反熔丝存储块中的所有反熔丝存储单元，第二类互联线702在y方向上仅需连接所有的第三类互联线703，即可连接反熔丝子阵列版图51中的所有反熔丝存储单元，图7所示的第二类互联线702设置于每一间隙位中，以在y方向上连接反熔丝子阵列版图51中的所有反熔丝存储单元；需要说明的是，由于第二类互联线702传输的信号与第三类互联线703传输的信号相同，即第二类互联线702用于传输<0:31>的地址信息，每一组第二类互联线702在实际设置中包括32根信号线。

由于第二类互联线702在y方向上连接反熔丝子阵列版图51中的所有反熔丝存储单元，第一类互联线701在x方向上仅需连接所有第二类互联线702，即可连接反熔丝存储阵列版图50中的所有反熔丝存储单元，图7所示的第一类互联线701任意设置于任一反熔丝集合版图70位置，从而连接所有第二类互联线702；需要说明的是，由于第一类互联线701传输的信号与第二类互联线702传输的信号相同，即第一类互联线701用于传输<0:31>的地址信息，第一类互联线701在实际设置中包括32根信号线。

进一步地，由于需要设置第一类互联线701以连接在x方向间隔排布的第二类互联线702，第一类互联线701所处版图位置的反熔丝集合版图70中可以省略第三类互联线703的设置，以通过第一类互联线701一并连接反熔丝集合版图70中的所有反熔丝存储单元，从而节省第三类互联线703的线道设置。

本示例中，极大减少了横向线道与数据传输线40线道的交叉，且为数据传输线40的走线设计预留出更多的空间，优化了存储版图的线道设置；另外，由于减少了横向线道与数据传输线40线道的交叉，极大避免了数据传输过程中，横向线道与数据传输线40线道之间数据的相互影响，进一步提高了存储器的稳定性。

在一些实施例中，第一类互联线701和第三类互联线703位于同一图层，即在同一金属层中形成第一类互联线701和第三类互联线703，以简化存储器版图的形成流程。

在一些实施例中，第二类互联线702所处的图层高于第一类互联线701所处的图层，即形成第二类互联线702的金属层与衬底的距离大于形成第一类互联线701的金属层与衬底的距离。在版图设计中，y方向的尺寸大于x方向的尺寸，即在实际设置中m的实际数值会远大于n，第二类互联线702的长度大于第一类互联线701的长度，第二类互联线702的电阻对于信号的影响更大，而在版图设计中图层越高的金属层的电阻率越低，通过较高图层的金属层形成第二类互联线702，以降低第二类互联线702的电阻，从而提高存储数据传输的准确性。

在一些实施例中，第一类互联线701的宽度为2um~3um；具体地，第一类互联线701的宽度可以设置为2.25um、2.50um或2.75um。

在一些实施例中，第二类互联线702的宽度为0.5um~1um；具体地，第二类互联线702的宽度可以设置为0.6um、0.7um、0.8um或0.9um。

参考图8，对于反熔丝集合版图70，在一个例子中，相邻信号连接的反熔丝集合版图70在x方向上排列。

参考图9，对于反熔丝集合版图70，在另一个例子中，相邻信号连接反熔丝集合版图70在y方向上排列。

具体地，上述提及的“信号连接”，在一些实施例中包括预充电信号的连接线路，在一些实施例中包括输出信号的连接线路，在一些实施例中还可以包括输入信号的连接线路，本实施例并不对信号连接的具体信号进行限定。

在y方向上排列的反熔丝集合版图70之间的信号连接线路避免了与数据传输线40的线道交错，极大避免了数据传输过程中，信号连接线路与数据传输线40线道之间的相互影响，进一步提高了存储器的稳定性，同时为数据传输线40的走线设计预留出更多的空间。另外，纵向设置的信号连接线路相比于横向设置的信号连接线路，距离更短，信号压降更小，从而提高存储数据传输的准确性。

在一些实施例中，反熔丝存储阵列版图50，还包括：

驱动版图80，用于定义驱动电路，驱动电路用于为反熔丝存储块中的存储单元提供驱动信号，于y方向上反熔丝集合版图70设置于驱动版图80两侧。

具体地，驱动电路通过前文描述的第一类互联线701和第二类互联线702为每一反熔丝存储单元提供驱动信号，或通过前文描述的第一类互联线701、第二类互联线702和第三类互联线703为每一反熔丝存储单元提供驱动信号。

在一个例子中，若m为偶数，反熔丝集合版图70对称设置于驱动版图80两侧。

在一个例子中，若m为奇数，反熔丝集合版图70包括第一集合版图和第二集合版图，其中，第一集合版图用于定义驱动电路和反熔丝存储块，即第一集合版图不仅用于配置反熔丝集合版图70还用于配置驱动版图80，第二集合版图用于定义反熔丝存储块，与y方向上，第二集合版图对称设置于第一集合版图两侧。

进一步地，于y方向上，第一集合版图中，反熔丝存储块中的反熔丝存储单元对称设置于驱动电路两侧。

在y方向上，通过将驱动版图80设置于反熔丝存储阵列版图50中间位置，以避免存在与驱动电路距离过于远的反熔丝存储单元，从而避免由于线路远导致驱动信号压降太大而引起的误操作问题。

对于本实施例提供的存储器版图，通过将反熔丝存储阵列版图50拆分为多个反熔丝子阵列版图51，反熔丝子阵列版图51与数据传输线40之间构成的间隙一一对应设置，使得数据传输线40与对应连接的子处理版图21之间正对连接，不同子处理版图21与相应数据传输线40的连接长度相同，不同数据传输线40所传输的数据传输时序相同，从而避免不同比特的数据具有不同的数据传输延迟，提高存储器工作的稳定性。

需要说明的是，上述实施例所提供的存储器版图中所揭露的特征，在不冲突的情况下可以任意组合，可以得到新的存储器版图实施例。

本公开另一实施例提供一种存储器，包括上述实施例提供的存储器版图，以优化存储器版图中部分线道布局比较混乱的问题。

具体地，参考图3~图5，数据处理版图20，用于定义数据处理结构，数据处理结构用于对与存储块11交互的数据进行数据传输与放大，数据处理版图20在x方向上包括：n个子处理版图21，每一子处理版图用于定义一个子处理结构，其中，每一子处理版图21对应连接数据传输线40，其中，在y方向上，数据传输线40设置于对应连接的子处理版图21的延长区域内，简而言之，即数据传输线40设置于子处理版图21在y方向上延长所构成的矩形区域内，另外，n条数据传输线40之间的间隙构成n-1个间隙位。

反熔丝存储阵列版图50，用于定义反熔丝阵列，反熔丝阵列用于记录存储块11中错误的存储单元的地址信息，其中，反熔丝存储阵列版图50包括n-1个反熔丝子阵列版图51，n-1个反熔丝子阵列版图51一一对应设置于n-1个间隙位中。

反熔丝控制电路版图60，用于定义反熔丝控制电路，反熔丝控制电路用于控制选中反熔丝阵列中的目标反熔丝单元，反熔丝控制电路版图60设置于任意间隙位中。

通过将反熔丝存储阵列版图50拆分为多个反熔丝子阵列版图51，反熔丝子阵列版图51与数据传输线40之间构成的间隙一一对应设置，使得数据传输线40与对应连接的子处理版图21之间正对连接，不同子处理版图21与相应数据传输线40的连接长度相同，不同数据传输线40所传输的数据传输时序相同，从而避免不同比特的数据具有不同的数据传输延迟，提高存储器工作的稳定性。

参考图7，反熔丝子阵列版图51，包括：沿y方向排列的m个反熔丝集合版图70，每一反熔丝集合版图70用于定义反熔丝存储块，且反熔丝存储块中包括多个反熔丝存储单元。

反熔丝存储阵列版图50，包括：第一类互联线701和第二类互联线702；其中，第一类互联线701和第二类互联线702用于连接反熔丝存储阵列版图50中所有的反熔丝存储单元。

具体地，第三类互联线703设置于反熔丝集合版图70中，第三类互联线703用于，在x方向上耦接反熔丝存储块中的反熔丝存储单元；第二类互联线702设置于每一间隙位中，第二类互联线702用于，在y方向上耦接第三类互联线703；第一类互联线701用于，在x方向上耦接不同间隙位的第二类互联线702。

在一个例子中，每一存储块11接收32bit地址信息，则第三类互联线703用于传输<0:31>的地址信息，每一组第三类互联线703在实际设置中包括32根信号线，如图7所示的反熔丝存储阵列版图50中，横向设置的第三类互联线703的组数量与反熔丝子阵列版图51中包含的反熔丝集合版图70的数量相同，即包括m组第三类互联线703，即横向设置的信号线包括32*m根。

由于每一第三类互联线703在x方向上连接了反熔丝存储块中的所有反熔丝存储单元，第二类互联线702在y方向上仅需连接所有的第三类互联线703，即可连接反熔丝子阵列版图51中的所有反熔丝存储单元，图7所示的第二类互联线702设置于每一间隙位中，以在y方向上连接反熔丝子阵列版图51中的所有反熔丝存储单元；需要说明的是，由于第二类互联线702传输的信号与第三类互联线703传输的信号相同，即第二类互联线702用于传输<0:31>的地址信息，每一组第二类互联线702在实际设置中包括32根信号线。

由于第二类互联线702在y方向上连接反熔丝子阵列版图51中的所有反熔丝存储单元，第一类互联线701在x方向上仅需连接所有第二类互联线702，即可连接反熔丝存储阵列版图50中的所有反熔丝存储单元，图7所示的第一类互联线701任意设置于任一反熔丝集合版图70位置，从而连接所有第二类互联线702；需要说明的是，由于第一类互联线701传输的信号与第二类互联线702传输的信号相同，即第一类互联线701用于传输<0:31>的地址信息，第一类互联线701在实际设置中包括32根信号线。

进一步地，由于需要设置第一类互联线701以连接在x方向间隔排布的第二类互联线702，第一类互联线701所处版图位置的反熔丝集合版图70中可以省略第三类互联线703的设置，以通过第一类互联线701一并连接反熔丝集合版图70中的所有反熔丝存储单元，从而节省第三类互联线703的线道设置。

本示例中，极大减少了横向线道与数据传输线40线道的交叉，且为数据传输线40的走线设计预留出更多的空间，优化了存储版图的线道设置；另外，由于减少了横向线道与数据传输线40线道的交叉，极大避免了数据传输过程中，横向线道与数据传输线40线道之间数据的相互影响，进一步提高了存储器的稳定性。

在一些示例中，第二类互联线702所处的图层高于第一类互联线701所处的图层，即形成第二类互联线702的金属层与衬底的距离大于形成第一类互联线701的金属层与衬底的距离。在版图设计中，y方向的尺寸大于x方向的尺寸，即在实际设置中m的实际数值会远大于n，第二类互联线702的长度大于第一类互联线701的长度，第二类互联线702的电阻对于信号的影响更大，而在版图设计中图层越高的金属层的电阻率越低，通过较高图层的金属层形成第二类互联线702，以降低第二类互联线702的电阻，从而提高存储数据传输的准确性。

对于反熔丝集合版图70，在一个例子中，参考图9，相邻信号连接反熔丝集合版图70在y方向上排列。

在y方向上排列的反熔丝集合版图70之间的信号连接线路避免了与数据传输线40的线道交错，极大避免了数据传输过程中，信号连接线路与数据传输线40线道之间的相互影响，进一步提高了存储器的稳定性，同时为数据传输线40的走线设计预留出更多的空间。另外，纵向设置的信号连接线路相比于横向设置的信号连接线路，距离更短，信号压降更小，从而提高存储数据传输的准确性。

反熔丝存储阵列版图50，还包括：

驱动版图80，用于定义驱动电路，驱动电路用于为反熔丝存储块中的存储单元提供驱动信号，于y方向上反熔丝集合版图70设置于驱动版图80两侧。

在y方向上，通过将驱动版图80设置于反熔丝存储阵列版图50中间位置，以避免存在与驱动电路距离过于远的反熔丝存储单元，从而避免由于线路远导致驱动信号压降太大而引起的误操作问题。

需要说明的是，存储器可以是基于半导体装置或组件的存储单元或装置。例如，存储器装置可以是易失性存储器，例如动态随机存取存储器DRAM、同步动态随机存取存储器SDRAM、双倍数据速率同步动态随机存取存储器DDR SDRAM、低功率双倍数据速率同步动态随机存取存储器LPDDR SDRAM、图形双倍数据速率同步动态随机存取存储器GDDR SDRAM、双倍数据速率类型双同步动态随机存取存储器DDR2 SDRAM、双倍数据速率类型三同步动态随机存取存储器DDR3 SDRAM、双倍数据速率第四代同步动态随机存取存储器DDR4 SDRAM、晶闸管随机存取存储器TRAM等；或者可以是非易失性存储器，例如相变随机存取存储器PRAM、磁性随机存取存储器MRAM、电阻式随机存取存储器RRAM等。

本领域的普通技术人员可以理解，上述各实施例是实现本公开的具体实施例，而在实际应用中，可以在形式上和细节上对其作各种改变，而不偏离本公开的精神和范围。

Claims (15)

1.一种存储器版图，其特征在于，包括：

数据处理版图（20），用于定义数据处理结构，所述数据处理结构用于对与存储块（11）交互的数据进行数据传输与放大，所述数据处理版图（20）在排列方向上包括：n个子处理版图（21），每一所述子处理版图（21）对应连接数据传输线（40）；

其中，在所述数据传输线（40）的延伸方向上，所述数据传输线（40）设置于对应连接的所述子处理版图（21）的延长区域内，所述排列方向与所述数据传输线的延伸方向垂直，n条所述数据传输线（40）之间的间隙构成n-1个间隙位；

反熔丝存储阵列版图（50），用于定义反熔丝阵列，所述反熔丝阵列用于记录所述存储块（11）中错误的存储单元的地址信息，所述反熔丝存储阵列版图（50）包括n-1个反熔丝子阵列版图（51），所述n-1个反熔丝子阵列版图（51）一一对应设置于所述n-1个间隙位中；

反熔丝控制电路版图（60），用于定义反熔丝控制电路，所述反熔丝控制电路用于控制选中所述反熔丝阵列中的目标反熔丝单元，所述反熔丝控制电路版图（60）设置于任意所述间隙位中。

2.根据权利要求1所述的存储器版图，其特征在于，包括：

所述n个子处理版图（21）包括：在排列方向上依次排布的第一子处理版图（211）、第二子处理版图（212）、第三子处理版图（213）和第四子处理版图（214）；

所述第一子处理版图（211）连接第一数据传输线（401），所述第二子处理版图（212）连接第二数据传输线（402），所述第三子处理版图（213）连接第三数据传输线（403），所述第四子处理版图（214）连接第四数据传输线（404）；

所述第一数据传输线（401）和所述第二数据传输线（402）之间的间隙构成第一间隙位，所述第二数据传输线（402）和所述第三数据传输线（403）之间的间隙构成第二间隙位，所述第三数据传输线（403）和所述第四数据传输线（404）之间的间隙构成第三间隙位；

所述n-1个反熔丝子阵列版图（51）包括：第一反熔丝子阵列版图（511）、第二反熔丝子阵列版图（512）和第三反熔丝子阵列版图（513），所述第一反熔丝子阵列版图（511）设置于所述第一间隙位中，所述第二反熔丝子阵列版图（512）设置于所述第二间隙位中，所述第三反熔丝子阵列版图（513）设置于所述第三间隙位中。

3.根据权利要求1所述的存储器版图，其特征在于，所述n-1个反熔丝子阵列版图（51）的结构相同。

4.根据权利要求1所述的存储器版图，其特征在于，包括：

所述反熔丝子阵列版图（51），包括：沿所述数据传输线（40）的延伸方向排列的m个反熔丝集合版图（70），每一所述反熔丝集合版图（70）用于定义反熔丝存储块；

所述反熔丝存储阵列版图（50），包括：第一类互联线（701）和第二类互联线（702），其中，所述第一类互联线（701）用于，在排列方向上，耦接n-1个所述反熔丝子阵列版图（51）中处于同一排的n-1个所述反熔丝存储块中的反熔丝存储单元，所述第二类互联线（702）用于，在所述数据传输线（40）的延伸方向上耦接所述第一类互联线（701）。

5.根据权利要求1所述的存储器版图，其特征在于，包括：

所述反熔丝子阵列版图（51），包括：沿所述数据传输线（40）的延伸方向排列的m个反熔丝集合版图（70），每一所述反熔丝集合版图（70）用于定义反熔丝存储块；

所述反熔丝存储阵列版图（50），包括：第一类互联线（701）、第二类互联线（702）和第三类互联线（703）；

所述第三类互联线（703）设置于反熔丝集合版图（70）中，用于在排列方向上，耦接所述反熔丝存储块中的反熔丝存储单元；

所述第二类互联线（702）设置于每一所述间隙位中，用于在所述数据传输线（40）的延伸方向上，耦接所述第三类互联线（703）；

所述第一类互联线（701）用于在排列方向上，耦接不同间隙位的所述第二类互联线（702）。

6.根据权利要求5所述的存储器版图，其特征在于，所述第一类互联线（701）与所述第三类互联线（703）位于同一图层。

7.根据权利要求4~6任一项所述的存储器版图，其特征在于，所述第二类互联线（702）所处的图层高于所述第一类互联线（701）所处的图层。

8.根据权利要求7所述的存储器版图，其特征在于，所述第一类互联线（701）的宽度为2um~3um，所述第二类互联线（702）的宽度为0.5um~1um。

9.根据权利要求4~6任一项所述的存储器版图，其特征在于，相邻信号连接的所述反熔丝集合版图（70）在排列方向上排列。

10.根据权利要求4~6任一项所述的存储器版图，其特征在于，相邻信号连接的所述反熔丝集合版图（70）在所述数据传输线（40）的延伸方向上排列。

11.根据权利要求4~6任一项所述的存储器版图，其特征在于，所述反熔丝存储阵列版图（50），还包括：

驱动版图（80），用于定义驱动电路，所述驱动电路用于为所述反熔丝存储块中的反熔丝存储单元提供驱动信号；

于所述数据传输线（40）的延伸方向上，所述反熔丝集合版图（70）设置于所述驱动版图（80）两侧。

12.根据权利要求11所述的存储器版图，其特征在于，若m为偶数，所述反熔丝集合版图（70）对称设置于所述驱动版图（80）两侧。

13.根据权利要求11所述的存储器版图，其特征在于，若m为奇数，所述反熔丝集合版图（70）包括第一集合版图和第二集合版图，其中，所述第一集合版图用于定义所述驱动电路和所述反熔丝存储块，所述第二集合版图用于定义所述反熔丝存储块，于所述数据传输线（40）的延伸方向上，所述第二集合版图对称设置于所述第一集合版图两侧。

14.根据权利要求13所述的存储器版图，其特征在于，于所述数据传输线（40）的延伸方向上，所述第一集合版图中的反熔丝存储单元对称设置于所述驱动电路两侧。

15.一种存储器，其特征在于，包括权利要求1~14任一项所述的存储器版图。