CN102332294A - 电阻变化型随机存取存储器装置 - Google Patents

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Abstract

本发明涉及电阻变化型随机存取存储器装置。该电阻变化型随机存取存储器装置包括：存储器单元阵列，多个存储器单元以二维形式布置在存储器单元阵列中，存储器单元的电流路径具有串联连接的存取晶体管和可变电阻元件；多个位线；多个电源线；及多个字线，其控制存取晶体管的导通和非导通，其中，字线相邻设置的两个存储器单元共享位线接触部，从而形成存储器单元对，连接到两个相邻位线的所有存储器单元对通过各电源线接触部连接到对应的电源线，且电源线由位线的布线层上方的布线层构成，电源线的间隔大于位线的间隔。本发明能够提供降低每存储器单元的单位面积并防止布线加工的产率降低的电阻变化型随机存取存储器装置。

Description

电阻变化型随机存取存储器装置
相关申请的交叉参考
本申请包含与2010年6月10日向日本专利局提交的日本在先专利申请JP 2010-133295的公开内容相关的主题，在这里将该在先申请的全部内容以引用的方式并入本文。
技术领域
本发明涉及一种电阻变化型随机存取存储器装置，所述电阻变化型随机存取存储器装置的存储器单元具有串联连接的存取晶体管和可变电阻元件。
背景技术
通过将预充电电压(pre-charge voltage)施加到位线并读取放电速度间的差异来使用的非易失存储器装置是众所周知的。
对于可应用有该读取方法的非易失半导体存储器装置，(闪速)EEPRPM就是其中一种。
另一方面，为了取代FG型(闪速)EEPROM，电阻变化型随机存取存储器装置作为用于快速数据重写的非易失存储器装置受到重视。
对于电阻变化型随机存取存储器装置，如下存储器装置是已知的：该存储器装置是所谓的RRAM，其能够使可变电阻元件Rcell的电阻值在导电离子输入到导电膜及从导电膜输出时的变化对应于存储器状态(例如，参见非专利文献1和2(K.Aratani，et al.，“A Novel ResistanceMemory with High Scalability and Nanosecond Switching”，Technical DigestIEDM 2007，第783-786页，以及Shyh-Shyuan Sheu，et al.，“A 5ns Fast WriteMulti-Level Non-Volatile 1K bits RRAM Memory with Advance Write Scheme”，2009 Symposium on VLSI Circuits Digest of Technical Papers，第82-83页)。
RRAM的每个存储器单元包括在位线和电源线(也称为“板线(plateline)”)之间串联连接的存取晶体管和可变电阻元件。
特别是，非专利文献2披露了如下装置结构：该装置结构通过使用多路复用器(MUX)来切换各个位线和电源线，从而能够在更小的布线载荷的情况下更快地写入和擦除数据。
在非专利文献1所述的RRAM中，可变电阻元件的第一电极通过存取晶体管连接到具有较小载荷的位线，位线的电压更快地变化。
然而，可变电阻元件的第二电极连接到板线，且行方向上和列方向上的多个存储器单元共享板线。因此，板线具有较大载荷，从而不能实现快速的电压变化。
因此，RRAM不适于随机存取操作。
另一方面，非专利文献2所述的RRAM披露了如下结构：该结构改善了上述问题，通过列方向上的电源线驱动可变电阻元件的第二电极。
但非专利文献1和2均未披露具体使用多层布线层和包含能够减少每单元的单位面积的布线的布局。
然而，尤其需要将位线加工成最小加工尺寸F，如果相似地将电源线加工成最小加工尺寸F，则集成难度变高，产率变低。如今还仍未提出能够通过使用多层布线层和布线布局来防止产率降低的电阻变化型随机存取存储器装置。
发明内容
因而，期望提供一种能够降低每存储器单元的单位面积并防止布线加工的产率降低的电阻变化型随机存取存储器装置。
根据本发明的实施例的一种电阻变化型随机存取存储器装置包括存储器单元阵列、多个位线、多个电源线和多个字线。
在所述存储器单元阵列中，多个存储器单元以二维形式布置，所述存储器单元的电流路径具有串联连接的存取晶体管和可变电阻元件。
所述多个位线连接到所述电流路经的一端。
所述多个电源线连接到所述电流路径的另一端。
所述多个字线控制所述存取晶体管的导通和非导通。
所述字线相邻设置的两个所述存储器单元共享位线接触部，从而形成存储器单元对。
连接到两个相邻的所述位线的所有所述存储器单元对通过各电源线接触部连接到对应的所述电源线。
另外，所述电源线由所述位线的布线层上方的布线层构成，所述电源线的间隔大于所述位线的间隔。
在本发明的实施例中，优选地，所述存储器单元对交替地连接到在列方向上相邻的两个所述位线。
或者，优选地，所述存储器单元阵列布置为如下形式：连接到奇数位线的所述存储器单元对与连接到偶数位线的所述存储器单元对是通过不同的字线选择的。
另外，作为另一优选实施例，数目可由所有所述字线选择的所述存储器单元对连接到各相邻的两个所述位线。
根据上述结构，各个存储器单元对中的两个存储器单元共享所述位线接触部。于是，在通过某个布线层(例如，第一布线层)形成用于连接所述位线接触部的所述位线的情况下，通过所述布线层(例如，所述第一布线层)上方的布线层形成所述电源线。各个电源线连接到所述电源线接触部，从而需要在所述电源线接触部周围的下层侧布置所述位线。
在本发明的实施例中，两个存储器单元共享所述位线接触部，所以降低了由各个位线电连接的接触部的数目，从而通过该降低位线的布线的设计自由度变高。由于共享位线接触部且通过不同的布线层形成位线和电源线，所以每存储器单元的单位面积变小。
另外，共享位线接触部的两个存储器单元(存储器单元对)连接到不同字线。于是，如在优选示例中，可进行不同字线的选择和非选择控制(存取晶体管的控制)。
而且，与位线的布线间隔相比，上层中的电源线的布线间隔更宽松，因此，可防止布线形成时的产率降低。
根据本发明的实施例，可提供一种能够降低每存储器单元的单位面积并能够防止布线加工时的产率降低的电阻变化型随机存取存储器装置。
附图说明
图1A和图1B是第一和第二实施例及变形示例的存储器单元的等效电路图。
图2是两个相邻的存储器单元部分的装置剖面结构。
图3A和图3B表示可变电阻元件的剖面和操作。
图4是第一和第二实施例的IC芯片(存储器装置)的框图。
图5是X选择器的电路图。
图6是Y选择器的电路图。
图7是两个WL驱动器单元的电路图。
图8是CSW驱动器单元的电路图。
图9是第一实施例相关的存储器单元阵列的等效电路图。
图10是第一实施例相关的存储器单元阵列的中间形成过程的平面图。
图11是图10之后的存储器单元阵列的中间形成过程的平面图。
图12是图11之后的存储器单元阵列的中间形成过程的平面图。
图13是第一和第二实施例相关的存储器单元的立体图。
图14是表示电源线的加工形状的变形示例1的平面图。
图15是表示电源线接触部和电源线的重叠宽度的变形示例2的示意剖面图。
图16是表示第一实施例相关的BL驱动器和SL驱动器的主要部分的电路图。
图17表示第一实施例相关的操作波形图。
图18表示第一实施例相关的另一操作波形图。
图19表示第一实施例相关的另一操作波形图。
图20表示第一实施例相关的另一操作波形图。
图21是第二实施例相关的存储器单元阵列的等效电路图。
图22是第二实施例相关的存储器单元阵列的中间形成过程的平面图。
图23是图22之后的存储器单元阵列的中间形成过程的平面图。
图24是图23之后的存储器单元阵列的中间形成过程的平面图。
图25是表示电源线的加工形状的变形示例3的平面图。
图26是表示第二实施例相关的BL驱动器和SL驱动器的主要部分的电路图。
图27表示第二实施例相关的操作波形图。
图28表示第二实施例相关的另一操作波形图。
图29表示第二实施例相关的另一操作波形图。
图30表示第二实施例相关的另一操作波形图。
图31是(控制电路11中的)产生使能信号的电路部分的电路图。
具体实施方式
通过参照附图，以下述顺序说明本发明的实施例。
1.第一实施例：存储器单元对在行方向和列方向上的交错布置
2.第二实施例：存储器单元对的矩阵布置
1.第一实施例
存储器单元结构
图1A和图1B是本发明的实施例的存储器单元的等效电路图。注意，图1A表示写入电流Iw的方向，图1B表示擦除电流Ie的方向，图1A和图1B的存储器单元结构是相同的。
图1A和图1B所示的存储器单元MC具有一个可变电阻元件Rcell和一个存取晶体管AT。
可变电阻元件Rcell的一端连接到电源线SL，另一端连接到存取晶体管AT的源极。存取晶体管AT的漏极连接到位线BL，栅极连接到字线WL。
图2表示两个相邻的存储器单元部分的对应部分的装置结构。图2是没有遮挡部分情况下的示意剖面图。另外，图2中未特别提到的空置部分填充有绝缘膜或形成(一些)其它部件。
图2所示的存储器单元MC中的存取晶体管AT形成在半导体基板100上。
更具体地，在半导体基板100上形成待成为存取晶体管AT的源极(S)和漏极(D)的两个杂质区域，隔着栅极绝缘膜在所述杂质区域之间的基板区域上形成由多晶硅等制成的栅电极。这里，栅电极构成在行方向(图2的横向)上布线的字线WL，待成为漏极(D)的杂质区域设置在字线WL的前侧处(图2中的与纸面垂直的方向上的前侧处)，待成为源极(S)的杂质区域设置在(纸面的)纵深侧处。
两个存储器单元共享漏极(D)，漏极(D)通过公共位线接触部BLC 12连接到由第一布线层(1M)形成的位线BL。
注意，在图2中，在位线方向上相邻的两个存取晶体管(纸面的纵深侧处的存取晶体管AT1和纸面的前侧处的存取晶体管AT2)共享公共位线接触部BLC 12。
在字线方向的一侧和另一侧处隔着公共位线接触部BLC设置两个存储器单元对，这两个存储器单元对不同于具有公共位线接触部BLC的存储器单元对。图2所示的两个源极(S)表示不同的两个存储器单元对的源极杂质区域。
在各个源极(S)上重复堆叠插头104和平台垫105(由布线层形成)，由此形成电源线接触部SLC。在电源线接触部SLC上形成可变电阻元件Rcell。可变电阻元件Rcell可形成在多层布线结构中的任何一层，这里，可变电阻元件Rcell大致形成在第四至第五层中。
可变电阻元件Rcell的膜结构(堆叠结构)为：在下电极101与成为电源线SL的上电极之间具有绝缘膜102和导电膜103。
例如，可使用SiN、SiO2或Gd2O3等作为绝缘膜102的材料。
例如，可使用包含Cu、Ag、Zr和Al中的一种以上的金属元素的金属膜、合金膜(如CuTe合金膜)或金属化合物膜等作为导电膜103的材料。注意，只要所使用的金属元素具有易离子化特性，也可使用除Cu、Ag、Zr和Al之外的金属元素。此外，期望与Cu、Ag、Zr和Al中的至少一种金属结合的元素是S、Se和Te中的至少一种元素。于是，导电膜103形成为“离子供应层”。
图2表示两个连接到不同电源线SL的可变电阻元件Rcell。这里，在位线BL方向上邻近的存储器层(绝缘膜102)是由同一个层形成，在位线BL方向上邻近的离子供应层(导电膜103)以及在位线BL方向上邻近的电源线SL也是如此。另外，对于另一结构来说，位线方向上的存储器单元共享电源线SL，每个存储器单元的存储器层和离子供应层独立地形成。
在本实施例中，可通过位线BL的布线层的上层布线层形成电源线SL。这里，通过第一布线层(1M)形成位线BL，电源线SL形成在第四和第五布线层中。注意，在示例中，也可通过第二(2M)层布线层或更上的布线层形成电源线SL。
图3A和图3B表示可变电阻元件Rcell的放大图及电流方向和施加电压值的示例。
作为示例，图3A和图3B表示通过SiO2形成绝缘膜102及通过Cu-Te类合金化合物形成导电膜103的情况。
在图3A中，在绝缘膜102侧是电压的负电极侧及导电膜103侧是电压的正电极侧的情况下，将电压施加到下电极101和上电极(电源线SL)上。例如，将位线BL接地为0V，将+3V电压施加到电源线SL。
接着，导电膜103中所包含的Cu、Ag、Zr、Al离子化，从而具有受到负电极侧吸引的特性。这些金属导电离子注入绝缘膜102。因而，绝缘膜102的绝缘特性变低，于是由于绝缘特性变低的原因而具有导电特性。因此，写入电流Iw在图3A所示的方向上流动。这个操作称作“写入(操作)”或“设定(操作)”。
另一方面，在绝缘膜102侧是电压的正电极侧及导电膜103侧是电压的负电极侧的情况下，将电压施加到下电极101和上电极(电源线SL)上。例如，将电源线SL接地为0V，将+1.7V电压施加到位线BL。
然后，注入到绝缘膜102中的导电离子返回到导电膜103，从而绝缘膜102复位到写入之前的电阻值为高的状态。这个操作称作“擦除(操作)”或“复位(操作)”。在复位时，擦除电流Ie在图3B所示的方向上流动。
注意，以下，“设定”用于表示“将导电离子充分地注入绝缘膜”，“复位”用于表示“从绝缘膜充分地抽取导电离子”。
对于这点，可将数据的写入状态或擦除状态任意定义为一个状态(设定或复位)。
在下面的说明中，绝缘膜102的绝缘特性变低且整个可变电阻元件Rcell的电阻值充分变低的情况对应于数据的“写入(设定)”。另一方面，绝缘膜102的绝缘特性返回到原初始状态且整个可变电阻元件Rcell的电阻值充分变高的情况对应于“擦除(复位)”。
这里，通常地，图1A和图1B所示的可变电阻元件Rcell的电路符号的箭头与设定时(这里，为写入时)的电流处于同一方向。
通过重复上述设定和复位，实现了使可变电阻元件Rcell的电阻值在高电阻状态和低电阻状态之间可逆地变化的二进制存储器。另外，由于即使在停止施加电压时仍保持数据，所以可变电阻元件Rcell能够用作非易失存储器。
注意，在设定时，实际上，绝缘膜102的电阻值随着绝缘膜102内的金属离子的量而发生变化，因此可将绝缘膜102视为存储和保持数据的“存储器层”。
通过形成使用可变电阻元件Rcell的存储器单元并设置多个这样的存储器单元，可形成电阻变化型随机存取存储器的存储器单元阵列。电阻变化型随机存取存储器包括存储器单元阵列及其驱动电路(外围电路)。
IC芯片结构
图4是IC芯片的框图。
所示的半导体存储器装置具有存储器单元阵列1，在存储器单元阵列1中，图1A～图3B所示的存储器单元MC布置成在行方向上具有(M+1)个单元及在列方向上具有(N+1)个单元的矩阵。通过将存储器单元阵列1及其外围电路集成在同一半导体芯片中来形成半导体存储器装置。这里，“N”和“M”是相对大的自然数，可以任意设定它们的具体值。
在存储器单元阵列1中，(N+1)个字线WL<0>～WL<N>分别公共连接在行方向上布置的(M+1)个存储器单元MC中的存取晶体管AT的栅极，这(N+1)个字线WL<0>～WL<N>在列方向上以预定间隔布置。另外，(M+1)个位线BL<0>～BL<M>分别公共连接在列方向上布置的(N+1)个存储器单元MC中的存取晶体管AT的漏极，这(M+1)个位线BL<0>～BL<M>在行方向上以预定间隔布置。这(M+1)个位线BL<0>～BL<M>引出到存储器单元阵列1的外部。
(M/2)个电源线SL公共连接列方向上的可变电阻元件Rcell的与存取晶体管AT相对的一侧处的节点，这(M/2)个电源线SL在行方向上以预定间隔布置。这(M/2)个电源线SL引出到存储器单元阵列1的外部。
如图4所示，外围电路包括既充当X(地址)解码器又充当Y(地址)解码器的预解码器(PRE-DEC)3、WL驱动器(WL DRV.)4、列开关5和CSL驱动器6。外围电路还包括I/O缓冲器(输入/输出缓冲器)9。外围电路还包括写入/擦除驱动器(在下文，称作“BL驱动器(BLDRV.)”)10、控制电路11和电源线驱动器(SL DRV.)12。
注意，图4省略了诸如读出放大器之类的读出系统电路、进行写禁止等的逻辑块、通过电源电压产生各种电压的电路或时钟信号的生成控制电路等。
预解码器3将输入地址信号(地址)分解成X地址信号和Y地址信号。预解码器3使用X解码单元对X地址信号进行解码，并使用Y解码单元对Y地址信号进行解码。
通过将X选择器(未图示)用作基本单元来形成预解码器3内的X解码单元。X解码单元是如下电路：该电路对从预解码器3输入的X地址信号进行解码并基于解码结果将所选择的X选择信号X_SEL发送到WL驱动器4。下文将详细说明X选择器。
通过将Y选择器(未图示)用作基本单元来形成预解码器3内的Y解码单元。Y解码单元是如下电路：该电路对输入的Y地址信号进行解码并基于解码结果将所选择的Y选择信号Y_SEL发送到CSL驱动器6。下文将详细说明Y选择器。
WL驱动器4包括(N+1)个对应于每个字线WL的驱动器单元(未图示)。(N+1)个字线WL<0>～WL<N>中的对应的一个字线连接到一个WL驱动器单元的输出。响应于从预解码器3的X解码单元输出的X选择信号X_SEL，选择一个WL驱动器单元。WL驱动器单元是如下电路：该电路在被选择时将预定电压施加到与该电路的输出连接的字线WL。下文将详细说明WL驱动器单元。
通过将CSW驱动器单元用作基本单元来形成CSL驱动器6。CSL驱动器6是如下电路：该电路驱动作为控制列开关5的布线的列选择线CSL<0>及其反转信号线/CSL<0>、…、列选择线CSL<M/2>及其反转信号线/CSL<M/2>。下文将详细说明CSW驱动器单元。
列开关5可以是NMOS晶体管(或可使用PMOS晶体管)所单独形成的开关51或图4所示的传输栅的组合。这里，各个开关51与每个位线BL和电源线SL连接，从而存在(M+1+M/2)个开关51。
如下所述，形成列开关5的各个开关是传输栅。
对应于位线BL的列开关5的传输栅控制位线BL与全局位线之间的连接。
更具体地，通过对应的传输栅控制偶数地址的位线BL<0>、BL<2>…(在下文中，称作“偶数位线”)与偶数全局位线GBL_Even的连接。相似地，通过对应的传输栅控制奇数地址的位线BL<1>、BL<3>…(在下文中，称作“奇数位线”)与奇数全局位线GBL_Odd的连接。
BL驱动器10连接到I/O缓冲器9，来自外部的数据通过I/O缓冲器9输入到BL驱动器10，BL驱动器10响应于输入数据控制全局位线(GBL_Even、GBL_Odd)。
SL驱动器12连接到I/O缓冲器9，来自外部的数据通过I/O缓冲器9输入到SL驱动器12，SL驱动器12响应于输入数据控制电源线。
使用来自控制电路11的各种使能信号(EvenEn，OddEn，WEn)对BL驱动器10和SL驱动器12进行控制。
写入使能信号WRT、擦除使能信号ERS和数据读出信号RD输入到控制电路11，控制电路11基于这三个信号操作。
控制电路11具有以下四个功能：
(1)用于将WL选择使能信号WLEN提供到WL驱动器4内的各WL驱动器单元的字线控制功能；
(2)借助预解码器3(或直接)控制CSL驱动器6以使各个开关51处于导通或非导通的功能；
(3)在写入和擦除时向BL驱动器10提供偶数列使能信号(EvenEn)和奇数列使能信号(OddEn)以控制操作电压(大小和方向)的供应的功能；和
(4)控制诸如读出放大器(未图示)之类的读出系统电路和禁止电路的功能。
注意，对于控制电路11输出的各种控制信号，图4仅示出了它们的符号，下文将详细说明它们的电平变化。
控制系统电路
接着，将说明作为预解码器3的X解码器单元的基本结构的X选择器和作为预解码器3的Y解码器单元的基本结构的Y选择器。随后，将说明作为WL驱动器4的基本结构的WL驱动器。
图5表示X选择器20的电路示例。
图5所示的X选择器20包括四个处于前级的反相器INV0～INV3、四个处于中间级的NAND电路NAND0～NAND3和其它四个连接在后级中的反相器INV4～INV7。
X选择器20是如下电路：当X地址位X0、X1输入到该电路时，该电路响应于解码结果激活X选择信号X_SEL0～X_SEL3中的一个(例如，使信号成为高电平)。
图5是2位解码的示例，可根据输入的X地址信号的位数，通过扩展或多级延伸图5所示的结构来实现用于支持2位输入之外的输入的X解码单元。
图6表示Y选择器30的电路示例。
图6所示的Y选择器30包括四个处于前级的反相器INV8～INV11、四个处于中间级的NAND电路NAND4～NAND7和其它四个连接在后级中的反相器INV12～INV15。
Y选择器30是如下电路：当Y地址位Y0、Y1输入到该电路时，该电路响应于解码结果激活Y选择信号Y_SEL0～Y_SEL3中的一个(例如，使信号成为高电平)。
图6是2位解码的示例，可根据输入的Y地址信号的位数，通过扩展或多级延伸图6所示的结构来实现用于支持2位输入之外的输入的预解码器3。
图7是表示两个WL驱动器单元4A的电路图。
在WL驱动器4内，在列方向上设置(N+1)个图示的WL驱动器单元4A。
(N+1)个WL驱动器单元4A通过一个由图5等所示的X选择器20选择(激活)的X选择信号X_SEL0或X_SEL1进行操作。WL驱动器单元4A响应于X选择信号X_SEL0或X_SEL1激活一个字线WL<0>或WL<1>。
图7所示的WL驱动器单元4A包括NAND电路NAND8和反相器INV16。
WL选择使能信号WLEN输入到NAND电路NAND8的一个输入，X选择信号X_SEL0或X_SEL1输入到NAND电路NAND8的另一个输入，且NAND电路NAND8的输出连接到反相器INV16的输入。从而激活或解除激活连接到反相器INV16的输出的字线WL<0>或WL<1>。
图7所示的WL选择使能信号WLEN产生自图4的控制电路11，并提供到WL驱动器4。
图8是表示两个CSL驱动器单元6A的电路图。
图8所示的CSL驱动器单元6A包括NAND电路NAND12和连接到NAND电路NAND12的输出的反相器INV21。
CSL选择使能信号CSLEN输入到NAND电路NAND12的一个输入，由图6所示的Y选择器30选择(激活)的一个Y选择信号Y_SEL0或Y_SEL1输入到NAND电路NAND12的另一个输入。当Y选择信号Y_SEL0或Y_SEL1和CSL选择使能信号CSLEN均有效(处于高电平)时，NAND电路NAND12的输出处于低电平。因而，连接到反相器INV21的输出的列选择线CSL<0>或CSL<1>的电位转变为有效电平(在这个示例中，为高电平)。
如图4所示，列选择线CSL<0>或CSL<1>的电位输入到对应开关51(传输栅的NMOS晶体管)的栅极。注意，列选择线CSL<0>或CSL<1>的反相信号取自NAND电路NAND12和反相器INV21之间的连接点，并输入到传输栅的PMOS晶体管的栅极。
图8所示的CSL选择使能信号CSLEN产生自图4所示的控制电路11，并提供到CSL驱动器6。
单元阵列结构
图9表示第一实施例相关的存储器单元阵列1的等效电路图。在图9中，仅示出了存储器单元阵列1的一部分。
在图9所示的存储器单元阵列1中，存储器单元MC以二维形式布置，存储器单元MC的电流路径具有串联连接的存取晶体管AT和可变电阻元件Rcell。
更具体地，分别连接到两个相邻字线WL<even>和WL<odd>并属于同一存储器单元列的两个存储器单元MC共享公共位线接触部BLC，从而形成存储器单元对。
存储器单元对以交错形式布置在行方向上和列方向上。由此，连接到奇数位线BL<odd>的存储器单元对和连接到偶数位线BL<even>的存储器单元对布置成由不同的字线选择。
例如，现在关注图9中的虚线所包围的区域A中的存储器单元。在相邻的存储器单元列中设置具有公共位线接触部BLC23_1的位线对和具有公共位线接触部BLC45_1的位线对。于是，具有公共位线接触部BLC23_1的位线对连接到奇数位线BL<odd1>，具有公共位线接触部BLC45_1的位线对连接到偶数位线BL<even1>。另外，通过不同的字线对(字线对(WL<2>，WL<3>)和字线对(WL<4>，WL<5>))来控制这两个存储器单元对。
区域A中的其它两个存储器单元列也是如此。另外，在区域A之外的区域中，行方向上和列方向上的其它存储器单元对(相邻的两个存储器单元列)也是如此。
在这个结构示例中的一个存储器单元中，如图13所示，由第一布线层(1M)形成的位线BL通过公共位线接触部BLC连接到存取晶体管AT的漏极(区域)D。由第二布线层(2M)形成的电源线SL通过电源线接触部SLC连接到存取晶体管AT的源极(区域)S。
从该立体图可以看到，可变电阻元件Rcell可视为设置在电源线接触部SLC的位置处。
图10～图12表示中间形成过程的平面图。这些平面图对应于图9中的区域A。
图10是表示扩散层(源极S和漏极D)至公共位线接触部BLC的形成的平面图。
如图10所示，每个晶体管对的有源区域AR形成为其纵向位于列方向上的矩形，并以交错方式布置在行方向上和列方向上。相互分离的字线对与多个间隔有一个列间隔的有源区域AR相交叉(在这个示例中，为垂直交叉)。区域A内和区域A外的其它行上的存储器单元阵列区域(未图示)也具有同样的关系。
公共位线接触部BLC23_1和公共位线接触部BLC23_2分别设置在间隔有一个列间隔的有源区域AR的处于构成字线对的两个字线(WL<2>和WL<3>)之间的中心部分。相似地，公共位线接触部BLC45_1和公共位线接触部BLC45_2分别设置在间隔有一个列间隔的有源区域AR的处于构成另一字线对的两个字线(WL<4>和WL<5>)之间的中心部分。
电源线接触部SLC设置在各个有源区域AR的端部附近。数量(每单位面积)为BLC数量的两倍的SLC设置在有源区域AR的在彼此相邻且包含在不同字线对中的两个字线(例如，WL<3>和WL<4>或WL<5>和WL<6>之间)之间延伸的部分中。
图11是在通过图10的状态的基础上形成位线BL之后并进一步形成电源线接触部SLC的平面图。
四个位线BL<even1>、BL<odd1>、BL<even2>和BL<odd2>在电源线接触部SLC周围蜿蜒穿过。另外，各个位线在其上设置有电源线接触部SLC的有源区域部分之间公共连接同一存储器单元列上的公共位线接触部BLC。
图12是在图11的状态的基础上在电源线接触部SLC的上部形成可变电阻元件Rcell(未图示，参照图13)之后并进一步在嵌入有电源线接触部SLC的层间绝缘膜上形成电源线SL的平面图。
本实施例的电源线SL的宽度对应于两个存储器单元，电源线SL布线成在列方向上延伸以覆盖两个存储器单元列中的所有电源线接触部SLC的上表面。
注意，在以最小加工尺寸F形成字线WL和位线BL的情况下，电源线SL的宽度(即，线)为2F，电源线SL间的分隔间距(即，间隔)为F。在这种情况下，假定最小加工尺寸为F，则每个存储器单元的单位面积为8F2。
变型示例1
图14表示电源线SL的加工形状的变型示例。
如图14所示，电源线SL的加工形状可形成为在电源线接触部SLC的部分上较宽而在其他部分中较窄。在该加工形状中，存在如下优点：间隔的平均宽度变宽，改善了布线材料的去除性(蚀刻部分的可移除性)，借此，使得产率更高。
由此，可使电源线在行方向上的线宽度小于电源线在行方向上的间距的两倍。
变型示例2
图15表示电源线接触部SLC和电源线SL的重叠宽度的变型示例。
如图15所示，如果电源线接触部SLC的上表面未完全被电源线SL覆盖，也不会对存储器特性产生损害。根据可变电阻元件Rcell的结构，可使可变电阻元件Rcell(图15未图示)的尺寸小于电源线接触部SLC的尺寸。
由此，可使电源线在行方向上的线宽度小于电源线在行方向上的间距的两倍。
驱动电路和操作示例
图16表示连接到存储器单元阵列1的BL驱动器10和SL驱动器12的主要部分的电路。
图16所示的驱动电路(10，12)包括五个NAND电路NAND9、NAND10和NAND18～NAND20、一个NOR电路以及四个反相器INV17～INV20。
从图4中的I/O缓冲器9发出的数据D<0>和D<1>分别提供到NAND电路NAND9的一个输入和NAND电路NAND10的一个输入。偶数列使能信号(EvenEn)提供到NAND电路NAND9的另一个输入，奇数列使能信号(OddEn)提供到NAND电路NAND10的另一个输入。
NOR电路NOR根据NAND电路NAND9和NAND10的各个输出产生中间数据D<01>。NOR电路NOR的输出连接到NAND电路NAND20的一个输入。另外，NOR电路NOR的输出通过反相器INV17还连接到NAND电路NAND18和NAND19的第一输入。偶数列使能信号(EvenEn)提供到NAND电路NAND18的第二输入，奇数列使能信号(OddEn)提供到NAND电路NAND19的第二输入。写入使能信号(WEn)提供到NAND电路NAND18和NAND19的第三输入和NAND电路NAND20的另一输入。
通过NAND电路NAND18的反相输出驱动位线BL<0>，通过NAND电路NAND20的反相输出驱动电源线SL<0>，通过NAND电路NAND19的反相输出驱动位线BL<1>。
图17～图20表示通过分别驱动字线WL<0>和字线WL<2>而进行的图16中的存储器单元MC1和MC2的设定操作和复位操作的波形图。
在图16的驱动电路中，如果D<0>等于H(图17中的(E))，则设定操作启动，而如果D<0>等于L(图18中的(E))，则复位操作启动。另外，当选择偶数位线时，偶数列使能信号(EvenEn)等于H，而当选择奇数位线时，奇数列使能信号(OddEn)等于H。
当设定存储器单元MC1(图17中的(A)～(K))时，首先，选择字线WL<0>。当选择字线WL<0>时，位线<0>侧处的存储器单元被选择，而位线<1>侧处的存储器单元没有被选择。在字线WL<0>上升到H的状态下(图17中的(A))，产生写入使能信号(WEn)的脉冲。对此，电源线<0>和位线<0>响应于D<0>而反相。位线<1>处于非操作状态。在字线WL<0>等于H的状态下，电源线<0>等于H，位线<0>等于L，因此，电流I<0>在存储器单元R<0>的设定方向上流动，从而进行设定操作。在这种情况下，用于选择位线<1>的字线WL关闭，从而连接到位线<1>的存储器单元中不出现任何干扰。
当复位存储器单元MC1(图18中的(A)～(K))时，通过将D<0>设定成L执行上述操作。由此，在存储器单元MC1中，电流I<0>在与图16所示的方向相反的方向上流动，从而执行复位操作。
另一方面，当设定存储器单元MC2(图19中的(A)～(K))时，通过等于L的偶数列使能信号(EvenEn)和等于H的奇数列使能信号(OddEn)执行与上述操作相似的操作。
另外，当复位存储器单元MC2(图20中的(A)～(K))时，在等于L的(EvenEn)和等于H的(OddEn)的情况下输入等于L的D<0>。
在这个实施例中，可实现如下存储器单元阵列：在该存储器单元阵列中，共享位线接触部BLC，且通过使用任意字线来执行奇数选择和偶数选择。另外，在以最小加工尺寸F来加工位线BL以降低单元尺寸的情况下，通过使上层中的电源线SL的布线间距大于最小加工尺寸来降低集成难度，从而可防止布线形成中的产率的降低。
而且，电源线和位线均加工成线，因此，载荷更小，且结构更适于高速操作。
如上所述，可实现具有更高速度和高产率的电阻变化型随机存取存储器装置，及实现其每存储器单元的单位面积被降低至大约8F2的微型存储器单元。
注意，通过使用变型示例1或2等，可使电源线SL的宽度变小，从而线与间隔之间的比率更接近于1∶1，由此，可进一步改善产率。
2.第二实施例
图21表示第二实施例相关的存储器单元阵列1的等效电路图。
与图9相比，在图21所示的存储器单元阵列1中，具有公共位线接触部的存储器单元对以两倍的密度布置成矩阵形式。
另外，存储器单元对连接到相邻的各位线，可通过所有字线选择存储器单元对。而且，存储器单元阵列1是由连接到奇数位线BL<1>、BL<3>、…的存储器单元对与连接到偶数位线BL<0>、BL<2>、…的存储器单元对之间的相同字线选择的存储器单元对布置而成。
在该存储器单元的布置中，假定最小加工尺寸是F，则每存储器单元的单位面积为6F2。
图22～图24表示中间形成过程的平面图。这些平面图对应于图21中的区域B。
图22是表示扩散层(源极(区域)S和漏极(区域)D)到公共位线接触部BLC的形成的平面图。
如图22所示，每个晶体管对的有源区域AR形成为纵向处于列方向上的矩形。相互分离的字线对与行方向上的多个有源区域AR交叉(在这个示例中，为垂直交叉)。区域B中和区域B外的其它行的存储器单元阵列区域(未图示)的关系与此相类似。
公共位线接触部BLC01_1、BLC01_2、BLC01_3和BLC01_4分别设置在有源区域AR的位于构成字线对的两个字线(WL<0>和WL<1>)之间的中间部分中。相似地，公共位线接触部BLC23_1、BLC23_2、BLC23_3和BLC23_4分别设置在有源区域AR的位于构成另一字线对的两个字线(WL<2>和WL<3>)之间的中间部分中。
电源线接触部SLC设置在各个有源区域AR的端部附近。于是，(每单位面积)数量为位线接触部BLC的数量的两倍的电源线接触部SCL设置在有源区域AR的在彼此相邻且包含在不同字线对中的两个字线之间(例如，在WL<1>和WL<2>之间)延伸的一部分中。
图23是以图22的状态为基础在形成位线BL之后并进一步形成电源线接触部SLC的平面图。
四个位线(即，BL<0>～BL<3>)在电源线接触部SLC周围蜿蜒穿过。另外，位线在其上设置有电源线接触部SLC的有源区域部分之间公共连接同一存储器单元列中的公共位线接触部BLC。
图24是在图23的状态的基础上在电源线接触部SLC的上部形成可变电阻元件Rcell(未图示，参照图13)之后并进一步在嵌入有电源线接触部SLC的层间绝缘膜上形成电源线SL的平面图。
本实施例的电源线SL的宽度对应于两个存储器单元，电源线SL布线成在列方向上延伸以覆盖两个存储器单元列中的所有电源线接触部SLC的上表面。
注意，在以最小加工尺寸F形成字线WL和位线BL的情况下，电源线SL的宽度(即，线)为2F，电源线SL间的分隔间距(即，间隔)为F。在这种情况下，假定最小加工尺寸为F，则每存储器单元的单位面积为4F2。
变型示例3
图25表示电源线SL的加工形状的变型示例。
如图25所示，电源线SL的加工形状可形成为在电源线接触部SLC部分上较宽而在其他部分中较窄。在该加工形状中，存在如下优点：间隔的平均宽度变宽，改善了布线材料的去除性(蚀刻部分的可移除性)，借此，使得产率更高。
由此，可使电源线在行方向上的线宽度小于电源线之间在行方向上的间距的两倍。
驱动电路和操作示例
图26表示连接到存储器单元阵列1的BL驱动器10和SL驱动器12的主要部分的电路。
除图16中的结构之外，图26所示的驱动电路(10，12)还包括NAND电路NAND21、NAND22。另外，设置取代反相器INV18的NOR电路NOR1，并设置取代反相器INV19的NOR电路NOR2。
图27～图30表示通过分别驱动字线WL<0>和字线WL<2>而进行的图26中的存储器单元MC1和MC2的设定操作和复位操作的波形图。
操作与第一实施例相同，从而省略了说明。
图31表示第一和第二实施例中所用的使能信号的生成电路部件。
该电路部件使输入X0经过两个反相器INV30和INV31以便从反相器INV30的输出获得奇数列使能信号(OddEn)以及从反相器INV31的输出获得偶数列使能信号(EvenEn)。
本领域技术人员应当理解，依据设计要求和其它因素，可以在本发明所附的权利要求或其等同物的范围内进行各种修改、组合、次组合及改变。

Claims (13)

1.一种电阻变化型随机存取存储器装置，其包括：
存储器单元阵列，多个存储器单元以二维形式布置在所述存储器单元阵列中，所述存储器单元的电流路径具有串联连接的存取晶体管和可变电阻元件；
多个位线，其连接到所述电流路径的一端；
多个电源线，其连接到所述电流路径的另一端；以及
多个字线，其控制所述存取晶体管的导通和非导通，
其中，所述字线相邻设置的两个所述存储器单元共享位线接触部，从而形成存储器单元对，
连接到两个相邻的所述位线的所有所述存储器单元对通过各电源线接触部连接到对应的所述电源线，且
所述电源线由所述位线的布线层上方的布线层构成，所述电源线的间隔大于所述位线的间隔。
2.如权利要求1所述的电阻变化型随机存取存储器装置，其中，所述存储器单元对交替地连接到在列方向上相邻的两个所述位线。
3.如权利要求1所述的电阻变化型随机存取存储器装置，其中，所述存储器单元阵列布置为如下形式：连接到奇数位线的所述存储器单元对与连接到偶数位线的所述存储器单元对是通过不同的字线选择的。
4.如权利要求1所述的电阻变化型随机存取存储器装置，其中，每个存储器单元对的有源区域形成为列方向上长的矩形，所述有源区域在行方向上和列方向上交错布置，
相互分离的字线对与多个在行方向上间隔有一个列间隔的所述有源区域相交叉，所述字线对与所述有源区域的所述交叉在列方向上重复，
共享的所述位线接触部设置在间隔有一个列间隔的所述有源区域的处于构成所述字线对的两个字线之间的中心部分中，
在相互邻近且包含在不同的所述字线对中的两个字线之间延伸的所述有源区域的部分中设有数目为所述位线接触部的数目的两倍的所述电源线接触部，
每个列的所述位线接触部所共同连接的所述位线布线成在所述有源区域的设置有所述电源线接触部的部分之间蜿蜒穿过，且
比所述位线宽且包括所述上方布线层的所述电源线共同连接两列存储器单元布置中的所有所述电源线接触部，并且所述电源线在列方向上布线。
5.如权利要求1所述的电阻变化型随机存取存储器装置，其中，数目可由所有所述字线选择的所述存储器单元对连接到各相邻的两个所述位线。
6.如权利要求5所述的电阻变化型随机存取存储器装置，其中，所述存储器单元阵列布置为如下形式：连接到奇数位线的所述存储器单元对与连接到偶数位线的所述存储器单元对是通过相同的字线选择的。
7.如权利要求5所述的电阻变化型随机存取存储器装置，其中，每个存储器单元对的有源区域形成为列方向上长的矩形，所述有源区域布置成矩阵形式，
相互分离的字线对与多个在行方向上间隔的所述有源区域相交叉，所述字线对与所述有源区域的所述交叉在列方向上重复，
共享的所述位线接触部设置在所述有源区域的处于构成所述字线对的两个字线之间的中心部分中，
在相互邻近且包含在不同的所述字线对中的两个字线之间延伸的所述有源区域的部分中设有数目为所述位线接触部的数目的两倍的所述电源线接触部，
每个列的所述位线接触部所共同连接的所述位线布线成在所述有源区域的设置有所述电源线接触部的部分之间蜿蜒穿过，且
比所述位线宽且包括所述上方布线层的所述电源线共同连接两列存储器单元布置中的所有所述电源线接触部，并且所述电源线在列方向上布线。
8.如权利要求1所述的电阻变化型随机存取存储器装置，其中，所述电源线在行方向上的线宽小于所述电源线在行方向上的间距。
9.如权利要求1所述的电阻变化型随机存取存储器装置，其中，所述可变电阻元件设置在所述电源线接触部的接触插头和所述电源线之间。
10.如权利要求9所述的电阻变化型随机存取存储器装置，其中，所述电源线的线宽的边缘与所述可变电阻元件的电阻变化层的部分重叠。
11.如权利要求4所述的电阻变化型随机存取存储器装置，其中，所述电源线的线宽在连接到两列存储器单元布置中的所述电源线接触部的部分之外的部分中变窄。
12.如权利要求1所述的电阻变化型随机存取存储器装置，其还包括：驱动电路，其能够独立地控制奇数行上的所述存储器单元和偶数行上的所述存储器单元。
13.如权利要求1所述的电阻变化型随机存取存储器装置，其中，所述可变电阻元件是根据施加电压的方向而具有不同逻辑值写入信息的电阻变化型随机存取存储器元件。
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Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103715352A (zh) * 2012-09-28 2014-04-09 台湾积体电路制造股份有限公司 电阻可变存储器结构及其形成方法
CN104576678A (zh) * 2013-10-15 2015-04-29 爱思开海力士有限公司 可变电阻存储装置及其制造方法
CN105321949A (zh) * 2014-06-27 2016-02-10 华邦电子股份有限公司 存储单元结构及其形成方法
CN105989869A (zh) * 2015-03-16 2016-10-05 台湾积体电路制造股份有限公司 具有非对称布局的电路
CN107124905A (zh) * 2014-09-23 2017-09-01 美光科技公司 含金属硫属化合物的装置
CN107481756A (zh) * 2016-06-07 2017-12-15 来扬科技股份有限公司 电阻式存储器的读写控制装置

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR3001571B1 (fr) * 2013-01-30 2016-11-25 Commissariat Energie Atomique Procede de programmation d'un dispositif memoire a commutation bipolaire
US9368199B2 (en) 2014-09-02 2016-06-14 Kabushiki Kaisha Toshiba Memory device
JP6462902B2 (ja) * 2015-06-10 2019-01-30 東芝メモリ株式会社 抵抗変化メモリ
US9679643B1 (en) 2016-03-09 2017-06-13 Taiwan Semiconductor Manufacturing Co., Ltd. Resistive memory device having a trimmable resistance of at least on of a driver and a sinker is trimmed based on a row location
WO2019146534A1 (ja) 2018-01-25 2019-08-01 日本電気株式会社 論理集積回路
US10818729B2 (en) * 2018-05-17 2020-10-27 Macronix International Co., Ltd. Bit cost scalable 3D phase change cross-point memory
KR20210039522A (ko) 2019-10-01 2021-04-12 삼성전자주식회사 메모리 장치

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1838320A (zh) * 2005-03-16 2006-09-27 株式会社瑞萨科技 非易失性半导体存储装置
JP2008047220A (ja) * 2006-08-16 2008-02-28 Toshiba Corp 抵抗変化素子を有する半導体メモリ
JP2008091703A (ja) * 2006-10-03 2008-04-17 Toshiba Corp 半導体記憶装置
JP2009260083A (ja) * 2008-04-17 2009-11-05 Renesas Technology Corp 半導体記憶装置
US20100118592A1 (en) * 2008-11-04 2010-05-13 Sharp Kabushiki Kaisha Nonvolatile semiconductor memory device and method of controlling the same

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004185755A (ja) * 2002-12-05 2004-07-02 Sharp Corp 不揮発性半導体記憶装置
JP4830275B2 (ja) * 2004-07-22 2011-12-07 ソニー株式会社 記憶素子
JP4890016B2 (ja) * 2005-03-16 2012-03-07 ルネサスエレクトロニクス株式会社 不揮発性半導体記憶装置
JP4344372B2 (ja) * 2006-08-22 2009-10-14 シャープ株式会社 半導体記憶装置及びその駆動方法
JP2009218318A (ja) * 2008-03-10 2009-09-24 Fujitsu Ltd 半導体記憶装置及びその製造方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1838320A (zh) * 2005-03-16 2006-09-27 株式会社瑞萨科技 非易失性半导体存储装置
JP2008047220A (ja) * 2006-08-16 2008-02-28 Toshiba Corp 抵抗変化素子を有する半導体メモリ
JP2008091703A (ja) * 2006-10-03 2008-04-17 Toshiba Corp 半導体記憶装置
JP2009260083A (ja) * 2008-04-17 2009-11-05 Renesas Technology Corp 半導体記憶装置
US20100118592A1 (en) * 2008-11-04 2010-05-13 Sharp Kabushiki Kaisha Nonvolatile semiconductor memory device and method of controlling the same

Cited By (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103715352A (zh) * 2012-09-28 2014-04-09 台湾积体电路制造股份有限公司 电阻可变存储器结构及其形成方法
CN103715352B (zh) * 2012-09-28 2016-06-08 台湾积体电路制造股份有限公司 电阻可变存储器结构及其形成方法
CN104576678A (zh) * 2013-10-15 2015-04-29 爱思开海力士有限公司 可变电阻存储装置及其制造方法
CN105321949A (zh) * 2014-06-27 2016-02-10 华邦电子股份有限公司 存储单元结构及其形成方法
CN105321949B (zh) * 2014-06-27 2018-03-30 华邦电子股份有限公司 存储单元结构及其形成方法
CN107124905A (zh) * 2014-09-23 2017-09-01 美光科技公司 含金属硫属化合物的装置
CN107124905B (zh) * 2014-09-23 2020-07-21 美光科技公司 含金属硫属化合物的装置
CN105989869A (zh) * 2015-03-16 2016-10-05 台湾积体电路制造股份有限公司 具有非对称布局的电路
CN105989869B (zh) * 2015-03-16 2018-08-31 台湾积体电路制造股份有限公司 具有非对称布局的电路
CN107481756A (zh) * 2016-06-07 2017-12-15 来扬科技股份有限公司 电阻式存储器的读写控制装置
CN107481756B (zh) * 2016-06-07 2020-04-07 来扬科技股份有限公司 电阻式存储器的读写控制装置

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