CN1838321B - 有增强的位线和/或字线驱动能力的非易失性存储器设备 - Google Patents

有增强的位线和/或字线驱动能力的非易失性存储器设备 Download PDF

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Abstract

本发明涉及具有增强的位线和/或字线驱动能力的非易失性存储器设备。本发明公开了一种包括具有增强的位线和/或字线驱动能力的相变随机存取存储器(PRAM)设备，其在编程和读取操作期间支持高位线和/或字线回转速率。该相变随机存取存储器(PRAM)设备包括多个行和列的PRAM存储器单元以及至少一个电耦合到一列PRAM存储器单元的局部位线。第一和第二位线选择电路被提供来提高可以使用位线信号来存取和驱动至少一条局部位线的速率。这些第一和第二位线选择电路被配置成在从该列中的所选一个PRAM存储器单元读取数据的操作期间将至少一条局部位线的第一和第二末端电连接到总位线。

Description

有增强的位线和/或字线驱动能力的非易失性存储器设备
相关申请的交叉引用
本申请要求2005年3月24日提交的韩国申请第2005-0024541号的优先权，其公开内容通过引用合并于此。
技术领域
本发明涉及集成电路存储器设备，更具体地，涉及非易失性存储器设备。
背景技术
一类非易失性存储器设备包括相变随机存取存储器(PRAM)设备，其相对于FLASH、SRAM和DRAM存储器设备，提供了很多有利的电特性。PRAM设备支持非易失性数据存储、随机存取寻址和相对高速的读取和写入操作。PRAM设备也可以被配置成具有相对低的功耗需求。
通过使用具有可编程的电阻率特性的硫属化物合金(例如，GST：Ge2Sb2Te5)来配置每个存储器单元，可以提供PRAM设备的非易失性特性。例如，在写入/编程操作期间，在存储器单元内的硫属化物合金可以经受耐热处理，从而改变硫属化物合金的电阻率，并使存储器单元被“设置”成一逻辑状态或被“重置”成另一逻辑状态。
图1图解了传统二极管类型的PRAM单元10，其被电耦合到各条位线和字线(BL和WL)。在该PRAM单元10中，硫属化物合金(例如，GST合金)可以被编程成具有相对高的电阻状态(高-R状态)或相对低的电阻状态(低-R状态)。通过将位线BL偏置在相对于字线较高的电压，从而建立通过PRAM单元10的正向电流路径，可以在读取操作期间检测该状态。在整正向电流路径中的所建立的电流(例如，位线电流)的大小被测量以确定单元10的状态(高-R或低-R)。
图2图解了其中具有多个PRAM存储器块210a-210n的传统存储器设备200，所述存储器块被电耦合到列解码器/驱动器电路220。这些PRAM存储器块210a-210n的每一个被图解为其中包括多个存储器单元块(CBLK)、字线驱动器(WD)、行解码器(XDEC)和局部位线选择电路(YD)。每个存储器单元块(CBLK)包括跨越多个列和行的二维阵列的PRAM单元10(C)。在该单元块(CBLK)中的每行与相应的局部字线(WL)相关，且每列与相应的局部位线(BL)相关。字线由字线驱动器(WDC)驱动，所述字线驱动器被示出为具有电耦合到局部字线(WL)的一末端的输出的反相器。局部位线(BL)被电耦合到位线选择电路(BDC)，其被示出为具有响应于列选择信号Yi的栅极端和电耦合到相应的总位线(GBL)的源极端的NMOS晶体管。总位线(GBL)由其中包含列解码器(YDEC)、读出放大器(SA)和写入驱动器(WRITED)的列解码器/驱动器电路220控制。由于每个存储器单元块(CBLK)的大小是每个字线驱动器(WD)和位线选择电路(YD)的驱动特性的函数，所以对于给定的布局(layout)区域，每个局部字线的电阻(RWL)和每个局部位线的电阻(RBL)可以间接影响存储器设备200的能力。
为了改善PRAM设备性能，一些技术已经被开发来降低局部字线阻抗。一种这样的技术在给予Cho等人的、标题为“Memory Device With ReducedWord Line Resistance”的美国专利公开第2005/0270883号中被公开。如Cho等人的图4所示，相对长的总字线可以被多条较短的局部字线(例如，LWL0、LWL1、和LWL2)取代，所述局部字线连接到各个下拉式开关器件(例如，NMOS晶体管N101、N102、N103、...、N106)。这些下拉式开关器件具有响应于总字线信号(例如，SWL0、SWL1、和SWL2)的栅极端。其他技术在给予Park的、标题为“Providing Equal Cell Programming Conditions Across aLarge and High Density Array of Phase-Change Memory Cells”的美国专利第6,480,438号中被公开。在’438专利中，位线和字线补偿电路被用来最小化阵列的单元两端的电阻变化，从而提供等价的单元编程条件。其它PRAM设备在W.Y.Cho等人的、标题为“A 0.18um 3.0V 64Mb Non-VolatilePhase-Transition Random-Access Memory(PRAM)”，Digest of the IEEEInternational Solid-State Circuits Conference，Session 2，Paper 2.1，pp.1-2，February 16，2004的文章中被公开。给予Tran的、标题为“Selection of MemoryCells in Data Storage Devices”的美国专利第6,791,867号公开了一种非易失性存储器设备，其中含有具有可编程的电阻状态的存储器单元和在受控电流路径中串联的旁路元件。其它PRAM设备在给予Oh等人的、标题为“Data ReadCircuit for Use in a Semiconductor Memory and Method Thereof”的美国专利公布第2005/0030814号，给予Cho等人的、标题为“Writing Driver Circuit ofPhase-Change Memory”的美国专利公布第2004/0246808号，和给予Park等人的、标题为“Programming a Phase-Change Memory with Slow Quench Time”的美国专利第6,487,113号中被公开。
发明内容
本发明的实施例包括具有增强的位线和/或字线驱动能力的相变随机存取存储器(PRAM)设备，其在编程和读取操作期间支持高位线和/或字线回转速率。这些实施例包括具有多行和列的PRAM存储器单元的PRAM存储器阵列和至少一个电耦合到PRAM存储器阵列中的一列PRAM存储器单元的局部位线。第一和第二位线选择电路也被提供来提高可以使用位线信号来存取和驱动至少一条局部位线的速率。这些第一和第二位线选择电路被配置成在从列中的所选一个PRAM存储器单元读取数据的操作期间电连接局部位线的第一和第二末端到总位线。第一和第二位线选择电路还被配置成在将数据写入该列中的所选一个PRAM存储器单元的操作期间电连接局部位线的第一和第二末端到总位线。第一和第二位线选择电路响应于等效的列选择信号。
本发明的另外的实施例包括具有电耦合到PRAM存储器阵列中的一行PRAM存储器单元的至少一条局部字线和第一和第二字线驱动器电路的相变随机存取存储器(PRAM)设备。该第一和第二字线驱动器电路被分别电连接到局部字线上的第一和第二分隔节点。该第一和第二字线驱动器电路被配置成在从该行中的所选一个PRAM存储器单元读取数据的操作期间，以相同的电压电平驱动第一和第二分隔节点。在这些实施例的一些中，第一和第二字线驱动器电路被电连接到总字线。在本发明的其他实施例中，局部字线跨越多个PRAM存储器阵列，并且第一和第二分隔节点被置于局部字线上的中点。
本发明的另外的实施例包括其中具有二极管控制的PRAM存储器单元的PRAM存储器阵列的相变随机存取存储器(PRAM)设备。至少一条局部字线和至少一条局部位线被提供在该阵列中。该至少一条局部字线被电耦合到PRAM存储器阵列中的一行二极管控制的PRAM存储器单元，并且该至少一个局部位线被电耦合到PRAM存储器阵列中的一列二极管控制的PRAM存储器单元。第一和第二位线选择电路被提供，所述电路被配置成在从该列中的二极管控制的所选一个PRAM存储器单元读取数据的操作期间电连接局部位线的第一和第二末端到总位线。第一和第二字线驱动器电路也被提供，所述电路被分别电连接到局部字线上的第一和第二分隔节点。这些第一和第二字线驱动器电路被配置成在从该行中的所选一个二极管控制的PRAM存储器单元读取数据的操作期间，以相同的电压电平驱动第一和第二分隔节点。该第一和第二位线选择电路还被配置成在将数据写入该列中的所选一个PRAM存储器单元的操作期间电连接局部位线的第一和第二末端到总位线。第一和第二位线选择电路响应于等效的列选择信号。第一和第二分隔节点可以被置于局部字线的相对末端。或者，当局部字线跨越多个PRAM存储器阵列时，第一和第二分隔节点被置于局部字线上的中点。
附图说明
图1是传统的二极管类型的PRAM单元的电示意图；
图2是其中具有多个PRAM存储器块的传统存储器设备的电示意图，所述存储器块被电连接到列解码器/驱动器电路；
图3是根据本发明的第一实施例的多块PRAM设备的电示意图；
图4是根据本发明的第二实施例的多块PRAM设备的电示意图；
图5是根据本发明的第三实施例的多块PRAM设备的电示意图；
图6是根据本发明的第四实施例的多块PRAM设备的电示意图；以及
图7是根据本发明的第五实施例的多块PRAM设备的电示意图。
具体实施方式
现在将参照附图在此更全面地描述本发明，在附图中示出了本发明的优选实施例。然而，本发明可以以很多不同的形式体现，并且不应被解释为限于在此描述的实施例，而是这些实施例被提供以使本公开彻底且完整，并且将本发明的范围全面地传达给本领域技术人员。相同的附图标记始终指示相同的元件且信号线和其上的信号可以由相同的附图字母来指示。信号也可以是同步的和/或经过少量(minor)布尔运算(例如，反相)，而不被认为是不同的信号。
现在参照图3，根据本发明的第一实施例的多块PRAM设备300被图解为包括多个被电耦合到列解码器/驱动器电路320的PRAM存储器块310a-310n。这些PRAM存储器块310a-310n的每一个被图解为包括多个存储器单元块((CBLK1，CBLK2，...)和(CBLKm，CBLK(m+1)，...))。这些存储器单元块的每一个被电耦合到其中相应字线驱动器电路对(WD)、行解码器对(XDEC)和局部位线选择电路对(YD)。特别地，第一存储器单元块CBLK1在行方向上被电耦合到左侧字线驱动器电路(WD11)和右侧字线驱动器电路(WD12)。此外，第一存储器单元块CBLK1在列方向上被电耦合到底部位线选择电路(YD11)和顶部位线选择电路(YD12)。还提供了行解码器XDEC对。这些行解码器XDEC响应于所施加的行地址而产生字线驱动信号。
第一存储器单元块CBLK1包括二维阵列PRAM单元10，其包括多个行和列。这些PRAM单元10被图解为二极管类型的PRAM单元，然而，晶体管控制的PRAM单元(未示出)也可以被使用。每列PRAM单元10被耦合到相应的局部位线BL，且每行PRAM单元10被耦合到相应的字线WL。每条局部位线BL的电阻可以等于RBL(
Figure 200610071461310000210003_0
RBL+RBL)，而每条局部字线WL的电阻可以等于RWL(RWL+RWL)。
如图3进一步所示，每条字线由相应字线驱动器对驱动，所述字线驱动器对被连接在各条字线的相对末端。特别地，所示字线WL由左侧字线驱动器(WDC11)和右侧字线驱动器(WDC12)驱动。这些驱动器被图解为反向器。而且，每条局部位线由相应位线选择器件对驱动，所述位线选择器件对被连接在各个局部位线的相对末端。特别地，所示的位线BL由底部位线选择器件BDC11和顶部位线选择器件BDC12驱动。这些位线选择器件被图解为NMOS晶体管，其具有响应于在底部和顶部位线选择电路(YD11、YD12)中产生的等效的列选择信号Yi的栅极端。NMOS晶体管的漏极端被连接到相应的总位线GBL，其由列解码器/驱动器电路320控制。列解码器/驱动器电路320可以具有传统设计。
类似地，第二存储器单元块CBLK2包括二维阵列PRAM单元10，其包括多个行和列PRAM单元10。第二存储器单元块CBLK2在行方向上被电耦合到左侧字线驱动器电路(WD21)和右侧字线驱动器电路(WD22)。第二存储器单元块CBLK2在列方向上被电耦合到底部位线选择电路(YD21)和顶部位线选择电路(YD22)。特别地，所示字线WL由左侧字线驱动器(WDC21)和右侧字线驱动器(WDC22)驱动。所示的位线BL由底部位线选择器件BDC21和顶部位线选择器件BDC22驱动。这些位线选择器件被图解为NMOS晶体管，其具有响应于在底部和顶部位线选择电路(YD21、YD22)中产生的等效的列选择信号Yi的栅极端。NMOS晶体管的漏极端被连接到相应的总位线GBL，其由列解码器/驱动器电路320控制。以与第一和第二存储器单元块CBLK1和CBLK2类似的方式配置PRAM存储器块310n中的存储器单元块CBLKm和CBLK(m+1)。
再次参考第一存储器单元块CBLK1，底部位线选择电路(YD11)和顶部位线选择电路(YD12)被配置成在从(向)相应列中的所选一个PRAM存储器单元10中读取(写入)数据的操作期间，将局部位线BL的第一和第二末端电连接到总位线GBL。当相应的列选择信号Yi由低切换到高时，由底部位线选择器件BDC11和顶部位线选择器件BDC12提供该电连接。通过降低如位线选择器件所见到的局部位线BL的有效电阻，在读取和编程(即，写入)操作期间的局部位线BL的相对末端到相应的总位线GBL的该双重连接提高了局部位线信号的回转速率(slew rate)。对于给定的读取/写入存取时间，有效电阻的这种降低使得局部位线BL更长。通过使用在局部位线的相对末端上的位线选择器件对来支持较长的局部位线的能力使得能够使用较大的存储器单元块(例如，更多行存储器单元)。
以类似方式，所示的左侧字线驱动器(WDC11)和右侧字线驱动器(WDC12)被配置成在从(向)该行中的所选一个PRAM存储器单元10中读取(写入)数据的操作期间，以相同的电压电平驱动相应局部字线WL的相对末端。在读取和编程(即，写入)操作期间的局部字线WL的相对末端的该双重连接提高了局部字线信号的回转速率，并且使得对于给定的读取/写入存取时间，局部字线WL能够更长。通过使用在字线的相对末端上的字线驱动器对来支持较长的局部字线的该能力使得能够使用较大的存储器单元块(例如，更多列存储器单元)。
现在参考图4，根据本发明的第二实施例的多块PRAM设备400被图解为包括多个被电耦合到列解码器/驱动器电路420PRAM存储器块410a-410n。这些PRAM存储器块410a-410n与PRAM存储器块310a-310n基本相同，但是，图3所示的字线驱动器电路WD11、WD12、WD21、WD22、WDm1、WDm2、WD(m+1)1和WD(m+1)2被下列字线驱动器电路WD1、WD2、WD3、WDm、WD(m+1)和WD(m+2)取代。这些字线驱动器电路包括驱动器(例如，WDC1、WDC2、WDC3、...)，其具有连接到跨越多个存储器单元块的字线的中点和分隔节点的输出。
现在参考图5，根据本发明的第三实施例的多块PRAM设备500被图解为包括多个被电耦合到列解码器/驱动器电路520的PRAM存储器块510a-510n其。这些PRAM存储器块510a-510n与PRAM存储器块310a-310n类似，但是，位线选择电路对((YD11，YD12)，(YD21，YD22)，...)被包含各个位线选择器件(例如，BDC1，BDC2，...)的单侧位线选择电路(YD1，YD2，...，YDm，YD(m+1)...)取代。
现在参考图6，根据本发明的第四实施例的多块PRAM设备600被图解为包括多个被电耦合到列解码器/驱动器电路620的PRAM存储器块610a-610n。这些PRAM存储器块610a-610n与图3的PRAM存储器块310a-310n类似，但是，图3所示的字线驱动器电路对(WD11，WD12)和(WD21，WD22)被其中具有各个字线驱动器(例如，WDC1，WDC2，...)的单侧字线驱动器电路WD1，WD2，WDm，WD(m+1)，...取代。最后，如图7所示，其图解了根据本发明的第五实施例的多块PRAM设备700。图4所示的多个PRAM存储器块410a-410n被PRAM存储器块710a-710n取代，所述PRAM存储器块710a-710n被电耦合到列解码器/驱动器电路720。PRAM存储器块710a-710n类似于PRAM存储器块410a-410n，但是，位线选择电路对((YD11，YD12)，(YD21，YD22)，...)被包含各个位线选择器件(例如，BDC1，BDC2，...)的单侧位线选择电路(YD1，YD2，...)取代。
在附图和说明书中，已经公开了本发明的典型优选实施例，尽管使用了特定术语，但是仅仅在一般和描述的意义上来使用这些术语，而不是为了限制的目的，本发明的范围在下列权利要求中阐述。

Claims (17)

1.一种相变随机存取存储器(PRAM)设备，包括：
其中具有多个行和列的PRAM存储器单元的PRAM存储器阵列；
电耦合到所述PRAM存储器阵列中的一列PRAM存储器单元的局部位线；和
第一和第二位线选择电路，其被配置成在从该列中的所选一个PRAM存储器单元读取数据的操作期间，将所述局部位线的第一和第二末端二者都电连接到总位线。
2.如权利要求1所述的PRAM设备，其中，所述第一和第二位线选择电路还被配置成在将数据写入该列中的所选一个PRAM存储器单元的操作期间，将所述局部位线的第一和第二末端电连接到总位线。
3.如权利要求1所述的PRAM设备，其中，所述第一和第二位线选择电路响应于等效的列选择信号。
4.如权利要求1所述的PRAM设备，其中，从由二极管控制的PRAM存储器单元和晶体管控制的PRAM存储器单元组成的组中选择PRAM存储器单元。
5.一种相变随机存取存储器(PRAM)设备，包括：
其中具有多个行和列的PRAM存储器单元的PRAM存储器阵列；
电耦合到所述PRAM存储器阵列中的一行PRAM存储器单元的局部字线；和
第一和第二字线驱动器电路，其分别电连接到所述局部字线上的第一和第二分隔节点二者，所述第一和第二字线驱动器电路被配置成在从该行中的所选一个PRAM存储器单元读取数据的操作期间，以相同的电压电平驱动所述第一和第二分隔节点。
6.如权利要求5所述的PRAM设备，其中，所述第一和第二字线驱动器电路被电连接到总字线。
7.如权利要求5所述的PRAM设备，其中，所述第一和第二分隔节点被置于局部字线的相对末端。
8.如权利要求5所述的PRAM设备，其中，该PRAM存储器单元是二极管控制的PRAM存储器单元。
9.如权利要求5所述的PRAM设备，其中，所述局部字线跨越多个PRAM存储器阵列，并且其中第一和第二分隔节点被置于局部字线上的中点。
10.一种相变随机存取存储器(PRAM)设备，包括：
其中具有多个行和列的二极管控制的PRAM存储器单元的PRAM存储器阵列；
电耦合到所述PRAM存储器阵列中的一行二极管控制的PRAM存储器单元的局部字线；
电耦合到所述PRAM存储器阵列中的一列二极管控制的PRAM存储器单元的局部位线；
第一和第二位线选择电路，其被配置成在从该列中的所选一个二极管控制的PRAM存储器单元读取数据的操作期间，将所述局部位线的第一和第二末端二者都电连接到总位线；以及
第一和第二字线驱动器电路，其被分别电连接到所述局部字线上的第一和第二分隔节点二者，所述第一和第二字线驱动器电路被配置成在从该行中的所选一个二极管控制的PRAM存储器单元读取数据的操作期间，以相同的电压电平驱动第一和第二分隔节点。
11.如权利要求10所述的PRAM设备，其中，所述第一和第二位线选择电路还被配置成在将数据写入该列中的所选一个PRAM存储器单元的操作期间，将所述局部位线的第一和第二末端电连接到总位线。
12.如权利要求10所述的PRAM设备，其中，所述第一和第二位线选择电路响应于等效的列选择信号。
13.如权利要求12所述的PRAM设备，其中，所述第一和第二字线驱动器电路被电连接到总字线。
14.如权利要求13所述的PRAM设备，其中，所述第一和第二分隔节点被置于局部字线的相对末端。
15.如权利要求10所述的PRAM设备，其中，所述局部字线跨越多个PRAM存储器阵列，以及其中所述第一和第二分隔节点被置于局部字线上的中点。
16.一种相变随机存取存储器(PRAM)设备，包括：
其中具有多个行和列的PRAM存储器单元的PRAM存储器阵列；
电耦合到所述PRAM存储器阵列中的一行PRAM存储器单元的局部字线；
电耦合到所述PRAM存储器阵列中的一列PRAM存储器单元的局部位线；
第一和第二位线选择电路，其被配置成在从该列中的所选一个PRAM存储器单元读取数据的操作期间，将所述局部位线的第一和第二末端二者都电连接到总位线；和
第一和第二字线驱动器电路，其被分别电连接到所述局部字线上的第一和第二分隔节点二者，所述第一和第二字线驱动器电路被配置成在从该行中的所选一个PRAM存储器单元读取数据的操作期间，以相同的电压电平驱动所述第一和第二分隔节点。
17.如权利要求16所述的PRAM设备，其中，从由二极管控制的PRAM存储器单元和晶体管控制的PRAM存储器单元组成的组中选择PRAM存储器单元。
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