CN1417802A - 混合阻性交叉点存储单元阵列及其制造方法 - Google Patents

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Abstract

这里描述了一种包括一个新颖的阻性交叉点存储单元阵列(12)的数据存储设备(10)以及制造数据存储设备(10)的方法。阻性交叉点存储单元阵列(12)利用具有实用的尺寸和电流密度特性的隔离二极管(28)，允许高密度制造和高速操作。另外，数据存储设备(10)包括一个新颖的等电势隔离电路(32)，该电路充分地避免了否则会干扰存储单元(18)的电阻状态的感测的寄生电流。在一个方面，将阻性交叉点存储单元阵列(12)的存储单元(18)排列成多个包含两个或多个存储单元(18)的组(26)。将每组(26)的存储单元(18)连接在一条相应的字线(14)和一个与一条位线(16)相连的公共隔离二极管(28)之间。

Description

混合阻性交叉点存储单元阵列及其制造方法
技术领域
本发明涉及阻性交叉点存储单元阵列及其制造方法。
背景技术
已经提出了许多不同的阻性交叉点存储单元阵列，包括具有磁性随机存取存储器(MRAM)元件、相变存储元件、阻性聚合物存储元件、多晶硅存储元件以及一次写入(例如，基于熔丝或基于反熔丝的)阻性存储元件的阻性交叉点存储单元阵列。
典型的MRAM存储设备例如包括一个存储单元阵列。字线可以沿存储单元的行延伸，位线可以沿存储单元的列延伸。每个存储单元位于字线和位线的交叉点。每个MRAM存储单元将一位信息存储为一个磁化方向。特别地，每个存储单元的磁化假定为在任何给定时间的两个稳定方向中的一个。这两个稳定方向、平行和反平行代表逻辑值0和1。磁化方向影响存储单元的电阻。例如，如果磁化方向是平行的，存储单元的电阻可以是第一个值R，如果磁化方向从平行变化到反平行，则存储单元的电阻可能增加到第二个值R+ΔR。
一般来说，阻性交叉点存储单元的逻辑状态可以通过感测所选定存储单元的电阻状态来读取。然而，感测阵列中单个存储单元的电阻状态一般比较困难，因为阻性交叉点存储单元阵列中的所有存储单元都是通过许多平行路径互连的。因此，在一个交叉点看到的电阻等于在那个交叉点的存储单元与其他字线和位线的存储单元的电阻并联的电阻。另外，如果被感测的目标存储单元由于所存储的磁化而具有不同的电阻状态，则产生一个小的差动电压。这个小的差动电压可能会产生寄生或“潜通路”电流，该电流会干扰目标存储单元的电阻状态的感测。
这样，在开发高密度和快速存取阻性交叉点存储器之前必须克服的一个障碍是，在感测存储在一个选定的存储单元上的数据时可靠地隔离所选定的阻性交叉点存储单元。一般来说，用于隔离这种存储单元的现有技术可属于三个存储单元隔离类别：选择晶体管隔离技术；二极管隔离技术；以及等电势隔离技术之一种类别。
选择晶体管隔离技术典型地涉及与每个阻性交叉点存储单元串联地插入一个选择晶体管。这个结构的典型特征在于快速读访问时间。不幸的是，这样一个串联晶体管结构的典型特征还在于相对差的硅区域利用，因为阻性交叉点存储单元阵列下的区域典型地是为串联晶体管保留的，因此不能用于支持电路。另外，这个隔离技术还易于遭受相对差的存储单元布局密度的问题，因为在每个存储单元中必须为将存储单元连接到基底中的串联晶体管的通路分配区域。这个隔离技术一般还需要相对高的写电流，因为必须将一个隔离的写导体添加到存储单元以便提供一个与读电路平行的写电路，并且写导体的位置导致高的写电流以产生所需的写字段(field)。一般地，这种方法受限于单个存储平面，因为串联晶体管必须位于基底内，没有实际的方式将串联晶体管移出基底和移入存储单元平面。
二极管隔离技术典型地涉及与每个阻性交叉点存储元件串联地插入一个二极管。这个存储单元阵列结构可以用薄膜二极管实现，允许构造多层阻性交叉点存储阵列(例如，参见美国专利No.5,793,697)。这个结构具有用于高速操作的电势。经常与这个结构相联系的困难是涉及提供一个合适的具有最小工艺特征尺寸的与存储单元阵列的势密度相匹配的薄膜二极管。另外，这个方法对每个存储元件使用一个二极管，并且，以目前实用的MRAM特征和参数，例如，每个二极管将需要传导5到15kA/cm2。这么高的电流密度对于实现高密度MRAM阵列中的薄膜二极管一般是不能实行的。
等电势隔离技术典型地涉及不采用串联二极管或晶体管来感测阻性交叉点存储单元(例如，参见美国专利No.6,259,644)。这个方法可以用制造相对简单的存储元件的交叉点阵列来实现。这个交叉点存储单元阵列结构的密度典型地仅仅受到实现电路工艺的最小特征尺寸的限制，并且典型地需要相对低的写电流。另外，将这个方法延伸到多层阻性交叉点存储单元阵列来实现特高密度存储器也相对简单。然而，等电势隔离在大阵列中常常难以实现。已经采用自动校准和三倍采样读技术来感测使用等电势隔离技术的大的MRAM阵列中的数据，但这些感测过程一般将读感测时间限制在5μs到20μs的范围内。
发明内容
本发明的特征在于一个数据存储设备，包括一个新颖的阻性交叉点存储单元阵列，该阵列利用具有实用的尺寸和电流密度特性的隔离二极管，允许高密度制造和高速操作。另外，本发明的数据存储设备包括一个新颖的等电势隔离电路，该电路充分地避免了否则会干扰存储单元的电阻状态的感测的寄生电流。
在一个方面，本发明的特征在于一个数据存储设备，其包括存储单元的阻性交叉点阵列、多条字线和多条位线。将存储单元排列成多个包含两个或多个存储单元的组。将每组存储单元连接在一条相应的字线和一个与一条位线相连的公共隔离二极管之间。
本发明的实施例可以包括下面的一个或多个特征。
多个读电路最好分别通过一条相应的位线与一个或多个相关的存储单元组相连。读电路最好可操作用于感测通过相关的组的存储单元的电流。每个读电路可以包括一个差动放大器。差动放大器可以是一个电流模式差动放大器。差动放大器最好可操作用于比较流过一个所选定存储单元的电流和流过一个或多个基准单元的电流。数据存储设备可以进一步包括多个比较器电路，每个比较器电路与一个相关的读电路相连。比较器电路最好可操作用于将模拟差动感测电压变换成数字输出读信号。
数据存储设备最好包括一个与字线和位线相连的等电势发生器。等电势发生器最好可操作用于设置阻性交叉点存储单元阵列中的电压电平，以便充分地防止寄生电流流过未选定的存储单元。等电势发生器可操作用于将每组存储单元的公共隔离二极管的输入节点和未选定的字线设置到一个公共阵列电压。在一些实施例中，等电势发生器可操作用于根据来自一个或多个未选定字线的反馈来建立一个选定字线的等电势隔离。一选定字线组中的未选定字线可以连接在一起，以便设置一个近似等于所加的阵列电压的平均反馈电压。在一个实施例中，将每个隔离二极管的输入节点与一个相应的电压跟随器晶体管相连，并将等电势发生器与电压跟随器晶体管的栅极相连。等电势发生器可以包括一个运算放大器电路，其第一输入与一个基准电压相连，第二输入与字线相连，输出与电压跟随器晶体管的栅极相连。运算放大器电路的第二输入可以通过一个开关电路与字线相连。
在一些实施例中，每个存储单元可以包括一个磁性随机存取存储元件。
在另一个方面，本发明的特征在于一种制造数据存储设备的方法。依据本发明的这个方法，形成存储单元的阻性交叉点阵列。还形成多条字线和多条位线。将存储单元排列在多个包含两个或多个存储单元的组中。将每组的存储单元连接在一条相应的字线和一个与一条位线相连的公共隔离二极管之间。
从下面包括附图和权利要求书的描述中，本发明的其他特征和优点将变得明显。
附图说明
图1是包括存储单元的一个阻性交叉点阵列、多个读电路和相关的引导电路、以及一个字线译码电路的数据存储设备的电路图。
图2是图1的阻性交叉点存储单元阵列的一部分的电路图，包括多个包含三个存储单元的组，每组连接在一条相应的字线和一个公共的组隔离二极管之间。
图3A是一个感测放大器电路和一个等电势发生器的电路图，感测放大器电路可操作用于感测流过一个或多个相关存储单元组的存储单元的电流，等电势发生器可操作用于设置图1的阻性交叉点存储单元阵列中的电压电平以便充分地防止寄生电流流过未选定的存储单元。
图3B是一个比较器电路的电路图，比较器电路可操作用于将图3A的读电路产生的模拟差动感测电压变换成数字输出读信号。
图4是一种读图1的阻性交叉点存储单元阵列的存储单元的方法的流程图。
具体实施方式
在下面的描述中，类似的标号用来标示类似的元件。此外，附图是为了以图示的方式说明例示实施例的主要特征。附图并未打算显示出实际实施例的所有特征，也未显示出所示元件的相对尺寸，并且也不是按比例绘出的。
参看图1，在一个实施例中，数据存储设备10包括一个阻性交叉点存储单元阵列12、沿交叉点存储单元阵列12的行延伸的多条字线14、以及沿交叉点存储单元阵列12的列延伸的多条位线16。存储单元阵列12的存储单元18可以用非常多的常规阻性存储元件中的任何一种来实现，包括磁性随机存取存储器(MRAM)元件、相变存储元件、阻性聚合物存储元件、多晶硅存储元件以及一次写入(例如，基于熔丝或基于反熔丝的)阻性存储元件。
数据存储设备10还包括多个读电路20，每个读电路通过一条相应的位线16与一个或多个相关组的存储单元18相连。每个读电路20可操作用于感测流过相关一组(或多组)存储单元18的存储单元的电流。引导电路22根据接收的位线地址(AY)有选择地将一个相关读电路20与一个选定位线16相连。每个引导电路22包括一组将每条位线16连接到一个恒定阵列电压(VARRAY)源或连接到一个相关读电路20的开关。字线译码电路24根据接收的字线地址(AX)有选择地激活一条特定字线14。在读操作期间，字线译码电路24可以通过将一个恒定阵列电压(VARRAY)或一个读电势有选择地加到每条字线14上来激活一条选定的字线14。将每个读电路20的输出与数据存储设备10的一个相应的输入/输出(I/O)缓冲器的一个输入相连。
在所示的实施例中，将阻性交叉点存储单元阵列显示为具有相对小的数目的存储单元18。然而，其他实施例可能包括大数目的存储单元。例如，在一个实施例中，阻性交叉点存储单元阵列12包括存储单元18的1024×1024阵列以及256个读电路20，每个读电路20适合于四条位线16的间距。在这个实施例中，总共四条位线16可以多路转接到每个读电路20。一些实施例可以包括多层存储单元阵列12。在这些实施例中，来自不同层的位线16可以多路转接到读电路20中。
在一些实施例中，数据存储设备10还可以包括一个写电路(未显示)，用于将信息写入阻性交叉点存储阵列12的存储单元18。
如同下面将要详细解释的，阻性交叉点存储单元阵列12的结构利用具有实用的尺寸和电流密度特性的隔离二极管使得能进行高密度制造和高速操作。另外，数据存储设备10包括一个新颖的等电势隔离电路，该电路充分地避免否则可能干扰存储单元18的电阻状态的感测的寄生电流。
参看图2，在一个实施例中，将阻性交叉点存储单元阵列12的存储单元18排列成包含两个或多个存储单元18的多个组26。例如，在所示的实施例中，每组26包括三个存储单元18。每组26的存储单元18连接在一条相应的字线14和一个与一条位线16相连的公共组隔离二极管28之间。阻性交叉点存储单元阵列12的特征在于与二极管隔离结构相联系的高速操作优点以及在可以用具有实用的尺寸和电流密度特性的隔离二极管实现的结构中的等电势隔离结构的高密度优点。在一些实施例中，隔离二极管28可以利用常规的薄膜二极管制造工艺与存储单元18一起制造，从而可以构造多层阻性交叉点存储阵列。
在操作中，通过选择一条对应于目标存储单元的字线14并将其连接到低电势(大约为地电势)，在阻性交叉点存储单元阵列12的一个目标单元中感测数据。如同下面将结合图3A详细所述的，在同一时间，将多组位线16连接到基准/感测对中的读电路20。将一个阵列电势(VARRAY)从一个等电势发生器的输出加到未选定位线16上，这也将在下面详细描述。等电势发生器将一个控制电压加到与所选定的位线相连的读电路20上以便设置位线电压，以使得加在所选定存储元件上的电压等于阵列电势(VARRAY)。等电势发生器还将一个控制电压加到与未选定位线相连的引导电路22上以便设置未选定位线电压，以使得加在未选定存储元件上的电压等于阵列电势(VARRAY)。将字线14的一选定组29中的未选定字线14连接在一起，并形成一个平均反馈电压，作为等电势发生器的第二输入。等电势发生器从所加的阵列电势(VARRAY)与反馈电压的差导出一个到源跟随器晶体管44的输出电压(VG)，以得到一个加到与选定字线相连的选定标准电阻36、选定存储器电阻38和未选定存储器电阻39上的等于VARRAY的电压。这样，与选定字线相连的存储元件在其两端的电势大约为VARRAY，而与选定位线16和字线14的选定组29相关的所有其他未选定存储元件则在其两端具有近似为零的电势。其结果是，位线读电路20只从选定存储元件接收感测电流。字线14的未选定组与一个高电势(约为隔离二极管28的压降幅度的两倍)相连，并用反向偏置的隔离二极管28与相关位线14隔离。未选定位线16具有一个加到其上的电压(VG)，从而将VARRAY加到相关存储元件和相关隔离二极管28的两端。因此，在读操作期间寄生位线电流流入未选定的位线。
如图3A和3B所示，在一个实施例中，每个读电路20包括感测放大器电路30、等电势发生器电路32和比较器电路34。感测放大器30可以用一个电流模式差动放大器实现。在图3A的实施例中，显示了存储单元阵列的两条位线16：一条基准位线和一条感测位线。基准位线和感测位线以等效电路的形式显示，分别具有一个目标基准单元元件36和一个目标感测单元元件38；其他单元用电阻40，42表示。在操作中，可以通过检测在基准位线中产生的电流与在感测位线中产生的电流之间的差来感测数据‘1’或数据‘0’。在一些实施例中，可能有几个存储单元与一条基准位线相关。在其他实施例中，可能每位是一条基准位线。
在读操作期间，等电势发生器导出一个栅压信号(VG)，将其加到一组在每个选定位线中的一个的电压跟随器晶体管44上。每个电压跟随器晶体管44将一个相应的位线电压(例如，VREF，1和VSENSE，1)设置在一个窄的电压范围，同时向感测放大器电路30中的感测节点提供一个高阻抗。流过电压跟随器晶体管44的感测电流通过组隔离二极管28，然后通过所选定的存储元件36，38。最好将电压电平VG设置为使得加到存储元件36，38上的电压VREF，2和VSENSE，2非常接近于阵列电压VARRAY。如果电压VREF，2和VSENSE，2等于VARRAY，如上所述，将不会有寄生电流流过潜通路存储元件40，42。对于未选定位线出现类似的作用，等电势发生器的输出(VG)将一个栅压加到与未选定位线相关的源跟随器，以便将一个近似等于VARRAY的电压加到未选定存储单元39，以使得没有寄生的潜通路电流流过相关的潜通路存储单元43。在这个实施例中，组26中所有未选定的字线都在节点A连在一起，并导出一个平均电压VA，以形成反馈电压，作为等电势发生器电路32的第二个输入。将未选定字线连在一起形成了一个对加在选定存储单元上的电压采样的分压器电路。这些电压近似相等，并且，未选定存储元件分压器的输出将代表加在选定存储单元上的稍有不同的电压的平均值。在一个实施例中，等电势发生器电路32实现为一个运算放大器控制电路，其第一输入与源VARRAY相连，第二输入通过行选择译码电路(图3A中未显示)与未选定的字线14(VA)相连，其输出与电压跟随器晶体管44的栅极相连。恒定阵列电压可以由一个外部电路(未显示)提供。当VA等于VARRAY时，将VG设置为使得VREF，2和VSENSE，2以及VA都具有近似相等的振幅，以使得没有实际电流流过节点A。在采用多个感测放大器时(即，在同一时间感测多个位对时)，这个技术也工作得很好。
电流镜像感测放大器电路30的操作与已知的电流镜像电路的操作类似(例如参见美国专利NB.6,256,247和美国专利申请No.2001/0012228)。这个电路能够从两个近似相等的感测电流导出一个大的感测电压信号(VOUT)。
如图3B所示，比较器电路34可以实现为一个时钟比较器/锁存器。这个电路的操作与已知的时钟比较器/锁存器电路的操作类似，用于将模拟差动感测电压数据变换成可靠的全摆幅数字数据。在与数据存储设备10的其他部件相结合时，比较器/锁存器电路34是一个用于完成感测操作的可靠并且有效的电路。
参看图4，在一个实施例中，阻性交叉点存储单元阵列12的存储单元18的读操作如下。首先，通过将字线和位线地址(AX和AY)设置为所选定存储单元和所选定基准单元的地址来选择一个要感测的存储单元(步骤50)。如果对每一位有一条基准位线和一条感测位线，则将两条位线称为“位”-“位横(Bit-Bar)”位线对。可以通过首先选择一个字线组29、然后从字线组29中选择一条字线14来选择一条字线14。要感测的选定存储单元位于选定字线14和选定位线16的交叉点。接着，在等电势发生器32中产生一个控制电压VG，以便在一个选定的字线14上建立一个利用存储单元18的组内的等电势隔离的操作条件(步骤52)。控制电压VG使得流过选定存储元件的感测电流最大，并充分防止电流流过潜通路元件。感测电流流过电流镜像感测放大器电路30。基准位线中的感测电流在镜像晶体管53(图3A)的栅极建立一个镜像电压(步骤54)。如果感测位线中的感测电流大于基准感测电流，输出的节点电压(VOUT)将低于基准节点电压VREF，1，表示一个逻辑状态。或者，如果感测位线中的感测电流小于基准感测电流，则输出的节点电压(VOUT)将高于基准节点电压VREF，1，表示另一个逻辑状态。从外部设置一个延迟周期，以便允许在电流镜像感测放大器电路30中导出有效数据(步骤56)。在经过一个适当的延迟周期之后，将模拟电流感测电路电压连接到比较器/锁存器电路34。当时钟信号(CLK)为高时，比较器/锁存器电路34从一个小的模拟差分信号产生一个全逻辑信号(步骤58)，并通过缓冲放大器60从比较器/锁存器电路3 4提取出一个输出(步骤62)。
其他实施例都落入权利要求书的范围内。

Claims (21)

1.一种数据存储设备，包括：
存储单元的一个阻性交叉点阵列；
多条字线；以及
多条位线；
其中，将存储单元排列成多个包含两个或多个存储单元的组，将每组的存储单元连接在一条相应的字线和一个与一条位线相连的公共隔离二极管之间。
2.如权利要求1所述的数据存储设备，进一步包括多个读电路，每个读电路通过一条相应的位线与存储单元的一个或多个相关组相连，并可操作用于感测流过相关组的存储单元的电流。
3.如权利要求2的数据存储设备，其中读电路包括一个差分放大器。
4.如权利要求3的数据存储设备，其中差分放大器是一个电流模式放大器。
5.如权利要求4的数据存储设备，其中该差分放大器可操作用于比较流过一个所选定存储单元的电流和流过一个或多个基准单元的电流。
6.如权利要求4的数据存储设备，进一步包括多个比较器电路，每个比较器电路与一个相关的读电路相连，并且可操作用于将模拟差动感测电压变换成数字输出读信号。
7.如权利要求1所述的数据存储设备，进一步包括一个与字线和位线相连的等电势发生器，可操作用于设置阻性交叉点存储单元阵列中的电压电平，以便基本防止寄生电流流过未选定的存储单元。
8.如权利要求7所述的数据存储设备，其中，等电势发生器可操作用于以来自未选定字线的反馈来设置每组存储单元的公共隔离二极管的输入节点。
9.如权利要求8所述的数据存储设备，其中，将字线的一选定组中的未选定字线连接在一起，以设置一个近似等于所加的阵列电压的平均反馈电压。
10.如权利要求9所述的数据存储设备，其中，等电势发生器可操作用于根据来自一个或多个未选定字线的反馈来建立一个选定字线的等电势隔离。
11.如权利要求9所述的数据存储设备，其中，每个隔离二极管的输入节点与一个相应的电压跟随器晶体管相连，等电势发生器与电压跟随器晶体管的栅极相连。
12.如权利要求11所述的数据存储设备，其中，等电势发生器包括一个运算放大器电路，其第一输入与一个基准电压相连，第二输入与未选定字线相连，输出与电压跟随器晶体管的栅极相连。
13.如权利要求12所述的数据存储设备，其中，运算放大器电路的第二输入通过一个开关电路与未选定字线相连。
14.如权利要求1的数据存储设备，其中每个存储单元包括一个磁性随机存取存储元件。
15.一种制造数据存储设备的方法，包括：
形成存储单元的一个阻性交叉点阵列；
形成多条字线；以及
形成多条位线；
其中，将存储单元配置在多个包含两个或多个存储单元的组中，将每组的存储单元连接在一条相应的字线和一个与一条位线相连的公共隔离二极管之间。
16.如权利要求15的方法，进一步包括多个读电路，每个读电路通过一条相应的位线与存储单元的一个或多个相关组相连，并可操作用于感测流过相关组的存储单元的电流。
17.如权利要求16的方法，其中读电路包括一个差分放大器。
18.如权利要求17的方法，其中该差分放大器可操作用于比较流过一个所选定存储单元的电流和流过一个或多个基准单元的电流。
19.如权利要求15的方法，进一步包括一个与字线和位线相连的等电势发生器，可操作用于设置阻性交叉点存储单元阵列中的电压电平，以便基本防止寄生电流流过未选定的存储单元。
20.如权利要求19的方法，其中等电势发生器可操作用于根据来自未选定字线的反馈来设置每组存储单元的公共隔离二极管的输入节点，其代表一个公共阵列电压。
21.如权利要求20的方法，其中，每个隔离二极管的输入节点与一个相应的电压跟随器晶体管相连，等电势发生器与电压跟随器晶体管的栅极相连。
CNB021481547A 2001-10-31 2002-10-31 混合阻性交叉点存储单元阵列及其制造方法 Expired - Fee Related CN100351943C (zh)

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