JP2015046211A - 半導体装置 - Google Patents

Abstract

【課題】高速、且つ、高精度な読み出し動作を行うデータ線制御回路を、簡易な構成で実現する。
【解決手段】半導体装置１は、抵抗変化型メモリ素子２と、該抵抗変化型メモリ素子と電気的に接続されるデータ線３と、制御線４と、電源供給線５と、第１の定電流素子Ｉ１、第１のトランジスタＰ１、及び第２のトランジスタＮ１を含む制御回路６と、を備える。この制御回路において、第１のトランジスタのゲートがデータ線に、第１のトランジスタのソース及びドレインの一方が第１の定電流素子に、第１のトランジスタのソース及びドレインの他方が電源供給線に、夫々接続され、第２のトランジスタのゲートが第１のトランジスタのソース及びドレインの一方に、第２のトランジスタのソース及びドレインの一方がデータ線に、第２のトランジスタのソース及びドレインの他方が制御線に、夫々接続される。
【選択図】図１

Description

本発明は、半導体装置に関する。特に、本発明は、抵抗を変化させてデータを記憶する抵抗変化型素子を用いた半導体装置における、読出し回路に関する。

抵抗変化型素子を用いた半導体装置の代表的なものとして、ＲｅＲＡＭ（Resistive Random Access Memory；抵抗変化メモリ）、ＰＲＡＭ（Phase Change Memory；相変化メモリ）、ＳＴＴ−ＲＡＭ（Spin Torque Transfer Random Access Memory；スピン注入磁化反転メモリ）、などが研究、開発されている。ＲｅＲＡＭのメモリ素子特性は特許文献２の図１３に、ＰＲＡＭのメモリ素子特性は特許文献１の図１７、図１８に、ＳＴＴ−ＲＡＭのメモリ素子特性は特許文献３の図４に、それぞれ記載されている。

抵抗変化型素子を有するメモリセルの書込み動作は、書込み電圧を抵抗変化型素子の両端子間に印加して電流を流すか、又は電界をかけることで行われ、書込み電圧の大小、又は書込み電圧の極性により抵抗変化型素子の抵抗値を変化させる。一方、該メモリセルの読出し動作は、抵抗変化型素子の両端子間に書込み動作時よりも小さな読出し電圧を印加し、そのとき流れる電流値の大小で抵抗変化型素子が低抵抗か高抵抗かを判定することで行われる。このときの読出し電圧は、データが書き替わらず、且つ抵抗変化型素子の抵抗値が変化しない程度の小さな電圧に制限する必要がある。

特開２００８−１３０１６６号公報 特開２００８−６５９５３号公報 特開２００８−１９２２７４号公報 特開２００２−２１６４８２号公報 特開２００７−１３３９３０号公報

以下の分析は、本発明の観点から与えられる。

図３〜図４は本発明の実施形態を示す図であるが、図３〜図４を借りて、関連技術の半導体装置の問題点について説明する。ここで関連技術の半導体装置は、図３のデータ線制御回路６を図２２に示す方式のデータ線制御回路に置き換えたものである。図３において、各データ線３は複数のマルチプレクサ７と接続している。メモリセルＭＣの読み出し時及び書き込み時は各データ線３に対して選択的に１台のマルチプレクサ７が活性化され、その結果、各データ線３には１本のビット線ＢＬが電気的に接続される。データ線３の配線は、図３に示すように長く走るため、大きな寄生容量が付いている。

図４は、図３のメモリアレイ８の一部を示す回路図であり、ビット線ＢＬとワード線ＷＬの各交点には、それぞれメモリセルＭＣが配置されている。読み出し時には、ソースプレートＳＰにＶＳＳを供給し、データ線３に読出しリファレンス信号ＶＲＥＡＤＲＥＦの電圧を供給することで、選択されたワード線ＷＬと選択されたビット線ＢＬの交点のメモリセルＭＣの抵抗変化型メモリ素子２の両端に読出しリファレンス信号ＶＲＥＡＤＲＥＦの電圧が印加される。

メモリセルＭＣの読み出し動作を高速に行うためには、以下に示す２つの要素が必要である。第１の要素は、データ線３を読出しリファレンス信号ＶＲＥＡＤＲＥＦの電圧に高速に充電することである。データ線３には大きな寄生容量が付いているので大きな電流ドライブ能力を有する電流ドライブ回路が必要になる。

第２の要素は、読出しリファレンス信号ＶＲＥＡＤＲＥＦの電圧を高く設定することにより大きな読出し電流を稼ぐことである。しかしながら、読出しリファレンス信号ＶＲＥＡＤＲＥＦの電圧は、読出し時に抵抗変化型メモリ素子２の抵抗値が変化しない程度に制限しなければならない。そのため、設定電圧ＶＲＥＡＤＲＥＦに対する誤差が小さくなるように充電を高精度に制御することで、設定電圧ＶＲＥＡＤＲＥＦを制限電圧の近くまで高くすることが望まれる。従って、上記の充電動作では、オーバーシュートがなく、且つ、抵抗変化型メモリ素子２の抵抗値に依存せずにデータ線３を設定電圧ＶＲＥＡＤＲＥＦまで充電することが求められる。

上述した第１及び第２の要素を実現するものとして、差動アンプを使ったフィードバック回路を有する読出し回路が広く使われている（特許文献３の図６、特許文献１の図１１を参照）。また、差動アンプの具体的な回路としては、特許文献４の図４４Ｂに記載された回路が一般的である。

図２２（Ａ）、（Ｂ）は、前述した特許文献に記載の公知技術により構成されたデータ線制御回路の回路図である。該データ線制御回路は、読出時データ線駆動回路２４３及び電流ドライブ回路３５を含んで構成される。図２２（Ｂ）は、図２２（Ａ）の差動アンプＡＭＰ３Ｖと電流ドライブ回路３５の内部回路を詳細に示したものである。図２２（Ａ）において、読出時データ線駆動回路２４３は、差動アンプＡＭＰ３Ｖからなるフィードバック回路２４４と、ＮＭＯＳトランジスタＮ１とにより構成される。データ線３は差動アンプＡＭＰ３Ｖの反転入力に接続され、読出しリファレンス信号ＶＲＥＡＤＲＥＦが接続された電源供給線が差動アンプの非反転入力に接続される。また、差動アンプＡＭＰ３Ｖの出力は、ＮＭＯＳトランジスタＮ１のゲートに接続されている。

読み出し動作におけるデータ線３の充電時は、電流ドライブ節点４には電流ドライブ回路３５によって高い電圧（例えば、ＶＤＤ）が供給され、読出時データ線駆動回路２４３のフィードバック制御によりデータ線３が読出しリファレンス信号ＶＲＥＡＤＲＥＦの電圧に高速、且つ正確に充電される。

一方、高速なデータ出力を実現するには、一度の読み出し動作で同時に読み出すメモリセルＭＣの数を多くする必要がある。一旦、複数のメモリセルＭＣに対応するデータ線制御回路に読み出しデータがラッチされた後は、リードライトバスＲＷＢＳ及びＩ／Ｏ回路１０７を介して高速なクロック周期で順次入出力端子ＤＱに出力することができるが、メモリセルＭＣからの読み出し動作は比較的長い時間がかかるためである。

一度の読み出し動作で同時に読み出すメモリセルＭＣの数を多くするには、各マルチプレクサ７に接続するビット線ＢＬの数を減らし、小さなピッチでより多い本数のデータ線３、及びより多い数のデータ線制御回路を配置する必要がある。即ち、データ線制御回路を、より小さなピッチで配列レイアウトする必要がある。しかしながら、図２２に示す関連技術のデータ線制御回路の場合には、フィードバック回路２４４の差動アンプＡＭＰ３Ｖの回路構成が複雑で素子数が多いため（図２２（Ｂ）参照）、小さなピッチでデータ線制御回路を配列レイアウトすることが困難であるという問題がある。

かくて、高速な読み出し動作を実現するため、小さなピッチで配列レイアウトすることが可能なデータ線制御回路の実現が期待される。

本発明の第１の視点による半導体装置は、抵抗変化型メモリ素子と、前記抵抗変化型メモリ素子と電気的に接続されるデータ線と、制御線と、電源供給線と、第１の定電流素子、第１のトランジスタ、及び第２のトランジスタを含む制御回路と、を備える。ここで、前記制御回路において、前記第１のトランジスタのゲートが前記データ線に、前記第１のトランジスタのソース及びドレインの一方が前記第１の定電流素子に、前記第１のトランジスタのソース及びドレインの他方が前記電源供給線に、夫々接続され、前記第２のトランジスタのゲートが前記第１のトランジスタのソース及びドレインの一方に、前記第２のトランジスタのソース及びドレインの一方が前記データ線に、前記第２のトランジスタのソース及びドレインの他方が前記制御線に、夫々接続される。

本発明の第２の視点による半導体装置は、抵抗変化型メモリ素子と、前記抵抗変化型メモリ素子と電気的に接続されるデータ線と、制御線と、前記データ線を入力し第２の節点の電位を制御するフィードバック回路と、第２のトランジスタと、第１の電源と前記制御線の間に設けられた第１のスイッチ素子とを含む制御回路と、を備える。ここで、前記第２のトランジスタのゲートが前記フィードバック回路の出力節点に、前記第２のトランジスタのソース及びドレインの一方が前記データ線に、前記第２のトランジスタのソース及びドレインの他方が前記制御線に、夫々接続される。また、前記フィードバック回路は、前記第２の節点と前記フィードバック回路の出力節点の間に第３のスイッチ素子を備える。

本発明の半導体装置によれば、高速、且つ、高精度な読み出し動作を行うデータ線制御回路を、簡易な構成で実現することに貢献しうる半導体装置を提供することができる。

一実施形態に係る半導体装置の制御回路及びその周辺を示すブロック図である。 第１の実施形態に係る半導体装置のデータ線制御回路の構成を示すブロック図である。 第１の実施形態に係る半導体装置の全体構成を示すブロック図である。 第１の実施形態に係る半導体装置の抵抗変化型メモリセルの回路図である。 第１の実施形態に係る半導体装置のデータコントロール回路の一部を示す回路図である。 第２の実施形態に係る半導体装置のデータ線制御回路の回路図である。 第２の実施形態に係る半導体装置のデータコントロール回路の一部を示す回路図である。 第２の実施形態に係る半導体装置のデータコントロール回路の一部を示す回路図である。 第２の実施形態に係る半導体装置の動作の一例を示す波形図である。 第３の実施形態に係る半導体装置の全体構成を示すブロック図である。 第３の実施形態に係る半導体装置のデータ線制御回路及びリファレンスデータ線制御回路の回路図である。 第３の実施形態に係る半導体装置の動作の一例を示す波形図である。 第３の実施形態に係る半導体装置の動作を説明するための図である。 第４の実施形態に係る半導体装置のデータ線制御回路及びリファレンスデータ線制御回路の回路図である。 第４の実施形態に係る半導体装置のデータコントロール回路の一部を示す回路図である。 第４の実施形態に係る半導体装置の動作の一例を示す波形図である。 第５の実施形態に係る半導体装置のデータ線制御回路及びリファレンスデータ線制御回路の回路図である。 第５の実施形態に係る半導体装置の書込回路の回路図である。 第５の実施形態に係る半導体装置のリファレンス書込回路の回路図である。 第５の実施形態に係る半導体装置の動作の一例を示す波形図である。 第６の実施形態に係る半導体装置のデータ線制御回路及びリファレンスデータ線制御回路の回路図である。 関連技術のデータ線制御回路の回路図である。

まず、本発明の一実施形態の概要について説明する。なお、実施形態の概要の説明において付記した図面参照符号は専ら理解を助けるための例示であり、図示の態様に限定することを意図するものではない。

一実施形態における半導体装置１は、図１に示すように、抵抗変化型メモリ素子２と、抵抗変化型メモリ素子２と電気的に接続されるデータ線３と、制御線４と、電源供給線５と、第１の定電流素子Ｉ１、第１のトランジスタＰ１、及び第２のトランジスタＮ１を含む制御回路６を備える。ここで、制御回路６において、第１のトランジスタＰ１のゲートがデータ線３に、第１のトランジスタＰ１のソース及びドレインの一方が第１の定電流素子Ｉ１に、第１のトランジスタＰ１のソース及びドレインの他方が電源供給線５に、夫々接続される。また、第２のトランジスタＮ１のゲートが第１のトランジスタＰ１のソース及びドレインの一方に、第２のトランジスタＮ１のソース及びドレインの一方がデータ線３に、第２のトランジスタＮ１のソース及びドレインの他方が制御線４に、夫々接続される。

上記の構成によれば、制御回路６を、第１のトランジスタＰ１と、第１の定電流素子Ｉ１と、第２のトランジスタＮ１とによる簡易な構成とすることができる（即ち、図２２のフィードバック回路２４４は、第１のトランジスタＰ１と、第１の定電流素子Ｉ１のみによる簡易な構成とすることができる）。これにより、制御回路６を、小さなピッチで配列レイアウトすることが可能になり、高速、且つ高精度な読み出し動作を行う制御回路を簡易な構成で実現することに貢献しうる半導体装置を提供することができる。

図２、図６のいずれかに示す半導体装置において、図５に示す、電源供給線５に電圧を供給する電源発生回路１１０をさらに備え、電源発生回路１１０は、データ線３の第１の設定電圧（ＶＲＥＡＤＲＥＦ）と第１のトランジスタＰ１の閾値電圧の絶対値（｜ＶＴＰ｜）とを足し合わせた第１の電圧（Ｖ１）を電源供給線５に供給することが好ましい。

図６に示す半導体装置において、制御回路２６の第１の定電流素子Ｉ１は第３のトランジスタＮ２により構成され、図７に示すように、第１の定電流源Ｉ３Ｖと、第３のトランジスタＮ２とカレントミラー回路を構成する第４のトランジスタＮ２Ｖとを、制御回路２６の外部に備えるようにし、第３のトランジスタＮ２の電流が、第１の定電流源Ｉ３Ｖの電流に基づいて上記カレントミラー回路により制御されるようにしてもよい。

図６に示す半導体装置において、制御回路２６は、第１の電源ＶＤＤと制御線４の間に第１のスイッチ素子Ｐ４を備えることが好ましく、上記半導体装置は、第１のスイッチ素子Ｐ４を導通に制御すると共に、電源発生回路１１０から電源供給線５に第１の電圧（Ｖ１）を供給してデータ線３を第１の設定電圧（ＶＲＥＡＤＲＥＦ）に充電する、第１の制御（例えば、図９のタイミングＴ１〜Ｔ２）を行うようにしてもよい。

図６に示す半導体装置において、制御線４に定電流を供給する第２の定電流素子Ｐ３をさらに備えることが好ましく、上記半導体装置は、上記第１の制御の後、第１のスイッチ素子Ｐ４を非導通に制御し、第１のスイッチ素子Ｐ４を非導通にしたタイミング（図９のタイミングＴ２）から所定時間後（図９のタイミングＴ３）に、制御線４の電位を判定する、第２の制御（図９のタイミングＴ２〜Ｔ４）を行うようにしてもよい。

図１４に示す半導体装置において、図１５に示すように、電源発生回路１１４は、第１の電圧（Ｖ１）と、第１の設定電圧（ＶＲＥＡＤＲＥＦ）よりも低く設定された第２の設定電圧（ＶＪＵＤＧＥＲＥＦ）に第１のトランジスタＰ１の閾値電圧の絶対値（｜ＶＴＰ｜）を足し合わせた第２の電圧（Ｖ４）と、のいずれか一方を電源供給線５に供給するように構成されるようにしてもよい。ここで、上記第１の制御（例えば、図１６のタイミングＴ１〜Ｔ２）の後、第１のスイッチ素子Ｐ４を非導通に制御すると共に、電源発生回路１１４が電源供給線５に供給する電圧を第２の電圧（Ｖ４）に切り替え、第１のスイッチ素子Ｐ４を非導通にしたタイミング（図１６のタイミングＴ２）から所定時間後（図１６のタイミングＴ３〜Ｔ４）に、制御線４の電位を判定する、第３の制御（図１６のタイミングＴ２〜Ｔ４）を行うようにしてもよい。

図１４に示す半導体装置において、基準抵抗素子Ｒｒｅｆ２と、基準抵抗素子Ｒｒｅｆ２と接続するリファレンスデータ線４３と、リファレンス制御線４４と、制御回路４６と実質的に同一の構成を含み、データ線３及び制御線４に代わってリファレンスデータ線４３及びリファレンス制御線４４を夫々制御するリファレンス制御回路８６と、をさらに備えることが好ましい。ここで、上記第１の制御（図１６のタイミングＴ１〜Ｔ２）において、データ線３と同様にリファレンスデータ線４３を第１の設定電圧（ＶＲＥＡＤＲＥＦ）に充電し、上記第３の制御（図１６のタイミングＴ２〜Ｔ４）において、リファレンス制御線４４の電位の遷移に基づいて、上記所定時間を設定するようにしてもよい（図１６のタイミングＴ３を所定時間が経過したタイミングとする）。

図１７に示す半導体装置において、制御回路５６は、図１８に示すように、ライトデータを保持するラッチ回路ＦＦ２と、ラッチ回路ＦＦ２に保持されたライトデータに応じてデータ線３に書込電圧ＶＤＤを印加するデータ線駆動回路１２０と、を有する書込回路５８をさらに備えるようにしてもよい。ここで、書込回路５８は、第１のトランジスタＰ１のソース及びドレインの一方と第２のトランジスタＮ１のゲートとが接続された第１の節点（図１７の１ａ）を入力し、第１の節点（図１７の１ａ）の電位変化に基づいてラッチ回路ＦＦ２に保持されたライトデータを反転させてデータ線駆動回路１２０を非活性化するように構成してもよい。

図１７に示す半導体装置において、ラッチ回路（図１８のＦＦ２）に保持されたライトデータが所定の書き込み動作に対応している場合（例えば、図２０のようにＳＥＴ書き込み動作を行う場合には、ライトデータが「１」でラッチ回路（図１８のＦＦ２）の出力が「０」の場合が、書き込み動作に対応している場合である）に、データ線駆動回路（図１８の１２０）がデータ線３に書込電圧ＶＤＤを印加して書込みを行う、第４の制御（図２０のタイミングＴＷ４１〜ＴＷ５１等）と、上記第４の制御後に、書込電圧ＶＤＤの印加を停止し、書込電圧ＶＤＤを停止したタイミングから所定時間後（図２０のタイミングＴＷ６１）に制御線４の電位を判定する、第５の制御（図２０のタイミングＴＷ５１〜ＴＷ７１等）を行うようにしてもよい。

上記第５の制御（図２０のタイミングＴＷ５１〜ＴＷ７１等）において、第１の節点（図１７の１ａ）の電位変化が検出されず、ラッチ回路（図１８のＦＦ２）に保持されたライトデータが反転しなかった場合に、上記第４及び第５の制御を繰り返す（図２０のタイミングＴＷ４２〜ＴＷ７２、及びタイミングＴＷ４３〜ＴＷ８等）ようにしてもよい。

図１７に示す半導体装置において、基準抵抗素子Ｒｒｅｆ２と、基準抵抗素子Ｒｒｅｆ２と接続するリファレンスデータ線４３と、リファレンス制御線４４と、制御回路５６と実質的に同一の構成を含み、データ線３及び制御線４に代わってリファレンスデータ線４３及びリファレンス制御線４４を制御するリファレンス制御回路９６と、をさらに備えることが好ましい。ここで、上記第５の制御（図２０のタイミングＴＷ５１〜ＴＷ７１等）において、制御回路５６の第１の節点（図１７の１ａ）に対応するリファレンス制御回路９６の第１のリファレンス節点（図１７の１１ａ）の電位変化に基づいて、上記所定時間を設定するようにしてもよい（図２０のタイミングＴＷ６１を上記所定時間後のタイミングとする）。

図２１に示す半導体装置において、第２のスイッチ素子Ｎ６と、第２のスイッチ素子Ｎ６を介して一端がリファレンスデータ線４３と接続された第１の容量素子Ｃ１と、をさらに備えるようにしてもよい。ここで、第２のスイッチ素子Ｎ６を非導通にした状態で行う第１の読み出し動作（例えば、通常測定モード）と、第２のスイッチ素子Ｎ６を導通にした状態で行う第２の読み出し動作（例えば、超高抵抗測定モード）とを切り替え可能に構成するようにしてもよい。

図１１に示す、他の一実施形態における半導体装置は、抵抗変化型メモリ素子２と、抵抗変化型メモリ素子２と電気的に接続されるデータ線３と、制御線４と、データ線３を入力し第２の節点２ａの電位を制御するフィードバック回路３４と、第２のトランジスタＮ１と、第１の電源ＶＤＤと制御線４の間に設けられた第１のスイッチ素子Ｐ４とを含む制御回路３６と、を備える。ここで、第２のトランジスタＮ１のゲートがフィードバック回路３６の出力節点１ａに、第２のトランジスタＮ１のソース及びドレインの一方がデータ線３に、第２のトランジスタＮ１のソース及びドレインの他方が制御線４に、夫々接続される。また、フィードバック回路３４は、第２の節点２ａとフィードバック回路の出力節点１ａの間に第３のスイッチ素子Ｎ３を備える。

図１１に示す半導体装置において、一方の端子をフィードバック回路３４の出力節点１ａに接続した第２の容量素子Ｃ２を備え、第２の容量素子Ｃ２の他方の端子に振幅電圧が制御可能な電圧幅制御信号ＶＷＡＶＣ１を供給するようにしてもよい。

図１１に示す半導体装置において、第１及び第３のスイッチ素子（Ｐ４、Ｎ３）を導通に制御して、データ線３を第１の設定電圧（ＶＲＥＡＤＲＥＦ）に充電する第１の制御（図１２のタイミングＴ１〜Ｔ２）と、第１の制御の後に、第１及び第３のスイッチ素子（Ｐ４、Ｎ３）を非導通に制御すると共に、電圧幅制御信号ＶＷＡＶＣ１を所定の振幅電圧（図１２のΔＶＣ１）だけ低く設定して、制御線４の電位の低下速度を判定する、第６の制御（図１２のタイミングＴ２〜Ｔ４）を行うようにしてもよい。

図１１に示す半導体装置において、上記第６の制御における制御線４の電位の低下速度の判定は、第１及び第３のスイッチ素子（Ｐ４、Ｎ３）を非導通にしたタイミングから所定時間後（図１２のタイミングＴ３〜Ｔ４）に制御線４の電位を判定することにより行うようにしてもよい。

図１１に示す半導体装置において、基準抵抗素子Ｒｒｅｆ２と、基準抵抗素子Ｒｒｅｆ２と接続するリファレンスデータ線４３と、リファレンス制御線４４と、制御回路３６と実質的に同一の構成を含み、データ３及び制御線４に代わってリファレンスデータ線４３及びリファレンス制御線４４を制御するリファレンス制御回路７６と、をさらに備えることが好ましい。ここで、第１の制御（図１２のタイミングＴ１〜Ｔ２）において、データ線３と同様にリファレンスデータ線４３を第１の設定電圧（ＶＲＥＡＤＲＥＦ）に充電し、上記第６の制御（図１２のタイミングＴ２〜Ｔ４）において、リファレンス制御線４４の電位の低下に基づいて、上記所定時間を設定するようにしてもよい（図１２のタイミングＴ３を所定時間が経過したタイミングとする）。

図１１に示す半導体装置において、フィードバック回路３４は、第１の定電流素子Ｎ２と、ゲートがデータ線３に、ソース及びドレインの一方が第１の定電流素子Ｎ２に、ソース及びドレインの他方が電源供給線５に、夫々接続される第１のトランジスタＰ１と、をさらに備えることが好ましい。

図１１に示す半導体装置において、電源供給線５に電圧を供給する電源発生回路１１０をさらに備え、電源発生回路１１０は、図５に示すように、データ線３の第１の設定電圧（ＶＲＥＡＤＲＥＦ）と第１のトランジスタＰ１の閾値電圧の絶対値（｜ＶＴＰ｜）とを足し合わせた第１の電圧（Ｖ１）を電源供給線５に供給することが好ましい。

図１１に示す半導体装置において、制御回路３６の第１の定電流素子は第３のトランジスタＮ２により構成され、図７に示すように、第１の定電流源Ｉ３Ｖと、第３のトランジスタＮ２とカレントミラー回路を構成する第４のトランジスタＮ２Ｖと、制御回路３６の外部に、を備え、第３のトランジスタＮ２の電流は、第１の定電流源Ｉ３Ｖの電流に基づいて該カレントミラー回路により制御されることが好ましい。

以下、本発明の各実施形態について、図面を参照して詳しく説明する。

［第１の実施形態］
第１の実施形態の構成について、図２〜図５を参照しながら説明する。図３は半導体装置１０１の全体構成を示すブロック図である。図３において、メモリアレイ８は、複数のビット線ＢＬと、複数のワード線ＷＬと、複数のマルチプレクサ（ＭＵＸ）７とを含んで構成される。マルチプレクサ７には複数のビット線ＢＬが接続されており、マルチプレクサ７はマルチプレクサアドレスＢＡに基づいて選択的に１本のビット線ＢＬをデータ線３に電気的に接続する機能を有する。メモリアレイ８の第１辺（図３の左側）にはロウデコーダ１０６及びＢＡデコーダ１０５が配置されている。ロウデコーダ１０６は入力されるロウアドレスＡＤＤ＿ｒｏｗに基づいて選択的に１本のワード線ＷＬを活性化する。ＢＡデコーダ１０５は入力されるカラムアドレスＡＤＤ＿ｃｏｌに基づいて選択的にマルチプレクサアドレスＢＡを活性化する。メモリアレイ８の第１辺と直交する第２辺（図３の上側）にはデータ線３毎にデータ線制御回路６が繰り返し配置されている。

１本のデータ線３は複数のマルチプレクサ７と接続しているが、読み出し時及び書き込み時は選択的に１台のマルチプレクサ７が活性化され、その結果、データ線３には１本のビット線ＢＬが電気的に接続される。データ線３の配線は、図３に示すように長く走るため、大きな寄生容量が付いている。

図４は、図３のメモリアレイ８の一部を示す回路図である。ビット線ＢＬとワード線ＷＬの各交点には、それぞれメモリセルＭＣが配置されている。ここで、メモリセルＭＣは、抵抗変化型メモリ素子２と、一端がソースプレートＳＰに接続されたセルトランジスタ９と、の直列接続により構成される。読み出し時には、ソースプレートＳＰにＶＳＳを供給し、データ線３にビット線読出し設定電圧である読出しリファレンス信号ＶＲＥＡＤＲＥＦの電圧を供給する。これにより、選択されたワード線ＷＬと選択されたビット線ＢＬの交点のメモリセルＭＣの抵抗変化型メモリ素子２の両端に読出しリファレンス信号ＶＲＥＡＤＲＥＦの電圧が印加される。

次に、図２は、第１の実施形態に係る半導体装置１０１のデータ線制御回路６の構成を示すブロック図である。図２に示すように、データ線制御回路６は、リードライトバスＲＷＢＳを介してＩ／Ｏ回路（図３の１０７）とデータを入出力するデータ入出力回路１１と、書込み時にデータ線３を書込み電圧に駆動する書込回路１８と、読出回路１０とにより構成される。読出回路１０は、読出時データ線駆動回路１３と、電流ドライブ回路１５と、読出判定回路１２とを含んで構成される。ここで、電流ドライブ回路１５は、電流ドライブ節点４と接続され、電流ドライブ節点４に流す電流を駆動する機能を有している。また、読出判定回路１２は、電流ドライブ節点４の電圧変化に基づいてメモリアレイ８のメモリセルＭＣの抵抗状態を判定し、判定により得られたリードデータをデータ入出回路１１に出力する機能を有している。

読出時データ線駆動回路１３は、実施形態の概要説明で参照した図１の制御回路６と同じ構成を有している。即ち、読出時データ線駆動回路１３は、フィードバック回路１４と、ＮＭＯＳトランジスタＮ１とにより構成される。フィードバック回路１４は、ＰＭＯＳトランジスタＰ１と、定電流素子Ｉ１と、により構成される。定電流素子Ｉ１は電流値ｉ１を流す素子であり、例えば、抵抗、またはＭＯＳトランジスタ等で構成することができる（後述する第２の実施形態では、ＮＭＯＳトランジスタＮ２で構成）。

フィードバック回路１４は、図２２に示した関連技術によるフィードバック回路２４４を、より簡易な構成で実現したものであり、その動作原理は後述する。

図２において、ＰＭＯＳトランジスタＰ１、定電流素子Ｉ１、及びＮＭＯＳトランジスタＮ１は、以下のように接続されている。ＰＭＯＳトランジスタＰ１のソースはフィードバック回路電源配線５と接続され、ＰＭＯＳトランジスタＰ１のドレインは、定電流素子Ｉ１と接続され、ＰＭＯＳトランジスタＰ１のゲートはデータ線３と接続される。また、ＮＭＯＳトランジスタＮ１のドレインは電流ドライブ節点４と接続され、ＮＭＯＳトランジスタＮ１のソースはデータ線３と接続され、ＮＭＯＳトランジスタＮ１のゲート（ノード１ａ）はＰＭＯＳトランジスタのドレインと定電流素子Ｉ１の接続節点と接続される。

次に、図５は、フィードバック回路電源発生回路１１０の構成を示す回路図である。図５のフィードバック回路電源発生回路１１０は、図２のデータコントロール回路１７に含まれる一部の回路である。フィードバック回路電源発生回路１１０は、読出しリファレンス信号ＶＲＥＡＤＲＥＦと、制御信号ＥＮＢとを入力し、フィードバック回路電源ＶＦＢを出力する機能を有する。

図５において、ＰＭＯＳトランジスタＰ１Ｖと定電流源Ｉ２Ｖとにより、ノード３ａの電位を生成している。定電流源Ｉ２Ｖは、定電流素子Ｉ１と同じ電流ｉ１を流す定電流源である。また、ＰＭＯＳトランジスタＰ１Ｖは、ＰＭＯＳトランジスタＰ１と、チャネル長及びチャネル幅が同じサイズのトランジスタである。ここで、２つのＰＭＯＳトランジスタ（Ｐ１、Ｐ１Ｖ）は同じプロセス工程で形成されることが望ましい。同じプロセス工程とすることで２つのＰＭＯＳトランジスタ（Ｐ１、Ｐ１Ｖ）のチャネル長及びチャネル幅の一致精度が向上し、電流駆動能力を同じにすることができる。

電流値ｉ１は、ＰＭＯＳトランジスタＰ１、Ｐ１Ｖのゲートソース間電圧ＶＧＳが閾値電圧ＶＴＰのときに流れる電流に設定する。これにより、ＰＭＯＳトランジスタＰ１Ｖのゲートソース間電圧ＶＧＳは閾値電圧ＶＴＰとなり、ノード３ａの電位が、ＶＲＥＡＤＲＥＦ＋｜ＶＴＰ｜（＝Ｖ１）となる。ここで、｜ＶＴＰ｜は閾値電圧ＶＴＰの絶対値である。即ち、ノード３ａの電位は、読出しリファレンス信号ＶＲＥＡＤＲＥＦにＰＭＯＳトランジスタＰ１の閾値電圧の絶対値｜ＶＴＰ｜を加えた電位となる。

図５のレギュレータ回路４１は、差動アンプＡＭＰ１Ｖ、ＰＭＯＳトランジスタ（Ｐ８Ｖ、Ｐ９Ｖ）、ＮＭＯＳトランジスタ（Ｎ４Ｖ、Ｎ５Ｖ）、及びインバータ回路ＩＮＶ１Ｖにより構成される。制御信号ＥＮＢがＬｏｗレベルのときは、ＰＭＯＳトランジスタＰ９Ｖ、ＮＭＯＳトランジスタＮ５Ｖがオフし、ＮＭＯＳトランジスタＮ４Ｖがオンする。この時レギュレータ回路４１は活性化し、差動アンプＡＭＰ１Ｖ及びＰＭＯＳトランジスタＰ８Ｖにより、フィードバック回路電源ＶＦＢに大きな駆動能力でノード３ａの電圧（ＶＲＥＡＤＲＥＦ＋｜ＶＴＰ｜）を出力する。一方、制御信号ＥＮＢがＨｉｇｈレベルのときは、レギュレータ回路４１は非活性化され、フィードバック回路電源ＶＦＢにＶＳＳを出力する。

次に図２に戻って、読み出し時に行われるデータ線３の充電動作について説明する。尚、この充電動作の原理は、第１〜第６の各実施形態に対して共通である。

図２において、電流ドライブ節点４には電流ドライブ回路１５から高い電圧（例えば、ＶＤＤ）が供給される。また、制御信号ＥＮＢがＬｏｗレベルにした場合、ＰＭＯＳトランジスタＰ１のソースには、ＶＲＥＡＤＲＥＦ＋｜ＶＴＰ｜の電圧が供給される。ＰＭＯＳトランジスタＰ１のゲートにはデータ線３が接続されているので、データ線３の電圧がＶＲＥＡＤＲＥＦよりも低ければ、ＰＭＯＳトランジスタＰ１の｜ＶＧＳ｜（ゲートソース間電圧の絶対値）は｜ＶＴＰ｜よりも大きくなるので、ＰＭＯＳトランジスタＰ１が強くオンする。それによりノード１ａは高い電圧に持ち上げられ、ＮＭＯＳトランジスタＮ１が強くオンしてデータ線３を高速に充電する。そして、充電が進みデータ線３の電圧がＶＲＥＡＤＲＥＦに達すると、ＰＭＯＳトランジスタＰ１の｜ＶＧＳ｜は、｜ＶＴＰ｜となる。この時、ＰＭＯＳトランジスタＰ１の電流能力は、定電流素子Ｉ１と同じ電流値ｉ１となるため、ノード１ａの電位が変化しない定常状態となる。このときのノード１ａの電位は、データ線３の電圧ＶＲＥＡＤＲＥＦにＮＭＯＳトランジスタＮ１の閾値電圧ＶＴＮを加えた電圧Ｖ２になる（Ｖ２＝ＶＲＡＥＤＲＥＦ＋ＶＴＮ）。このように、データ線３の電圧がＶＲＥＡＤＲＥＦに達したところで、定常状態になり充電動作が完了する。

以上のように、図２の読出時データ線駆動回路１３では、データ線３の電圧をフィードバック回路１４に入力して、データ線３の電圧がＶＲＥＡＤＲＥＦに達するまで充電するようにノード１ａの電位を制御するフィードバック動作を行っている。この充電動作では、データ線３の電圧がＶＲＥＡＤＲＥＦに達したところで定常状態になるので、データ線３にはオーバーシュートが発生しない。

以上説明したように、第１の実施形態によれば、以下に示す効果が得られる。第１の実施形態の読出時データ線駆動回路１３では、図２２に示した関連技術の読出時データ線駆動回路２４３と同様にフィードバック制御を行い、データ線３をリファレンス信号ＶＲＥＡＤＲＥＦの電圧まで高速、且つ正確に充電することができる。さらに、フィードバック回路１４を簡易な構成の回路とすることができるため、小さなピッチでデータ線制御回路６を配列レイアウトすることができる。その結果、一度のセル読み出し動作で同時に読み出すメモリセルＭＣの数を多くすることが可能になり、高速なデータ出力を実現することができる。

［第２の実施形態］
（第２の実施形態の構成）
次に、第２の実施形態の構成について、図６〜図８を参照しながら説明する。第２の実施形態は、第１の実施形態の定電流素子Ｉ１をＮＭＯＳトランジスタＮ２で構成した点と、データコントロール回路２７に図７の定電流カレントミラー源回路５１及びＶＩＮＲＥＦ発生回路５２を新たに追加した点と、フィードバック回路電源発生回路１１２を定電流カレントミラー源回路５１と接続するようにした点とが第１の実施形態と相違している。また、第２の実施形態では、図６にデータ入出力回路１１、読出判定回路１２、電流ドライブ回路１５の具体的な回路例を示している。尚、第２の実施形態において、第１の実施形態と実質的に同様の機能を有する構成要素には同じ参照符号を付し、重複する説明を省略する。

図６では、第１の実施形態の定電流素子Ｉ１をＮＭＯＳトランジスタＮ２で構成している。ＮＭＯＳトランジスタＮ２のゲートには、データコントロール回路２７が出力するリファレンス電圧ＶＩＮＲＥＦが供給される。次に、図７を参照し、データコントロール回路２７の詳細について説明する。データコントロール回路２７は、定電流カレントミラー源回路５１、ＶＩＮＲＥＦ発生回路５２、及びフィードバック回路電源発生回路１１２を含んで構成される。図６のＥｉはデータコントロール回路２７が出力する制御信号を表し、例えば、図７のリファレンス電圧ＶＩＮＲＥＦ等が含まれる。定電流カレントミラー源回路５１は、電流値ｉ１の定電流源Ｉ３ＶとＰＭＯＳトランジスタＰ１０Ｖとが電源ＶＤＤと接地ＶＳＳの間に直列に接続された構成を有している。ＰＭＯＳトランジスタＰ１０Ｖのゲートとドレインは接続され、ＰＭＯＳトランジスタＰ１０Ｖには電流ｉ１が流れる。

次に、図７のＶＩＮＲＥＦ発生回路５２は、ＰＭＯＳトランジスタＰ１２ＶとＮＭＯＳトランジスタＮ２Ｖが電源ＶＤＤと接地ＶＳＳとの間に直列に接続された構成を有している。そして、ＰＭＯＳトランジスタＰ１２ＶのゲートはＰＭＯＳトランジスタＰ１０Ｖのゲートと接続され、２つのＰＭＯＳトランジスタ（Ｐ１０Ｖ、Ｐ１２Ｖ）はカレントミラー回路を構成する。２つのＰＭＯＳトランジスタ（Ｐ１０Ｖ、Ｐ１２Ｖ）はチャネル長及びチャネル幅が同じサイズのトランジスタとする。上記のカレントミラー回路の構成により、ＰＭＯＳトランジスタＰ１２及びＮＭＯＳトランジスタＮ２Ｖにも電流ｉ１が流れる。

また、ＮＭＯＳトランジスタＮ２Ｖのゲートとドレインは接続され、ＶＩＮＲＥＦ発生回路５２はその接続節点からリファレンス電圧ＶＩＮＲＥＦを出力する。リファレンス電圧ＶＩＮＲＥＦの配線は、各データ線制御回路２６のＮＭＯＳトランジスタＮ２のゲートと接続される。これにより、ＶＩＮＲＥＦ発生回路５２のＮＭＯＳトランジスタＮ２Ｖと各データ線制御回路２６のＮＭＯＳトランジスタＮ２とが、それぞれカレントミラー回路を構成する。ＮＭＯＳトランジスタＮ２ＶとＮＭＯＳトランジスタＮ２はチャネル長及びチャネル幅が同じサイズのトランジスタとする。これらのＮＭＯＳトランジスタ（Ｎ２Ｖ、Ｎ２）は同じプロセス工程で形成されることが望ましい。同じプロセス工程とすることで２つのＰＭＯＳトランジスタ（Ｐ１、Ｐ１Ｖ）のチャネル長及びチャネル幅の一致精度が向上し、電流駆動能力を同じにすることができる。上記のカレントミラー回路の構成により、各データ線制御回路２６のＮＭＯＳトランジスタＮ２にも電流ｉ１が流れる。

次に、図７のフィードバック回路電源発生回路１１２は、図５のフィードバック回路電源発生回路１１０（第１の実施形態）の定電流源Ｉ２Ｖを、ＰＭＯＳトランジスタＰ１１Ｖに置き換えた構成となっている。ＰＭＯＳトランジスタＰ１１Ｖのゲートは、定電流カレントミラー源回路５１のＰＭＯＳトランジスタＰ１０Ｖのゲートと接続され、上記２つのＰＭＯＳトランジスタ（Ｐ１０Ｖ、Ｐ１１Ｖ）がカレントミラー回路を構成する。ここで、２つのＰＭＯＳトランジスタ（Ｐ１０Ｖ、Ｐ１１Ｖ）はチャネル長及びチャネル幅が同じサイズのトランジスタとする。上記のカレントミラー回路の構成により、ＰＭＯＳトランジスタＰ１１Ｖにも電流ｉ１が流れる。これにより、ノード３ａの電位をＶＲＥＡＤＲＥＦ＋｜ＶＴＰ｜に設定している。

次に、図６の電流ドライブ回路１５について説明する。電流ドライブ回路１５は、リファレンス電圧ＶＩＰＲＥＦ（図８参照。詳細は後述）をゲートに接続したＰＭＯＳトランジスタＰ３、及び制御信号ＰＲＢをゲートに接続したＰＭＯＳトランジスタＰ４で構成される。ここで、リファレンス電圧ＶＩＰＲＥＦ及び制御信号ＰＲＢは、データコントロール回路２７が出力するデータコントロール信号Ｅｉの一種である。ＰＭＯＳトランジスタＰ４は、制御信号ＰＲＢがＬｏｗレベルの期間、電流ドライブ節点４に大きな駆動能力で電圧ＶＤＤを供給する。

一方、リファレンス電圧ＶＩＰＲＥＦは、図８のデータコントロール回路２７に設けられたＶＩＰＲＥＦ発生回路６３により生成される。ＶＩＰＲＥＦ発生回路６３は、図８に示すように、差動アンプＡＭＰ２Ｖ、ＰＭＯＳトランジスタＰ３Ｖ、ＮＭＯＳトランジスタＮ６Ｖ、及び基準抵抗Ｒｒｅｆ１により構成される。ＰＭＯＳトランジスタＰ３Ｖ、ＮＭＯＳトランジスタＮ６Ｖ、及び基準抵抗Ｒｒｅｆ１は電圧源ＶＤＤと接地ＶＳＳの間に直列に接続される。ＮＭＯＳトランジスタＮ６Ｖと基準抵抗Ｒｒｅｆ１の接続節点であるノード５ａは、差動アンプＡＭＰ２Ｖの反転入力端子と接続される。また、差動アンプＡＭＰ２Ｖの非反転入力端子には、読出しリファレンス信号ＶＲＥＡＤＲＥＦの電圧が供給される。また、差動アンプＡＭＰ２Ｖの出力端子は、ＮＭＯＳトランジスタＮ６Ｖのゲートと接続される。上記の構成により、ノード５ａの電位が読出しリファレンス信号ＶＲＥＡＤＲＥＦの電位に等しくなるように制御される。これにより基準抵抗Ｒｒｅｆ１には、式（１）の電流ｉＲが流れる。

ｉＲ＝ＶＲＥＡＤＲＥＦ／Ｒｒｅｆ１ 式（１）

式（１）の電流ｉＲは、ＰＭＯＳトランジスタＰ３Ｖにも流れる。ＰＭＯＳトランジスタＰ３Ｖのゲートとドレインは接続され、ＶＩＰＲＥＦ発生回路６３はその接続節点からリファレンス電圧ＶＩＰＲＥＦを出力する。リファレンス電圧ＶＩＰＲＥＦの配線は、各データ線制御回路２６のＰＭＯＳトランジスタＰ３とゲートと接続され、ＶＩＰＲＥＦ発生回路６３のＰＭＯＳトランジスタＰ３Ｖと各データ線制御回路２６のＰＭＯＳトランジスタＰ３とが、それぞれカレントミラー回路を構成する。ＰＭＯＳトランジスタＰ３ＶとＰＭＯＳトランジスタＰ３はチャネル長及びチャネル幅が同じサイズのトランジスタとする。ここで、ＰＭＯＳトランジスタ（Ｐ３Ｖ、Ｐ３）は同じプロセス工程で形成されることが望ましい。同じプロセス工程とすることでこれらのＰＭＯＳトランジスタ（Ｐ３Ｖ、Ｐ３）のチャネル長及びチャネル幅の一致精度が向上し、電流駆動能力を同じにすることができる。これにより、ＰＭＯＳトランジスタＰ３ＶとＰＭＯＳトランジスタＰ３は共に、電流ｉＲを流す能力を有している。上記のカレントミラー回路の構成により、ＰＭＯＳトランジスタＰ３にも電流ｉＲが流れる。従って、電流ドライブ節点４に流れる電流は、ＰＭＯＳトランジスタＰ４を介して流れる電流と、ＰＭＯＳトランジスタＰ３を介して流れる電流ｉＲとの和になる。

次に、図６の読出判定回路１２について説明する。図６に示すように、読出判定回路１２は、電流ドライブ節点４にゲートが接続されたＰＭＯＳトランジスタＰ５と、制御信号ＲＪＢにゲートが接続されたＰＭＯＳトランジスタＰ６の直列接続により構成される。制御信号ＲＪＢはデータコントロール信号Ｅｉの１つである。ＰＭＯＳトランジスタＰ５とＰＭＯＳトランジスタＰ６が導通すると電源ＶＤＤがノード１０ａ（読出節点）に印加される。

上記の構成により、読出判定回路１２は以下のように動作する。制御信号ＲＪＢがＬｏｗレベルの時に、電流ドライブ節点４がＶＤＤ−｜ＶＴＰ｜よりも低ければＰＭＯＳトランジスタＰ５がオンし、ノード１０ａにＶＤＤを出力する。一方、制御信号ＲＪＢがＬｏｗレベルの時に、電流ドライブ節点４がＶＤＤ−｜ＶＴＰ｜よりも高ければＰＭＯＳトランジスタＰ５がオフし、ノード１０ａに電圧を出力しない。

次に、図６のデータ入出力回路１１について説明する。データ入出力回路１１は、図６に示すように、リードデータ、ライトデータをラッチするラッチ回路ＦＦ１と、制御信号ＰＲＢにゲートが接続されたＰＭＯＳトランジスタＰ７とにより構成される。ラッチ回路ＦＦ１の一方の端子はＰＭＯＳトランジスタＰ７のドレインと接続され、ラッチ回路ＦＦ１の他方の端子はノード１０ａ（読出節点）と接続される。また、ＰＭＯＳトランジスタＰ７のソースは電源ＶＤＤと接続される。尚、データ入出力回路１１は、リードライトバスＲＷＢＳとの間でリードデータ、またはライトデータを入出力する機能（図６には不図示）を有している。

（第２の実施形態の動作）
次に、図９を参照しながら、第２の実施形態の動作について説明する。図９は、第２の実施形態に係る半導体装置の読み出し動作の一例を示す波形図である。図９の上段には、制御信号ＥＮＢ、ＰＲＢ、ＲＪＢの電圧を示している。図９の中段には、データ線３、電流ドライブ節点４、ノード１ａ、フィードバック回路電源ＶＦＢの電圧を夫々示している。また、データ線３、電流ドライブ節点４、ノード１ａの電圧については、対応する抵抗変化型メモリ素子２が高抵抗状態の場合を実線で、低抵抗状態の場合を破線で示している。また、図９の下段には、ノード１０ａ（読出節点）の電圧を示している。ノード１０ａの電圧についても、対応する抵抗変化型メモリ素子２が高抵抗状態の場合を実線で、低抵抗状態の場合を破線で示している。

図９において、タイミングＴ１〜Ｔ５が読み出し動作期間である。この期間では、データ読み出し対象となるメモリセルＭＣに対応したワード線及びマルチプレクサアドレスＢＡが活性化しているものとする。

図９のタイミングＴ１〜Ｔ２はデータ線３の充電期間である。尚、データ線３の充電期間において読み出し対象となるメモリセルＭＣに接続された選択ビット線ＢＬも併せて充電される。データ線３の充電動作は、第１の実施形態で説明済みであるため、重複する説明は省略する。

タイミングＴ１〜Ｔ２では、制御信号ＥＮＢをＬｏｗレベルにしてフィードバック回路電源発生回路１１２を活性化し、電圧ＶＦＢを電圧Ｖ１（＝ＶＲＥＡＤＲＥＦ＋｜ＶＴＰ｜）に出力している。また、制御信号ＰＲＢをＬｏｗレベルにしてＰＭＯＳトランジスタＰ４をオンにし、電流ドライブ節点４を電圧ＶＤＤで駆動する。図９のタイミングＴ１〜Ｔ２において、データ線３の電圧がＶＲＥＡＤＲＥＦよりも低い間は、ＰＭＯＳトランジスタＰ１が強くオンするため、ノード１ａの電圧はＰＭＯＳトランジスタＰ１のソース電圧（即ち、フィードバック回路電源の電圧Ｖ１）に近くなるが、充電が進みデータ線３の電圧が上昇するにつれて、ノード１ａの電圧は除々に低下する。そして、データ線３がＶＲＥＡＤＲＥＦの電圧まで充電されると、ノード１ａは、電圧Ｖ２の定常状態になり、データ線３は抵抗変化型メモリ素子２の抵抗値にほとんど影響されず、ＶＲＥＡＤＲＥＦの電圧を保持する。

また、タイミングＴ１では、制御信号ＰＲＢがＬｏｗレベルに遷移し、ＰＭＯＳトランジスタＰ７がオンし、ラッチ回路ＦＦ１がリセットされる。これによりノード１０ａ（読出節点）はＬｏｗレベルに初期化される。

次に、タイミングＴ２〜Ｔ３はウエイト期間である。この期間も制御信号ＥＮＢはＬｏｗレベルのままでフィードバック回路電源発生回路１１２は活性化されており、フィードバック回路２４はフィードバック動作を続けている。このため、メモリセルＭＣに流れた電荷の分だけデータ線３はＶＲＥＡＤＲＥＦから電圧が低下しようとするが、フィードバック動作により、メモリセルＭＣに流れた電荷分を電流ドライブ節点４から供給し、データ線３をＶＲＥＡＤＲＥＦの電圧に保持しようとする。

また、この期間では制御信号ＰＲＢはＨｉｇｈレベルであり、電流ドライブ回路１５のＰＭＯＳトランジスタＰ４はオフし、電流ドライブ節点４へ供給される電流は、ＰＭＯＳトランジスタＰ３を介して流れる電流ｉＲのみとなっている。このため、メモリセルＭＣに流れる電流ｉＭＣが電流値ｉＲよりも大きい（ｉＭＣ＞ｉＲ）場合には、電流ドライブ節点４の電荷が失われていく。電流ドライブ節点４の寄生容量はデータ線３の寄生容量に比べると小さいため、電流ドライブ節点４の電荷が失われると、電流ドライブ節点４の電圧は高速に低下する。ここで、上記した条件ｉＭＣ＞ｉＲとなるのは、抵抗変化型メモリ素子２の抵抗値が基準抵抗Ｒｒｅｆ１の抵抗値より小さい場合（即ち、抵抗変化型メモリ素子２が低抵抗状態の場合）である。図９のタイミングＴ２〜Ｔ３を参照すると、電流ドライブ節点４の電圧（破線）は、タイミングＴ２から高速に低下し電圧ＶＲＥＡＤＲＥＦの近くまで達している。また、タイミングＴ２〜Ｔ３のノード１ａの電圧（破線）は、定常状態の電圧Ｖ２よりも高くなり、ＮＭＯＳトランジスタＮ１を強くオンして、電流ドライブ節点４からデータ線３に電荷供給を行っている。

一方、メモリセルＭＣに流れる電流ｉＭＣが電流値ｉＲよりも小さい（ｉＭＣ＜ｉＲ）場合には、メモリセルＭＣに流れる電荷が少ないため、電流ドライブ節点４から供給する分が少なくて済む。そのため、電流ドライブ節点４は高い電圧のままに保持される。ここで、上記した条件ｉＭＣ＜ｉＲとなるのは、抵抗変化型メモリ素子２の抵抗値が基準抵抗Ｒｒｅｆ１の抵抗値より大きい場合（即ち、抵抗変化型メモリ素子２が高抵抗状態の場合）である。図９のタイミングＴ２〜Ｔ３を参照すると、電流ドライブ節点４（実線）は、高い電圧のままに保持されている。また、タイミングＴ２〜Ｔ３のノード１ａの電圧（実線）は、定常状態の電圧Ｖ２を保持している。

このように、第２の実施形態では、メモリセルＭＣに流れる電流ｉＭＣがｉＲより大きいか小さいか（即ち、抵抗変化型メモリ素子２の抵抗値が基準抵抗Ｒｒｅｆ１より小さいか大きいか）に応じて、電流ドライブ節点４の電圧が変化する。

次に、タイミングＴ３〜Ｔ４は判定期間である。この期間に、制御信号ＲＪＢを１ショットでＬｏｗレベルにする。この期間では、抵抗変化型メモリ素子２の抵抗状態を、読出判定回路１２により判定する。抵抗変化型メモリ素子２が低抵抗状態の場合には、ノード１０ａ（読出節点）がＬｏｗレベルからＨｉｇｈレベルに変化し（破線）、ラッチ回路ＦＦ１にラッチされる。一方、抵抗変化型メモリ素子２が高抵抗状態の場合には、ノード１０ａ（読出節点）がＬｏｗレベルのままであり（実線）、ラッチ回路ＦＦ１の出力は変化しない。

その後タイミングＴ４で、制御信号ＥＮＢをＨｉｇｈレベルに非活性化してフィードバック回路電源発生回路１１２を非活性化し、フィードバック回路電源ＶＦＢをＶＳＳにする。次に、タイミングＴ５で、データ線３を書込回路（図６の１８）などでＶＳＳにリセットし、一連の読み出し動作が完了する。

以上説明したように、第２の実施形態によれば、第１の実施形態と同様の効果が得られる。即ち、読出時データ線駆動回路２３では、図２２に示した関連技術の読出時データ線駆動回路２４３と同様にフィードバック制御を行ない、データ線３をリファレンス信号ＶＲＥＡＤＲＥＦの電圧まで高速、且つ正確に充電することができる。さらに第２の実施形態ではフィードバック回路２４を簡易な構成の回路とすることができるため、小さなピッチでデータ線制御回路２６を配列レイアウトすることができる。その結果、一度のセル読み出し動作で同時に読み出すメモリセルＭＣの数を多くすることが可能になり、高速なデータ出力を実現することができる。

また、第２の実施形態によれば、フィードバック回路電源発生回路１１２及びＶＩＮＲＥＦ発生回路５２の電流を、定電流源Ｉ３Ｖの電流ｉ１からカレントミラー回路で制御している。このため、データ線３の充電期間に定常状態になった時に、ＰＭＯＳトランジスタＰ１及びＮＭＯＳトランジスタＮ２に流れる電流値が共に１つの定電流源Ｉ３Ｖから生成されたｉ１となるので、データ線３の充電電圧を読出しリファレンス信号ＶＲＥＡＤＲＥＦに精度よく一致させることができる。即ち、データ線３の充電電圧の精度を高くすることができる。

さらに、第２の実施形態によれば、ウエイト期間においてデータ線３に流れる電流に応じて電流ドライブ節点４の電圧を変化させ、判定期間において電流ドライブ節点４の電圧変化を検出することにより、データ線３に接続された抵抗変化型メモリ素子２の抵抗状態を簡易な構成の回路により検出することができる。即ち、第２の実施形態によれば、高速、高精度なデータ線３の充電だけでなく、抵抗変化型メモリ素子２の抵抗状態の読み出しについても簡易な構成の回路で実現することができる。

［第３の実施形態］
（第３の実施形態の構成）
次に、第３の実施形態の構成について、図１０〜図１１を参照しながら説明する。図１０は、第３の実施形態に係る半導体装置３０１の全体構成を示すブロック図である。図１０を図３と比較すると分かるように、図１０では、リファレンスデータ線４３、リファレンスデータ線制御回路７６、基準抵抗Ｒｒｅｆ２、及び１ショット回路４８が新たに追加されている。上記以外の構成要素で、第１または第２の実施形態と実質的に同様の機能を有するものには同じ参照符号を付し、重複する説明を省略する。

リファレンスデータ線４３はデータ線３と同じ配線長にし、データ線３のマルチプレクサ（ＭＵＸ）７と同様のダミーマルチプレクサ（ダミーＭＵＸ）５７を接続している。これにより、リファレンスデータ線４３の配線容量をデータ線３の配線容量と同じになるようにしている。

次に、図１１を参照しながら、第３の実施形態のデータ線制御回路３６及びリファレンスデータ線制御回路７６の詳細について説明する。図１１は、第３の実施形態に係る半導体装置３０１のデータ線制御回路３６及びリファレンスデータ線制御回路７６の回路図である。図１１のデータ線制御回路３６を図６のデータ線制御回路２６と比較すると、データ線制御回路３６のフィードバック回路３４の構成と、電流ドライブ回路３５の構成が相違している。

まず、フィードバック回路３４では、ＰＭＯＳトランジスタＰ１のドレインとＮＭＯＳトランジスタＮ２のドレインの接続節点であるノード２ａとＮＭＯＳトランジスタＮ１のゲート（ノード１ａ）との間に、ＮＭＯＳトランジスタＮ３を新たに設けている。また、一方の端子をノード１ａに接続した第２の容量素子Ｃ２を新たに設けている。ここで、ＮＭＯＳトランジスタＮ３のゲートには制御信号ＷＡＢが供給される。また、第２の容量素子Ｃ２の他方端子には、制御信号ＶＷＡＶＣ１（電圧幅制御信号）が供給される。

また、図１１の電流ドライブ回路３５において図６のＰＭＯＳトランジスタＰ３が削除され、電流ドライブ回路３５はＰＭＯＳトランジスタＰ４のみで構成される。

図１１において、リファレンスデータ線制御回路７６は、データ線制御回路３６と同一構成の回路ブロックを含んで構成されている。具体的には、リファレンスデータ線制御回路７６のリファレンス読出時データ線駆動回路７３、電流ドライブ回路７５、リファレンス読出判定回路７２、データ入出回路７１は、夫々、データ線制御回路３６の読出時データ線駆動回路３３、電流ドライブ回路３５、読出判定回路１２、データ入出回路１１と同一構成を有している。リファレンスデータ線制御回路７６に含まれる各回路素子には、データ線制御回路３６の対応する回路素子と同じ参照符号を付している。

リファレンスデータ線制御回路７６において、データ線制御回路３６と異なる個所は、リファレンス読出判定回路７２のＰＭＯＳトランジスタＰ６のゲートがＶＳＳに接続されていること、及び、書込回路７８のデータコントロール信号がＶＳＳに固定され、リファレンスデータ線４３の書き込みを行わないようにしていることである。リファレンスデータ線制御回路７６とデータ線制御回路３６では入力信号が異なるだけなので、リファレンスデータ線制御回路７６は、データ線制御回路３６とほぼ同じレイアウトとすることができ、繰り返し配置されるデータ線制御回路３６に連続して１つのリファレンスデータ線制御回路７６をレイアウトするのがよい。

また、リファレンスデータ線４３には接地ＶＳＳとの間に基準抵抗Ｒｒｅｆ２が接続されている。リファレンスデータ線４３がＶＲＥＡＤＲＥＦの電圧の時、基準抵抗Ｒｒｅｆ２には電流ｉＲが流れる。

１ショット回路４８は、判定期間（図１２のタイミングＴ３〜Ｔ４；詳細は後述）の１ショット信号を生成する機能を有する。１ショット回路４８は、ノード２０ａ（リファレンス読出節点）がＬｏｗレベルからＨｉｇｈレベルに遷移したときに、その立ち上がりエッジを受けて１ショットＬｏｗの信号を制御信号ＲＪＢとして出力する。制御信号ＲＪＢは各データ線制御回路３６の読出判定回路１２のＰＭＯＳトランジスタＰ６のゲート、及びデータコントロール回路３７に供給される。尚、第３の実施形態のデータコントロール回路３７は、図６の第２の実施形態のフィードバック回路電源発生回路１１２を含んで構成される。

（第３の実施形態の動作）
次に、図１２〜図１３を参照しながら、第３の実施形態の動作について説明する。図１２は、第３の実施形態に係る半導体装置３０１の読み出し動作の一例を示す波形図である。図１２の上段には、制御信号ＥＮＢ、ＰＲＢ、ＷＡＢ、及びＶＷＡＶＣ１の電圧を示している。図１２の中段には、データ線３、リファレンスデータ線４３、電流ドライブ節点４、リファレンス電流ドライブ節点４４、ノード１ａ、ノード２ａ、ノード１１ａ、ノード１２ａ、及びフィードバック回路電源ＶＦＢの電圧を示している。また、図１２の下段には、ノード２０ａ（リファレンス読出節点）及びノード１０ａ（読出節点）の電圧を示している。ここで、上記のうち、高抵抗状態のメモリセルに対応した波形は実線で、低抵抗状態のメモリセルに対応した波形は破線で、リファレンス制御回路に関連した波形は点線で示している。

図１２のタイミングＴ１〜Ｔ５の期間は、第２の実施形態と同様に、データ読み出し対象となるメモリセルＭＣ対応したワード線ＷＬ及びマルチプレクサアドレスＢＡが活性化しているとする。

タイミングＴ１〜Ｔ２はデータ線３の充電期間である。この期間では、制御信号ＷＡＢはＨｉｇｈレベルとし、ＮＭＯＳトランジスタＮ３が導通するので第２の実施形態と同様の充電動作となる。また、第３の実施形態では、リファレンスデータ線４３もデータ線３と同様にＶＲＥＡＤＲＥＦの電圧に充電される。また、タイミングＴ１では、制御信号ＥＮＢがＨｉｇｈレベルからＬｏｗレベルに遷移することでＰＭＯＳトランジスタＰ７がオンし、ラッチ回路ＦＦ１がリセットされる。これにより、ノード１０ａ（読出節点）及びノード２０ａ（リファレンス読出節点）はＬｏｗレベルに初期化される。

次に、タイミングＴ２で制御信号ＷＡＢをＬｏｗレベルにしてＮＭＯＳトランジスタＮ３を非導通にし、ノード１ａとノード２ａ、及びノード１１ａとノード１２ａを夫々電気的に切り離すことで、ノード１ａ及びノード１１ａをフローティング状態にする。タイミングＴ２の瞬間において、ノード１ａ及びノード１１ａは充電動作の定常状態である電圧Ｖ２（＝ＶＲＡＥＤＲＥＦ＋ＶＴＮ）に保持される。タイミングＴ２の直後、制御信号ＶＷＡＶＣ１を振幅電圧ΔＶＣ１だけ低下させる。これにより第２の容量素子Ｃ２のカップリングにより、ノード１ａ及びノード１１ａの電圧は電圧Ｖ２よりもΔＶＣ２だけ低下する。振幅電圧ΔＶＣ２は、ノード１ａの寄生容量と、第２の容量素子Ｃ２の容量値と、制御信号ＶＷＡＶＣ１の振幅ΔＶＣ１で決まる電圧である。

同時にタイミングＴ２で制御信号ＥＮＢをＨｉｇｈレベルにすることで、フィードバック回路電源発生回路１１２のレギュレータ回路４１を非活性化し、フィードバック回路電源ＶＦＢを電圧Ｖ１からＶＳＳに落とす。第２の実施形態ではウエイト期間（Ｔ２〜Ｔ３）もフィードバック回路電源発生回路１１２を活性化しＶＦＢをＶＲＥＡＤＲＥＦに保持していたが、第３の実施形態ではＶＳＳに落とす点が第２の実施形態の制御と相違している。フィードバック回路電源ＶＦＢの電圧がＶＳＳになることにより、ノード２ａ及びノード１２ａは、ＮＭＯＳトランジスタＮ２の電流により電圧Ｖ２からＶＳＳに低下する。また、タイミングＴ２〜Ｔ３では、制御信号ＰＲＢをＨｉｇｈレベルにして電流ドライブ回路３５の供給電流を停止させる。タイミングＴ２直後は、電流ドライブ節点４及びリファレンス電流ドライブ節点４４はそれらの節点の寄生容量にてＶＤＤ近くの電圧を保持している。

タイミングＴ２〜Ｔ３はウエイト期間である。この期間ではリファレンスデータ線４３の大きな寄生容量（リファレンス電流ドライブ節点４４の寄生容量に比べて大きな寄生容量という意味）に蓄えられた電荷が基準抵抗Ｒｒｅｆ２に流れる電流で失われていくので、リファレンスデータ線４３の電圧はゆっくりと低下する（図１２のＴ２〜Ｔ３のリファレンスデータ線４３の点線）。同様にデータ線３の大きな寄生容量（電流ドライブ節点４の寄生容量に比べて大きな寄生容量という意味）に蓄えられた電荷も各抵抗変化型メモリ素子２の抵抗状態に依存して流れる電流によりゆっくりと低下する（図１２のＴ２〜Ｔ３のデータ線３の実線及び破線）。

タイミングＴ２〜Ｔ３において、ＮＭＯＳトランジスタＮ１のゲートソース間電圧ＶＧＳは小さくサブスレッショルドリーク特性の領域で動作する。図１３はＮＭＯＳトランジスタＮ１のサブスレッショルド特性を示した図である。図１３の横軸はゲートソース間電圧ＶＧＳで、縦軸はサブスレッショルドリーク電流を対数表示しており、縦軸の１目盛につき電流値が１桁異なる。リファレンスデータ線制御回路７６のＮＭＯＳトランジスタＮ１は、タイミングＴ２の直前では図１３の動作点Ａで動作している。動作点Ａでは、ＮＭＯＳトランジスタＮ１のソースが電圧ＶＲＥＡＤＲＥＦ、ゲートが電圧ＶＲＥＡＤＲＥＦ＋ＶＴＮ（＝Ｖ２）であるため、ＶＧＳはＶＴＮであり、図１３に示す電流ｉＲが流れる。

タイミングＴ２の直後は、ＮＭＯＳトランジスタＮ１のゲートを振幅電圧ΔＶＣ２だけ低下させているので、ゲートソース間電圧ＶＧＳは、ＶＧＳＢ＝ＶＴＮ−ΔＶＣ２になる。このとき、図１３の動作点Ｂで動作する。このときの電流値はｉＲよりも大幅に小さいｉＢになる。図１３の例では電流値ｉＲは電流値ｉＢよりも２桁小さい。タイミングＴ２の直後から、ＮＭＯＳトランジスタＮ１が動作点Ｂで動作すると、リファレンス電流ドライブ節点４４の寄生容量で保持された電圧が電流値ｉＢにより低下する。

その後、リファレンスデータ線４３の電圧はゆっくりと低下するが、その低下した電圧分だけＮＭＯＳトランジスタＮ１のゲートソース間電圧ＶＧＳはＶＧＳＢよりも大きくなり、ＮＭＯＳトランジスタＮ１がリファレンス電流ドライブ節点４４から流す電流は、電流値ｉＢよりも次第に大きくなるため、リファレンス電流ドライブ節点４４の電圧低下速度が次第に大きくなる。この電流値の増大分はリファレンスデータ線４３の電圧低下速度、即ち、基準抵抗Ｒｒｅｆ２の抵抗値に依存する。

同様に、各データ線制御回路３６の電流ドライブ節点４も、各データ線３に対応する抵抗変化型メモリ素子２の抵抗値に依存して電圧が低下する。抵抗変化型メモリ素子２の抵抗値が高抵抗な場合はゆっくりと（図１２のタイミングＴ２〜Ｔ３の電流ドライブ節点４の実線）、抵抗変化型メモリ素子２の抵抗値が低抵抗な場合は速く（図１２のタイミングＴ２〜Ｔ３の電流ドライブ節点４の破線）、電流ドライブ節点４の電圧が低下する。

このように、第３の実施形態では、抵抗変化型メモリ素子２が高抵抗の場合は電流ドライブ節点４の電圧低下速度は遅くなり、抵抗変化型メモリ素子２が低抵抗の場合は電流ドライブ節点４の電圧低下速度は速くなる。そして、次の判定期間で、基準抵抗Ｒｒｅｆ２の場合に比べて、電圧低下速度が速いか遅いかを判定する。

次に、タイミングＴ３〜Ｔ４は判定期間である。リファレンスデータ線４３の電圧がＶ３（＝ＶＤＤ−｜ＶＴＰ｜）まで低下すると、リファレンスデータ線制御回路７６のリファレンス読出判定回路７２のＰＭＯＳトランジスタＰ５がオンし、ノード２０ａ（リファレンス読出節点）がＬｏｗレベルからＨｉｇｈレベルに遷移する（タイミングＴ３）。その遷移を受け、１ショット回路４８により制御信号ＲＪＢが１ショットでタイミングＴ４までの期間、Ｌｏｗレベルになる。この１ショット期間（判定期間）に、各データ線制御回路３６の読出判定回路１２において各電流ドライブ節点４の電圧が電圧Ｖ３より高いか低いかを判定し（即ち、電圧低下速度が基準抵抗Ｒｒｅｆ２の場合より速いか遅いかを判定し）、その判定結果を各データ入出力回路１１内のラッチ回路ＦＦ１に保存する。

次にタイミングＴ４で、データコントロール回路３７は制御信号ＲＪＢのＬｏｗレベルからＨｉｇｈレベルへの遷移を受けて、制御信号ＷＡＢをＨｉｇｈレベルに、制御信号ＰＲＢをＬｏｗレベルにする。また、制御信号ＶＷＡＶＣ１の振幅低下ΔＶＣ１を０に戻す。その結果、ノード１ａ、１１ａがＶＳＳに、リファレンス電流ドライブ節点４４及び電流ドライブ節点４がＶＤＤにリセットされる。

次にタイミングＴ５でリファレンスデータ線４３及び各データ線３をＶＳＳにリセットし、一連の読み出し動作が完了する。

尚、タイミングＴ２でノード１ａ、１１ａの電圧を強制的に振幅電圧ΔＶＣ２だけ引き落としているが、これはタイミングＴ２からタイミングＴ３の時間を回路動作上適切な時間に設定するためである。もし、振幅電圧ΔＶＣ２の引き落としをしないとすると、リファレンス電流ドライブ節点４４が高速に低下し過ぎて、タイミングＴ２からタイミングＴ３の時間が制御信号ＲＪＢの１ショット幅と同程度まで短くなり、タイミングＴ３からタイミングＴ４の期間中もリファレンス電流ドライブ節点４４の電圧が大きく変化するため正確な抵抗値の判定ができなくなる。

一方、振幅電圧ΔＶＣ２を大きくし過ぎると、リファレンス電流ドライブ節点４４の電圧低下が非常に低速になり、読み出し動作が遅くなってしまう。タイミングＴ２〜Ｔ３の時間は、容量Ｃ２及び制御信号ＶＷＡＶＣ１の振幅電圧ΔＶＣ１で調整することができる。特に半導体装置の動作試験などで判定抵抗を変える場合は、基準抵抗Ｒｒｅｆ２をヒューズトリミングなどで変化させるとよいが、この時、基準抵抗Ｒｒｅｆ２に合わせて振幅電圧ΔＶＣ１も同時に適切な値になるように調整すると、読み出し動作の時間を所望の一定時間に保つことができる。

以上の読み出し動作により、基準抵抗Ｒｒｅｆ２に対して抵抗変化型メモリ素子２の抵抗値が高抵抗か、低抵抗かの読み出しが行われる。

以上説明したように、第３の実施形態によれば第１及び第２の実施形態と同様の効果が得られる。即ち、読出時データ線駆動回路３３では、図２２に示した関連技術の読出時データ線駆動回路２４３と同様にフィードバック制御を行い、データ線３をリファレンス信号ＶＲＥＡＤＲＥＦの電圧まで高速、且つ正確に充電することができる。さらに第３の実施形態によるフィードバック回路３４は簡易な構成の回路とすることができるため、小さなピッチでデータ線制御回路３６を配列レイアウトすることができる。その結果、一度のセル読み出し動作で同時に読み出すメモリセルＭＣの数を多くすることが可能になり、高速なデータ出力を実現することができる。

また、第３の実施形態によれば、高速、高精度なデータ線３の充電だけでなく、抵抗変化型メモリ素子２の抵抗状態の読み出しについても簡易な構成の回路で実現することができる。

また、第３の実施形態では、ウエイト期間及び判定期間において、フィードバック回路電源発生回路１１２を非活性化しているため、この期間でフィードバック回路電源発生回路１１２を活性化させる第２の実施形態に比べて低消費電力で動作させることができる。また、第３の実施形態では、電流ドライブ回路３５において、電流ドライブ節点４に対する電流ｉＲの供給を行わないので、電流ｉＲの供給を行う第２の実施形態に比べて低消費電力で動作させることができる。また、第３の実施形態では、ＮＭＯＳトランジスタＮ１をサブスレッショルド電流の小さい領域（図１３の動作点Ｂ等）で動作させることで、さらに低消費電力で動作させることができる。

尚、第３の実施形態において、フィードバック回路３４は、図１１に示すように、第２の実施形態のフィードバック回路（図６の２４）を基に、ＮＭＯＳトランジスタ（第３のスイッチ素子）Ｎ３と第２の容量素子Ｃ２を追加した構成としたが、それに限定されるものではない。フィードバック回路は、データ線３の電位がＶＲＥＡＤＲＥＦより低い場合にノード２ａ（第２の節点）を高い電位に制御し、データ線３の電位がＶＲＥＡＤＲＥＦより高い場合にノード２ａ（第２の節点）を低い電位に制御する機能を有するものであればよい。例えば、図２２に示した関連技術のフィードバック回路２４４の差動アンプＡＭＰ３Ｖの出力端子とＮＭＯＳトランジスタＮ１のゲートの間に、ＮＭＯＳトランジスタＮ３と第２の容量素子Ｃ２を設けるようにしてもよい。この場合、フィードバック回路は簡易な構成とはならないが、データ線３の充電だけでなく抵抗変化型メモリ素子２の抵抗状態の読み出しをさらに回路を追加することなく実現することが可能であり、且つ、低消費電力とすることができる。

［第４の実施形態］
（第４の実施形態の構成）
次に、図１４〜図１５を参照しながら、第４の実施形態の構成について説明する。第４の実施形態に係る半導体装置は、第３の実施形態に係る半導体装置のデータ線制御回路３６、リファレンスデータ線制御回路７６、データコントロール回路３７を夫々、図１４のデータ線制御回路４６、リファレンスデータ線制御回路８６、データコントロール回路４７に置き換えた構成になっている。図１４において、データ線制御回路４６のデータ線制御回路３６からの変更点は、フィードバック回路６４として第２の実施形態のフィードバック回路２４と同じ構成のものを使用しているということ、及びデータ入出力回路１１のＰＭＯＳトランジスタＰ７のゲートに第２の実施形態と同様に制御信号ＰＲＢを接続したことである。

同様に、図１４のリファレンスデータ線制御回路８６のフィードバック回路８４も第２の実施形態のフィードバック回路２４と同じ構成のものを使用し、データ入出回路７１のＰＭＯＳトランジスタＰ７のゲートに制御信号ＰＲＢを接続している。尚、第４の実施形態において、第２または第３の実施形態と同様の機能を有する構成要素には同じ参照符号を付し重複する説明を省略する。

図１５は、データコントロール４７の一部を示す回路図である。図１５において、定電流カレントミラー源回路５１及びＶＩＮＲＥＦ発生回路５２は第３の実施形態と同じである。一方、フィードバック回路発生回路１１４は、第３の実施形態のフィードバック回路発生回路１１２に対して、判定リファレンス信号ＶＪＵＤＧＥＲＥＦの入力を追加し、電圧Ｖ１（＝ＶＲＥＡＤＲＥＦ＋｜ＶＴＰ｜）と電圧Ｖ４（＝ＪＵＤＧＥＲＥＦ＋｜ＶＴＰ｜）のいずれか一方を選択して出力することができるように機能を拡張している。

図１５では、ＰＭＯＳトランジスタＰ１４ＶとＰＭＯＳトランジスタＰ１３Ｖとで、ノード６ａに電圧Ｖ４を生成している。そして、ＰＭＯＳトランジスタＰ１５Ｖ、Ｐ１６Ｖ、及びインバータ回路ＩＮＶ２が追加され、制御信号ＰＲＢの論理によりノード３ａとノード６ａを切り替えてノード７ａに電圧を出力している。そしてレギュレータ回路４１には、ノード７ａを入力している。

ＰＭＯＳトランジスタＰ１３Ｖは、ＰＭＯＳトランジスタＰ１Ｖと同様に図１４のＰＭＯＳトランジスタＰ１と同じプロセス工程で形成することが望ましい。同じプロセス工程とすることで２つのＰＭＯＳトランジスタ（Ｐ１、Ｐ１３Ｖ）のチャネル長及びチャネル幅の一致精度が向上し、電流駆動能力を同じにすることができる。これにより、ノード６ａの電圧を、ＶＪＵＤＧＥＲＥＦにＰＭＯＳトランジスタＰ１の閾値電圧の絶対値｜ＶＴＰ｜を加えた電圧に、精度よく合わせることができる。また、判定リファレンス信号ＶＪＵＤＧＥＲＥＦの電圧は、後述するように、データ線３の判定レベルであり、読出しリファレンス信号ＶＲＥＡＤＲＥＦの電圧よりも少し低いレベル（図１６のΔＶＣ３を参照）に設定するとよい。

（第４の実施形態の動作）
次に、図１６を参照しながら、第４の実施形態の動作について説明する。図１６は、第４の実施形態に係る半導体装置の読み出し動作の一例を示す波形図である。図１６の上段には、制御信号ＥＮＢ、ＰＲＢの電圧を示している。図１２の中段には、データ線３、リファレンスデータ線４３、電流ドライブ節点４、リファレンス電流ドライブ節点４４、ノード１１ａ、及びフィードバック回路電源の電圧を示している。また、図１６の下段には、ノード２０ａ（リファレンス読出節点）及びノード１０ａ（読出節点）の電圧を示している。ここで、上記のうち、高抵抗状態のメモリセルに対応した波形は実線で、低抵抗状態のメモリセルに対応した波形は破線で、リファレンス制御回路に関連した波形は点線で示している。

図１６において、第２及び第３の実施形態と同様にタイミングＴ１〜Ｔ５の期間は、データ読み出し対象となるメモリセルＭＣに対応したワード線ＷＬ及びマルチプレクサアドレスＢＡが活性化しているとする。

タイミングＴ１〜Ｔ２はデータ線３の充電期間である。この期間では制御信号ＥＮＢ、ＰＲＢを共にＬｏｗレベルとし、ノード７ａ（図１５）は電圧Ｖ１となり、フィードバック回路電源ＶＦＢは電圧Ｖ１を出力するので、第２及び第３の実施形態と同様に、データ線３及びリファレンスデータ線４３を電圧ＶＲＥＡＤＲＥＦまで充電する。また、タイミングＴ１に制御信号ＰＲＢがＬｏｗレベルに遷移することでＰＭＯＳトランジスタＰ７がオンし、ラッチ回路ＦＦ１をリセットし、ノード１０ａ（読出節点）、ノード２０ａ（リファレンス読出節点）はＬｏｗレベルに初期化する。また、タイミングＴ１〜Ｔ２において、電流ドライブ回路３５、７５のＰＭＯＳトランジスタＰ４がオンして電流ドライブ節点４及びリファレンス電流ドライブ節点４４をＶＤＤに駆動する。

次にタイミングＴ２〜Ｔ３はウエイト期間である。タイミングＴ２で制御信号ＰＲＢをＨｉｇｈレベルにすることで、ノード７ａ（図１５）は電圧Ｖ４に切り替わり、フィードバック回路電源ＶＦＢは電圧Ｖ４を出力する。その結果、フィードバック回路６４のデータ線３の判定レベル、及びフィードバック回路８４のリファレンスデータ線４３の判定レベルは、電圧Ｖ４よりもＰＭＯＳトランジスタＰ１の閾値電圧の絶対値｜ＶＴＰ｜だけ低い電圧、即ち、ＶＪＵＤＧＥＲＥＦとなる。従って、タイミングＴ２の直後は、データ線３及びリファレンスデータ線４３の電圧はＶＲＥＡＤＲＥＦなので、ＶＪＵＤＧＥＲＥＦよりも高い電圧であるため、ＰＭＯＳトランジスタＰ１がオフし、ノード１ａ、１１ａはＶＳＳの近くまで低下する。これにより、ＮＭＯＳトランジスタＮ１がオフする。また、タイミングＴ２〜Ｔ３において制御信号ＰＲＢをＨｉｇｈレベルにすることで電流ドライブ回路３５、７５による電圧ＶＤＤの駆動を停止させている。その結果、タイミングＴ２直後に電流ドライブ節点４及びリファレンス電流ドライブ節点４４はフローティングになるが、それらの節点の寄生容量によりＶＤＤ付近の電圧を保持している。

タイミングＴ２以降、リファレンスデータ線４３の大きな寄生容量に蓄えられた電荷が基準抵抗Ｒｒｅｆ２に流れる電流で失われていくので、リファレンスデータ線４３の電圧はゆっくりと低下する（図１６のタイミングＴ２〜Ｔ３のリファレンスデータ線４３：点線）。そして、リファレンスデータ線４３がＶＪＵＤＧＥＲＥＦの電圧まで低下するタイミングＴ３で、ＰＭＯＳトランジスタＰ１がオンしてノード１１ａを高い電圧に持ち上げ、ＮＭＯＳトランジスタＮ１がオンする。ＮＭＯＳトランジスタＮ１がオンすると、リファレンス電流ドライブ節点４４がＶＤＤからリファレンスデータ線４３の電圧まで低下する（図１６のタイミングＴ３のリファレンス電流ドライブ節点４４：点線）。

同様にデータ線３の電圧も各抵抗変化型メモリ素子２の抵抗値に依存して流れる電流に応じてゆっくりと低下する（図１６のタイミングＴ２〜Ｔ３のデータ線３）。ここで、抵抗変化型メモリ素子２が低抵抗の場合、対応するデータ線３の電圧はタイミングＴ３よりも早く電圧ＶＪＵＤＧＥＲＥＦまで低下するので、そのデータ線制御回路４６の電流ドライブ節点４は、タイミングＴ３よりも早くデータ線３の電圧まで低下する（図１６のタイミングＴ２〜Ｔ３の電流ドライブ節点４：破線）。

一方、抵抗変化型メモリ素子２が高抵抗の場合、対応するデータ線３の電圧はタイミングＴ３では未だ電圧ＶＪＵＤＧＥＲＥＦまで低下していないので、そのデータ線制御回路４６の電流ドライブ節点４は、ＶＤＤ付近の電圧を保持している（図１６のタイミングＴ２〜Ｔ３の電流ドライブ節点：実線）。

このように第４の実施形態において、抵抗変化型メモリ素子２が基準抵抗Ｒｒｅｆ２より低抵抗の場合は電流ドライブ節点４の電位低下のタイミングはリファレンスドライブ節点４４より早くなる。一方、抵抗変化型メモリ素子２が基準抵抗Ｒｒｅｆ２より高抵抗の場合はリファレンスドライブ節点４４が電位低下した時点で、電流ドライブ節点４は未だ電位低下しない。

タイミングＴ３〜Ｔ４は判定期間である。タイミングＴ３で、リファレンス電流ドライブ節点４４が電圧Ｖ３よりも低い電圧まで低下するとリファレンス読出判定回路７２のＰＭＯＳトランジスタＰ５がオンして、ノード２０ａ（リファレンス読出節点）がＬｏｗレベルからＨｉｇｈレベルに遷移する。その遷移を受け、１ショット回路４８により制御信号ＲＪＢが１ショットでタイミングＴ４までの期間、Ｌｏｗレベルになる。この１ショット期間（判定期間）に、各データ線制御回路４６の読出判定回路１２にて、各電流ドライブ節点４の電圧が電圧Ｖ３より高いか、低いかを判定して、その判定結果を各データ入出力回路１１内の各ラッチ回路ＦＦ１に保存する。

次にタイミングＴ４において、データコントロール回路４７は制御信号ＲＪＢのＨｉｇｈレベルからＬｏｗレベルの遷移を受け、制御信号ＥＮＢをＨｉｇｈレベルにする。その結果、フィードバック電源電圧ＶＦＢ、ノード１ａ、及びノード１１ａがＶＳＳになる。

次にタイミングＴ５において、リファレンスデータ線４３及び各データ線３はＶＳＳにリセットされ、一連の読み出し動作が完了する。

尚、ΔＶＣ３（＝ＶＲＥＡＤＲＥＦ−ＶＪＵＤＧＥＲＥＦ）の電圧により、タイミングＴ２〜Ｔ３の時間を回路動作上適切な時間に設定することができる。適切な時間に設定する理由、効果、及び調整方法は、第３の実施形態の制御信号ＶＷＡＶＣ１の振幅電圧ΔＶＣ１の調整と同様である。

以上の読み出し動作により、基準抵抗Ｒｒｅｆ２に対して抵抗変化型メモリ素子２の抵抗値が高抵抗か低抵抗かを判定する読み出しが行われる。

以上説明したように、第４の実施形態によれば第１及び第２の実施形態と同様の効果が得られる。即ち、読出時データ線駆動回路１４３では、図２２に示した関連技術の読出時データ線駆動回路２４３と同様にフィードバック制御を行い、データ線３をリファレンス信号ＶＲＥＡＤＲＥＦの電圧まで高速、且つ正確に充電することができる。さらに第４の実施形態によるフィードバック回路６４は、簡易な構成の回路とすることができるため、小さなピッチでデータ線制御回路４６を配列レイアウトすることができる。その結果、一度のセル読み出し動作で同時に読み出すメモリセルＭＣの数を多くすることが可能になり、高速なデータ出力を実現することができる。

第４の実施形態のフィードバック回路６４は、第３の実施形態のフィードバック回路３４の第３のスイッチ素子Ｎ３及び第２の容量素子Ｃ２を使用しない構成（即ち、第２の実施形態のフィードバック回路２４と同じ構成）とすることができる。これにより、第４の実施形態のデータ線制御回路４６は、第３の実施形態のデータ線制御回路３６に比べて、簡易な構成とすることができる。

また、第４の実施形態では、第３の実施形態と同様に、電流ドライブ回路３５において、電流ドライブ節点４に対する電流ｉＲの供給を行わないので、電流ｉＲの供給を行う第２の実施形態に比べて低消費電力で動作させることができる。

また、第４の実施形態によれば、高速、高精度なデータ線３の充電だけでなく、抵抗変化型メモリ素子２の抵抗状態の読み出しについても簡易な構成の回路で実現することができる。

［第５の実施形態］
（第５の実施形態の構成）
次に、図１７〜図１９を参照しながら、第５の実施形態の構成について説明する。第５の実施形態は、第４の実施形態に対して書込簡易判定の機能を新たに追加したものである。第５の実施形態では、書込簡易判定の機能を中心に説明を行うこととし、第４の実施形態と実質的に同様な機能を有する構成要素には同じ参照符号を付し、重複する説明を省略する。

まず、第５の実施形態の背景について説明する。抵抗変化型メモリ素子の書込み制御（即ち、抵抗変化型メモリ素子の抵抗値の高抵抗化／低抵抗化の遷移の制御）は、抵抗変化型メモリ素子の両端に電圧を印加することで行われるが、ＲｅＲＡＭ等の抵抗変化型メモリ素子の場合、書込み電圧を印加した後の抵抗値は統計的な分布を有し、書込み電圧を印加する度にその分布の中で抵抗値が確率的に変動することが知られている。そのため、書込み電圧を１回印加した後に、図１６等に示す正確な読出し電圧ＶＲＥＡＤＲＥＦでの読み出し動作により所望の抵抗値範囲に変化したか（即ち、書込みが成功したか）を確認する、「書込＆読出」が行われる。さらに、書込みに失敗したメモリセルに対してのみ再度「書込＆読出」を行い、全てのメモリセルの書込みが成功するまで「書込＆読出」の制御を繰り返す、いわゆるベリファイを行う必要がある。しかし、書込み電圧を１回印加するごとに、読み出し動作で長い時間のデータ線充電期間が必要となるため、書込み成功率が低いと「書込＆読出」の制御回数が増え、全てのメモリセルの書換えが成功するまでの時間が長くなるという問題がある。

そこで、第５の実施形態では上記の問題を解消するため、複数のメモリセルに同時に書き込む際に、以下のシーケンスを行うようにしている。即ち、書込みのために書込回路５８によりデータ線３に大きな電圧を印加した後、書込回路５８を停止させ、データ線３の寄生容量をメモリセルＭＣの抵抗で放電し、所定時間経過後にデータ線３の電圧を判定することで、「おおよそ書込み成功」、「おおよそ書込み失敗」のいずれかであるかを判定する簡易判定を行う。そして、おおよそ書込み失敗と判定されたメモリセルのみに対し、再度、書込回路５８によりデータ線３に大きな電圧を印加した後、放電して所定時間経過後にデータ線３の電圧を簡易判定するサイクルを複数回繰り返す。その後、図１６等に示す正確な読出し電圧ＶＲＥＡＤＲＥＦでの読み出し動作により所望の抵抗値範囲に変化したか（即ち、書込みが成功したか）を正確に判断する。第５の実施形態による上記のシーケンスを「書込簡易判定＆読出」という。１回の「書込簡易判定＆読出」の動作の中で、書込電圧の印加及び簡易判定を複数回繰り返すので、書き込み成功率を高めることができ、その結果、全体の書込み時間を短縮することが可能になる。

一般的に、ＲｅＲＡＭ等の抵抗変化型メモリ素子の抵抗値にはバイアス依存性がある（オーミック抵抗ではない）。そのため、読み出しは、正確な読出し電圧（ＶＲＥＡＤＲＥＦ）で行う必要がある。また、読出し電圧（ＶＲＥＡＤＲＥＦ）よりも大きな電圧（例えば、書込み電圧）が抵抗変化型メモリ素子に印加されていると、抵抗変化型メモリ素子の抵抗値が変化していく可能性があるため、放電を行うウエイト期間に抵抗値が変化してしまう抵抗変化型メモリ素子が存在する場合がある。これらの理由により、上記の簡易判定では、書込みに関して、おおよその成功、又はおおよその失敗しか判断できない。従って、第５の実施形態では、前述したように、１回の「書込簡易判定＆読出」の最後に、読出し電圧（ＶＲＥＡＤＲＥＦ）による正確な読み出し動作を行うようにしている。

図１７は、第５の実施形態に係る半導体装置のデータ線制御回路５６及びリファレンスデータ線制御回路９６の回路図である。図１７を図１４（第４の実施形態）と比較すると分かるように、図１７では、書込回路５８、リファレンス書込回路９８、フィードバック回路電源発生回路１１６が図１４に対して変更され、１ショット回路４９が新たに追加されている。上記以外の構成要素で実質的に第４の実施形態と同様の機能を有するものには同じ参照符号を付し、重複する説明を省略する。

図１８を参照しながら、データ線制御回路５６の書込回路５８について説明する。図１８において、書込回路５８は、データ線駆動回路１２０、ラッチ回路ＦＦ２、ＮＭＯＳトランジスタ（Ｎ１Ｗ、Ｎ２Ｗ、Ｎ３Ｗ）を含んで構成される。データ線駆動回路１２０は、２つのＰＭＯＳトランジスタＰ１Ｗ、Ｐ２Ｗの直列接続により構成される。ＰＭＯＳトランジスタＰ１Ｗのゲートには書込タイミング信号が供給され、ＰＭＯＳトランジスタＰ２Ｗのゲートはラッチ回路ＦＦ２の出力と接続される。上記の構成により、書込タイミング信号及びラッチ回路ＦＦ２の出力が共にＬｏｗレベルの場合、２つのＰＭＯＳトランジスタＰ１Ｗ、Ｐ２Ｗが導通し、データ線３に電圧ＶＤＤが印加される。

２つのＮＭＯＳトランジスタＮ２Ｗ、Ｎ３Ｗは、ラッチ回路ＦＦ２の入力端と接地ＶＳＳの間に直列に接続される。ＮＭＯＳトランジスタＮ２Ｗのゲートには１ショット回路４９の出力信号ＷＪＴが供給される。また、ＮＭＯＳトランジスタＮ３Ｗのゲートはノード１ａと接続される。上記の構成により、ノード１ａがＨｉｇｈレベルのときに、１ショット回路４９から１ショット信号が出力され信号ＷＪＴがＨｉｇｈに遷移すると、２つのＮＭＯＳトランジスタＮ２Ｗ、Ｎ３Ｗが導通し、ＷＲＩＴＥ＿ＦＬＡＧが非活性化し（Ｌｏｗレベル）、データ線駆動回路１２０が非活性化される。

また、ＮＭＯＳトランジスタＮ１Ｗのソース／ドレインの一方はラッチ回路ＦＦ２の入力と接続され、ソース／ドレインの他方にはライトデータ５９が供給される。また、ＮＭＯＳトランジスタＮ１Ｗのゲートにはデータ転送信号が供給される。上記の構成により、ライトデータ５９に応じてラッチ回路ＦＦ２を設定する際に、データ転送信号をＨｉｇｈレベルにして、ライトデータの論理レベルをラッチ回路ＦＦ２の入力に与える。

次に、図１９を参照しながら、リファレンスデータ線制御回路９６のリファレンス書込回路９８について説明する。図１９を図１８と比較すると分かるように、図１８のＮＭＯＳトランジスタＮ１Ｗが、図１９ではＰＭＯＳトランジスタＰ３Ｗに置き換わっている。そしてＰＭＯＳトランジスタＰ３Ｗのゲートには書込タイミング信号が供給される。また、図１９のリファレンス書込回路９８では、図１８の書込回路５８のデータ線３、ＷＲＩＴＥ＿ＦＬＡＧ、ライトデータ５９、ＷＪＴを、それぞれ、リファレンスデータ線４３、ＲＥＦ＿ＷＲＩＴＥ＿ＦＬＡＧ、ＶＤＤ、ＶＤＤに置き換えている。また、図１９のＲＥＦ＿ＷＲＩＴＥ＿ＦＬＡＧ（ラッチ回路ＦＦ２の入力信号）は、１ショット回路４９の入力と接続され、１ショット信号の生成に用いられる。

上記の構成により、リファレンス書込回路９８では書込タイミング信号がＬｏｗレベルに活性化される度に、２つのＰＭＯＳトランジスタＰ１Ｗ、Ｐ２Ｗが導通して、リファレンスデータ線４３に電圧ＶＤＤが印加される。また、書込タイミング信号がＨｉｇｈレベルのときに、ノード１１ａがＨｉｇｈレベルに遷移したタイミングでＲＥＦ＿ＷＲＩＴＥ＿ＦＬＡＧがＬｏｗレベルに遷移する。

図１８の書込回路５８では、簡易判定を行うのに、ノード１ａの電圧を使用している。第２〜第４の実施形態の読み出し動作時には、電流ドライブ節点４の電圧変化を検出していたが、書き込み時は電流ドライブ回路３５を動作させないため、電流ドライブ節点４を簡易判定に使用することはできない。そこで、簡易判定にノード１ａの電圧変化を用いている。データ線３の電圧＞書込簡易判定リファレンスＶＷＪＲＥＦの場合、ＰＭＯＳトランジスタＰ１がオフし、ノード１ａはＬｏｗレベルとなる（書込簡易判定リファレンスＶＷＪＲＥＦはデータ線３を放電させる際の判定電圧である。詳細は図２０で後述）。一方、データ線３の電圧＜書込簡易判定リファレンスＶＷＪＲＥＦの場合、ＰＭＯＳトランジスタＰ１がオンし、ノード１ａはＨｉｇｈレベルとなる。これにより、ウエイト期間において放電されるデータ線３の電圧が書込簡易判定リファレンスＶＷＪＲＥＦよりも高いか低いかをノード１ａの電圧により判定することができる。

図１９のリファレンス書込回路９８においても、簡易判定の際に、ノード１１ａの電圧変化を用いている。リファレンスデータ線４３の電圧＞書込簡易判定リファレンスＶＷＪＲＥＦの場合、ＰＭＯＳトランジスタＰ１がオフし、ノード１１ａはＬｏｗレベルとなる。一方、リファレンスデータ線４３の電圧＜書込簡易判定リファレンスＶＷＪＲＥＦの場合、ＰＭＯＳトランジスタＰ１がオンし、ノード１１ａはＨｉｇｈレベルとなる。これにより、ウエイト期間において放電されるリファレンスデータ線４３の電圧が書込簡易判定リファレンスＶＷＪＲＥＦよりも高いか低いかをノード１１ａの電圧により判定することができる。

次に、図１７の１ショット回路４９について説明する。１ショット回路４９は、リファレンス書込回路９８が出力するＲＥＦ＿ＷＲＩＴＥ＿ＦＬＡＧの信号がＨｉｇｈレベルからＬｏｗレベルに遷移したことを受けて、１ショット信号をＷＪＴに出力する機能を有する。該１ショット信号は、簡易判定の期間にＨｉｇｈレベルとなるパルスである（図２０参照）。前述したように、ＲＥＦ＿ＷＲＩＴＥ＿ＦＬＡＧは、ノード１１ａがＨｉｇｈレベルに遷移したタイミングでＬｏｗレベルに遷移するので、該１ショット信号は、ノード１１ａがＨｉｇｈレベルに遷移するタイミングで発生する。尚、ＷＪＴの配線は、書込回路５８のＮＭＯＳトランジスタＮ２Ｗのゲートと接続されているので、該１ショット信号により、書込回路５８のＷＲＩＴＥ＿ＦＬＡＧが制御される。

次に、図１７のフィードバック回路電源発生回路１１６について説明する。第４の実施形態では、フィードバック回路電源発生回路１１４が２つの電圧（ＶＲＥＡＤＲＥＦ、ＶＪＵＤＧＥＲＥＦ）を入力し、それぞれ対応する出力電圧（Ｖ１、Ｖ４）を切り替え可能に構成していた（図１５参照）。第５の実施形態のフィードバック回路電源発生回路１１６では、入力として書込簡易判定リファレンスの電圧ＶＷＪＲＥＦを追加し、対応する出力電圧ＶＷＪ１（＝ＶＷＪＲＥＦ＋｜ＶＴＰ｜）を生成し、ＶＷＪ１も出力可能としている。フィードバック回路電源発生回路１１６の詳細な回路図は図示しないが、図１５のノード３ａ、ノード６ａの電圧を生成する回路に、ＶＷＪ１を生成する回路を追加すればよい。

（第５の実施形態の動作）
次に、図２０を参照しながら、第５の実施形態の動作について説明する。図２０は、複数のデータ線制御回路５６により、対応する複数のメモリセルに外部から供給するライトデータによる書込みを行う際に、前述した「書込簡易判定＆読出」のシーケンスを実施する一例を示している。尚、書込み動作は、ＳＥＴ書込み（即ち、低抵抗状態にする書込み）を想定しており、ライトデータが論理値「１」の場合に、書き込み動作を行う。

図２０の上段は、制御信号ＥＮＢ、ＰＲＢ、リードライトバスＲＷＢＳ、書込回路５８に供給されるデータ転送信号、書込タイミング信号を示している。図２０の中段は、フィードバック回路電源ＶＦＢ、データ線３の電圧、リファレンスデータ線４３の電圧、ノード１ａの電圧、ノード１１ａの電圧を示している。図２０の下段は、１ショット回路４９の出力であるＷＪＴ、書込みフラグ信号ＷＲＩＴＥ＿ＦＬＡＧを示している。ここで、上記のうち、高抵抗状態のメモリセルに対応した波形は実線で、低抵抗状態のメモリセルに対応した波形は破線で、リファレンス制御回路に関連した波形は点線で示している。

図２０において、まず、タイミングＴＷ１で図１０のＣＯＭ端子に書込みコマンドが入力される。次に、タイミングＴＷ２〜ＴＷ３の期間はデータ入力期間であり、図１０のＤＱ端子からライトデータが入力され、ＲＷＢＳを通して各データ線制御回路５６のラッチ回路ＦＦ１にライトデータが順次取り込まれる。

次に、タイミングＴＷ３から「書込簡易判定＆読出」のシ−ケンスが開始される。まず、タイミングＴＷ３では、データ転送信号が１ショットで活性化し、ラッチ回路ＦＦ１に保持されたライトデータが書込回路５８へ入力され、書込回路５８のラッチ回路ＦＦ２に取り込まれる。ここで、ＳＥＴ書込みを行うメモリセルＭＣに対応した書込回路５８の書込みフラグ信号ＷＲＩＴＥ＿ＦＬＡＧはＨｉｇｈになる。また、タイミングＴＷ３では制御信号ＥＮＢをＬｏｗレベルにしてフィードバック回路電源発生回路１１６を活性化し、フィードバック回路電源ＶＦＢに電圧ＶＷＪ１を出力する。

次に、タイミングＴＷ４１〜ＴＷ７１はサイクル１の書込簡易判定期間であり、書込み電圧の印加、及び簡易判定を行う。まず、タイミングＴＷ４１で書込みタイミング信号をＬｏｗレベルに活性化する。ＷＲＩＴＥ＿ＦＬＡＧがＨｉｇｈレベルのデータ線制御回路５６において、タイミングＴＷ４１〜ＴＷ５１の期間（書込駆動期間）、データ線３に書込み電圧ＶＤＤを印加する。このとき、データ線３の電圧（ＶＤＤ）＞書込み簡易リファレンスＶＷＪＲＥＦとなるので、ノード１ａはＬｏｗレベルに遷移する。

次のタイミングＴＷ５１〜ＴＷ６１は、ウエイト期間である。タイミングＴＷ５１で書込タイミング信号をＨｉｇｈレベルに非活性化し、書込回路５８による電圧ＶＤＤの印加を停止する。この期間では、データ線３はその寄生容量に蓄えられた電荷をメモリセルＭＣを介して放電する。このとき、抵抗変化型メモリ素子２がＳＥＴ書込みにより低い抵抗値になっていればデータ線３の電圧は高速に低下する。一方、抵抗変化型メモリ素子２が高い抵抗値ならば、データ線３の電圧はゆっくりと低下する。

タイミングＴＷ５１〜ＴＷ６１のウエイト期間では、リファレンスデータ線制御回路９６においても、同様に、リファレンスデータ線４３はその寄生容量に蓄えられた電荷を基準抵抗Ｒｒｅｆ２を介して放電する。リファレンスデータ線４３が電圧ＶＷＪＲＥＦまで低下するタイミングＴＷ６１でノード１１ａはＨｉｇｈレベルへ遷移し、図１９のリファレンス書込回路９８は、ノード１１ａの遷移を受けて、リファレンス書込みフラグ信号ＲＥＦ＿ＷＲＩＴＥ＿ＦＬＡＧをＨｉｇｈレベルからＬｏｗレベルに遷移する。さらに、この遷移を、１ショット回路４９が受け、タイミングＴＷ６１〜ＴＷ７１の期間（簡易判定の期間）、制御信号ＷＪＴに１ショット信号を出力する。

タイミングＴＷ６１〜ＴＷ７１の期間（簡易判定の期間）において、ノード１ａがＨｉｇｈレベル、即ち、データ線３の電圧が大きく変化して電圧ＶＷＪＲＥＦ以下になった場合、ＷＲＩＴＥ＿ＦＬＡＧがＬｏｗレベルに遷移する。これは、抵抗変化型メモリ素子２が基準抵抗Ｒｒｅｆ２よりも低い抵抗値であることを意味し、ＳＥＴ書込みにおおよそ成功していることを示している。一方、この簡易判定期間において、ノード１ａがＬｏｗレベル、即ち、データ線３の電圧変化が少なく電圧ＶＷＪＲＥＦ以上の場合には、ＷＲＩＴＥ＿ＦＬＡＧはＨｉｇｈレベルのままである。これは、抵抗変化型メモリ素子２が基準抵抗Ｒｒｅｆ２よりも高い抵抗値であることを意味し、ＳＥＴ書込みにおおよそ失敗していることを示している。

図２０を参照すると、簡易判定期間において、低抵抗の抵抗変化型メモリ素子２に対応するデータ線３（破線）は電圧ＶＷＪＲＥＦ以下まで低下し、ＷＲＩＴＥ＿ＦＬＡＧ（破線）はＬｏｗレベルに遷移している。一方、高抵抗の抵抗変化型メモリ素子２対応するデータ線３（実線）は電圧ＶＷＪＲＥＦ以上であり、ＷＲＩＴＥ＿ＦＬＡＧ（実線）はＨｉｇｈレベルのままである。

次に、タイミングＴＷ４２〜ＴＷ７２はサイクル２の書込簡易判定期間であり、書込み電圧の印加、及び簡易判定を行う。サイクル１で書込みにおおよそ失敗したメモリセルＭＣに対応する書込回路５８のＷＲＩＴＥ＿ＦＬＡＧはＨｉｇｈレベルのままである。サイクル２では、ＷＲＩＴＥ＿ＦＬＡＧがＨｉｇｈレベルのメモリセルＭＣのみに対して書き込みを行う。具体的には、タイミングＴＷ４２〜ＴＷ５２（書込駆動期間）において、書込タイミング信号をＬｏｗレベルに活性化し、ＷＲＩＴＥ＿ＦＬＡＧがＨｉｇｈレベルである書込回路５８に対応するデータ線３に書込み電圧ＶＤＤを印加する。一方、サイクル１で書込みにおおよそ成功したメモリセルに対応する書込回路５８のＷＲＩＴＥ＿ＦＬＡＧはＬｏｗレベルになっており、そのデータ線３には書込み電圧が印加されない。

尚、リファレンス書込回路９８のＲＥＦ＿ＷＲＩＴＥ＿ＦＬＡＧは、タイミングＴＷ４２〜ＴＷ５２の書込タイミング信号の活性化でＨｉｇｈレベルに活性化され、リファレンスデータ線４３に書込み電圧ＶＤＤが印加される。

次のタイミングＴＷ５２〜ＴＷ６２はサイクル２のウエイト期間、タイミングＴＷ６２〜ＴＷ７２はサイクル２の簡易判定期間である。図２０を参照すると、サイクル１でおおよそ書込み失敗となったメモリセルが、サイクル２の簡易判定期間においてデータ線３の電圧がＶＷＪＲＥＦ以下まで低下し（実線）、おおよそ書込み成功に変化している。また、その結果、対応するＷＲＩＴＥ＿ＦＬＡＧはＬｏｗレベルに遷移している（実線）。

次に、タイミングＴＷ４３〜ＴＷ５３は、サイクル３の期間である。この期間では、サイクル２でおおよそ書込み失敗のメモリセルＭＣに対応するデータ線３に対してのみ書込み電圧ＶＤＤの印加を行う。尚、サイクル３においては、ウエイト期間、簡易判定期間の動作は行わない。それは、その後、正確な読出し動作を行うためである。

次に、タイミングＴＷ８で制御信号ＥＮＢをＨｉｇｈレベルにすることでフィードバック回路電源ＶＦＢを非活性化する。その後、図１６（第４の実施形態）と同様の読み出し動作を実施し、正確な読み出し動作により所望の抵抗値範囲になったか否かの確認を行い、書込み成功、書込み失敗の結果が、データ入出力回路１１のラッチ回路ＦＦ１に格納される。以上のタイミングＴＷ３〜ＴＷ９の動作が１回の「書込簡易判定＆読出」動作であるが、この動作の中で、書込み電圧の印加及び簡易判定を複数回繰り返しているので、書込み電圧の印加を１回のみ行う場合に対して書き込み成功率が飛躍的に高くなる。

次に、１回目の「書込簡易判定＆読出」で書込み失敗のデータ線制御回路５６のみに対して、２回目の「書込簡易判定＆読出」の開始タイミングでＷＲＩＴＥ＿ＦＬＡＧをＨｉｇｈレベルに活性化し書き込み動作を行う。そして、全てのメモリセルＭＣへの書込みが成功するまで「書込簡易判定＆読出」動作を繰り返し行う。

以上説明したように、第５の実施形態によれば、以下に示す効果が得られる。第５の実施形態では、フィードバック回路５４を書込簡易判定に流用することで、書込簡易判定を簡単な回路構成で行うことが可能になる。その結果、小さなピッチで書込簡易判定の機能を備えたデータ線制御回路５６を配列レイアウトすることを可能にすると共に、書込み時間（ベリファイを含む書込み時間）を短くすることが可能になる。

尚、図２０に示したシーケンスでは、１回の「書込簡易判定＆読出」の中で、サイクル数を３回としているが、それに限定されるものではない。また、最後のサイクルは、前述したようにウエイト期間及び簡易判定を行わなくてもよい。

また、図２０はＳＥＴ書込み（低抵抗状態へ変化させる書き込み）の場合を一例として示したが、ＲＥＳＥＴ書込み（高抵抗状態へ変化させる書き込み）の場合に、第５の実施形態と同様の方式を適用することができる。その場合は、ウエイト期間のデータ線３の電圧の変化が小さい場合（高抵抗状態になった場合）をおおよそ書込み成功とし、ウエイト期間のデータ線３の電圧の変化が大きい場合（低抵抗状態のままの場合）をおおよそ書込み失敗と判定すればよい。

［第６の実施形態］
次に、図２１を参照しながら、第６の実施形態について説明する。図２１は第６の実施形態に係る半導体装置のデータ線制御回路及びリファレンスデータ線制御回路の回路図である。図２１を図１４（第４の実施形態）と比較すると、図２１では、新たに超高抵抗判定回路１６０が追加されている。超高抵抗判定回路１６０は、抵抗変化型メモリ素子２の絶縁状態又は超高抵抗状態を判定するために追加したものである。その他については図１４と同じであるため、同じ参照符号を付して重複する説明を省略する。

まず、超高抵抗判定回路１６０を追加した背景について説明する。金属酸化物を使用するＲｅＲＡＭの抵抗変化型メモリ素子では、成膜後は絶縁状態又は超高抵抗状態になっており、通常の書き込み電圧ではスイッチング動作しない。そこで、フォーミング処理と呼ばれる抵抗変化型メモリ素子に高い電圧を印加する工程によって、抵抗変化型メモリ素子が高抵抗状態と抵抗状態の間をスイッチング動作可能な状態に初期化する。

フォーミング処理の電圧条件を決めるテストなどにおいて、読出回路には非常に高い抵抗状態を判定する超高抵抗測定モードが求められる。この超高抵抗測定モードで読み出し動作をさせるには、例えば、第４の実施形態（図１４）において、図１４の基準抵抗Ｒｒｅｆ２の抵抗値を超高抵抗に切り替える方法が考えられる。しかしながら、リファレンスデータ線４３は、図１０に示すとおりダミーＭＵＸ５７等に接続されており、欠陥等による微小なリーク電流が発生する場合がある。このようなリーク電流が、基準抵抗Ｒｒｅｆ２の超高抵抗値による電流よりも大きくなると、そのリファレンスデータ線制御回路８６で生成される制御信号ＲＪＢが該リーク電流の影響を受けているため、制御信号ＲＪＢを入力する全てのデータ線制御回路４６が正常動作しないという問題が生じる。

上記の問題を解消するため、第６の実施形態では、超高抵抗測定モードに適した回路構成として、図２１に示す超高抵抗判定回路１６０を設けている。超高抵抗判定回路１６０は、第１の容量素子Ｃ１とＮＭＯＳトランジスタＮ６とにより構成され、第１の容量素子Ｃ１の一端がＮＭＯＳトランジスタＮ６を介してリファレンスデータ線４３に接続されている。また、第１の容量素子Ｃ１の他端は接地ＶＳＳと接続されている。また、ＮＭＯＳトランジスタＮ６のゲートには測定モード信号ＭＯＤＥ１が供給される。

測定モード信号ＭＯＤＥ１をＬｏｗレベルに設定した場合は、ＮＭＯＳトランジスタＮ６はオフし、第４の実施形態と同じ通常測定モードとして動作する。一方、測定モード信号ＭＯＤＥ１をＨｉｇｈレベルに設定した場合は、ＮＭＯＳトランジスタＮ６はオンし、超高抵抗測定モードとして動作する。即ち、第６の実施形態では、測定モード信号ＭＯＤＥ１により通常測定モードと超高抵抗測定モードとが切り替え可能に構成されている。

超高抵抗測定モードでは、リファレンスデータ線４３の配線容量に第１の容量素子の容量値Ｃ１が付加される。基準抵抗Ｒｒｅｆ２を超高抵抗にする代わりに、第１の容量素子Ｃ１を付加することにより超高抵抗としたのと同等の放電特性を実現している。

例えば、第１の容量素子の容量値Ｃ１をリファレンスデータ線４３の１００倍に設定すれば、判定抵抗値は基準抵抗Ｒｒｅｆ２の抵抗値の１００倍になる。そして、この時欠陥等による微小なリーク電流が相対的に基準抵抗Ｒｒｅｆ２に流れる電流値よりも十分小さければ、判定抵抗誤差を小さくすることができ、超高抵抗測定モードを正常に動作させることができる。

以上説明したように、第６の実施形態によれば、以下に示す効果が得られる。第６の実施形態では、第４の実施形態と同様な効果に加えて、超高抵抗測定モードを設けることにより、超高抵抗状態の読み出しを行うことが可能になる。即ち、読み出し時の論理判定の閾値を通常測定モード時よりも高い状態に切り替えて読み出し判定を行うことが可能になる。

上記の各実施形態の一部又は全部は、以下の付記のようにも記載されうるが、以下には限られない。

（付記１）抵抗変化型メモリ素子と、
前記抵抗変化型メモリ素子と電気的に接続されるデータ線と、
制御線と、
電源供給線と、
第１の定電流素子、第１のトランジスタ、及び第２のトランジスタを含む制御回路と、 を備え、
前記制御回路において、
前記第１のトランジスタのゲートが前記データ線に、前記第１のトランジスタのソース及びドレインの一方が前記第１の定電流素子に、前記第１のトランジスタのソース及びドレインの他方が前記電源供給線に、夫々接続され、
前記第２のトランジスタのゲートが前記第１のトランジスタのソース及びドレインの一方に、前記第２のトランジスタのソース及びドレインの一方が前記データ線に、前記第２のトランジスタのソース及びドレインの他方が前記制御線に、夫々接続される、ことを特徴とする半導体装置。

（付記２）前記電源供給線に電圧を供給する電源発生回路をさらに備え、
前記電源発生回路は、前記データ線の第１の設定電圧と前記第１のトランジスタの閾値電圧の絶対値とを足し合わせた第１の電圧を前記電源供給線に供給することを特徴とする付記１に記載の半導体装置。

（付記３）前記第１の電流素子は、抵抗であることを特徴とする付記１または２に記載の半導体装置。

（付記４）前記制御回路の前記第１の定電流素子は第３のトランジスタにより構成され、
第１の定電流源と、前記第３のトランジスタとカレントミラー回路を構成する第４のトランジスタとを、前記制御回路の外部に備え、
前記第３のトランジスタの電流は、前記第１の定電流源の電流に基づいて前記カレントミラー回路により制御される、ことを特徴とする付記１または２に記載の半導体装置。

（付記５）前記電源発生回路は、
ゲート及びドレインを前記第１の設定電圧に設定し、ソースに前記第１の定電流源の電流と同等の電流を流す第５のトランジスタを備え、
前記第５のトランジスタのソース電圧を基準電圧として、該基準電圧に制御された前記第１の電圧を生成することを特徴とする付記４に記載の半導体装置。

（付記６）前記制御回路は、第１の電源と前記制御線の間に第１のスイッチ素子を備え、
前記第１のスイッチ素子を導通に制御すると共に、前記電源発生回路から前記電源供給線に前記第１の電圧を供給して、前記データ線を前記第１の設定電圧に充電する、第１の制御を行うことを特徴とする付記２乃至５のいずれか一に記載の半導体装置。

（付記７）前記制御線に定電流を供給する第２の定電流素子をさらに備え、
前記第１の制御の後、前記第１のスイッチ素子を非導通に制御し、前記第１のスイッチ素子を非導通にしたタイミングから所定時間後に、前記制御線の電位を判定する、第２の制御を行うことを特徴とする付記６に記載の半導体装置。

（付記８）前記電源発生回路は、
前記第１の電圧と、
前記第１の設定電圧よりも低く設定された第２の設定電圧に前記第１のトランジスタの閾値電圧の絶対値を足し合わせた第２の電圧と、のいずれか一方を前記電源供給線に供給するように構成され、
前記第１の制御の後、前記第１のスイッチ素子を非導通に制御にすると共に、前記電源発生回路が前記電源供給線に供給する電圧を前記第２の電圧に切り替え、
前記第１のスイッチ素子を非導通にしたタイミングから所定時間後に、前記制御線の電位を判定する、第３の制御を行うことを特徴とする付記６に記載の半導体装置。

（付記９）基準抵抗素子と、
前記基準抵抗素子と接続するリファレンスデータ線と、
リファレンス制御線と、
前記制御回路と実質的に同一の構成を含み、前記データ線及び前記制御線に代わって前記リファレンスデータ線及び前記リファレンス制御線を夫々制御するリファレンス制御回路と、をさらに備え、
前記第１の制御において、前記データ線と同様に前記リファレンスデータ線を前記第１の設定電圧に充電し、
前記第３の制御において、前記リファレンス制御線の電位の遷移に基づいて、前記所定時間を設定する付記８に記載の半導体装置。

（付記１０）前記第３の制御において、前記リファレンスデータ線の電位が前記第２の設定電圧まで低下したことに応答して前記リファレンス制御線の電位が低下するタイミングを、前記所定時間が経過したタイミングとすることを特徴とする付記９に記載の半導体装置。

（付記１１）前記制御回路は、ライトデータを保持するラッチ回路と、前記ラッチ回路に保持されたライトデータに応じて前記データ線に書込電圧を印加するデータ線駆動回路と、を有する書込回路をさらに備え、
前記書込回路は、前記第１のトランジスタのソース及びドレインの一方と前記第２のトランジスタのゲートとが接続された第１の節点を入力し、
前記第１の節点の電位変化に基づいて前記ラッチ回路に保持されたライトデータを反転させて前記データ線駆動回路を非活性化する、ことを特徴とする付記２乃至１０のいずれか一に記載の半導体装置。

（付記１２）前記ラッチ回路に保持されたライトデータが所定の書き込み動作に対応している場合に、前記データ線駆動回路が前記データ線に前記書込電圧を印加して書込みを行う、第４の制御と、
前記第４の制御後に前記書込電圧の印加を停止し、前記書込電圧の印加を停止したタイミングから所定時間後に前記制御線の電位を判定する、第５の制御を行うことを特徴とする付記１１に記載の半導体装置。

（付記１３）前記第５の制御において、前記第１の節点の電位変化が検出されず、前記ラッチ回路に保持されたライトデータが反転しなかった場合に、前記第４及び第５の制御を繰り返すことを特徴とする付記１２に記載の半導体装置。

（付記１４）基準抵抗素子と、
前記基準抵抗素子と接続するリファレンスデータ線と、
リファレンス制御線と、
前記制御回路と実質的に同一の構成を含み、前記データ線及び前記制御線に代わって前記リファレンスデータ線及び前記リファレンス制御線を夫々制御するリファレンス制御回路と、をさらに備え、
前記第５の制御において、前記制御回路の前記第１の節点に対応する前記リファレンス制御回路の第１のリファレンス節点の電位変化に基づいて、前記所定時間を設定することを特徴とする付記１２または１３に記載の半導体装置。

（付記１５）前記第５の制御の終了後に、前記第１の設定電圧の充電を含む読出し動作によるベリファイを行う特徴とする付記１３または１４に記載の半導体装置。

（付記１６）第２のスイッチ素子と、前記第２のスイッチ素子を介して一端が前記リファレンスデータ線と接続された第１の容量素子と、をさらに備え、
前記第２のスイッチ素子を非導通にした状態で行う第１の読み出し動作と、前記第２のスイッチ素子を導通にした状態で行う第２の読み出し動作とを切り替え可能に構成したことを特徴とする付記９または１４に記載の半導体装置。

（付記１７）前記第２の読み出し動作で判定する抵抗状態の判定閾値は、前記第１の読み出し動作で判定する抵抗状態の判定閾値よりも高いことを特徴とする付記１６に記載の半導体装置。

（付記１８）前記電源供給線を共有する複数の前記制御回路を第１の方向に並べて配置したことを特徴とする付記１乃至１７のいずれか一に記載の半導体装置。

（付記１９）抵抗変化型メモリ素子と、
前記抵抗変化型メモリ素子と電気的に接続されるデータ線と、
制御線と、
前記データ線を入力し第２の節点の電位を制御するフィードバック回路と、第２のトランジスタと、第１の電源と前記制御線の間に設けられた第１のスイッチ素子とを含む制御回路と、
を備え、
前記第２のトランジスタのゲートが前記フィードバック回路の出力節点に、前記第２のトランジスタのソース及びドレインの一方が前記データ線に、前記第２のトランジスタのソース及びドレインの他方が前記制御線に、夫々接続され、
前記フィードバック回路は、前記第２の節点と前記フィードバック回路の出力節点の間に第３のスイッチ素子を備えたことを特徴とする半導体装置。

（付記２０）前記第１及び第３のスイッチ素子を導通して、前記フィードバック回路は、前記データ線の電位が第１の設定電圧より低い場合に前記第２の節点を高い電位に制御し、前記データ線の電位が前記第１の設定電圧より高い場合に前記第２の節点を低い電位に制御する、ことを特徴とする付記１９に記載の半導体装置。

（付記２１）一方の端子を前記フィードバック回路の出力節点に接続した第２の容量素子を備え、前記第２の容量素子の他方の端子に振幅電圧が制御可能な電圧幅制御信号を供給したことを特徴とする付記１９または２０に記載の半導体装置。

（付記２２）前記第１及び第３のスイッチ素子を導通に制御して、前記データ線を前記第１の設定電圧に充電する第１の制御と、
前記第１の制御の後に、前記第１及び第３のスイッチ素子を非導通に制御すると共に、前記電圧幅制御信号を所定の振幅電圧だけ低く設定して、前記制御線の電位の低下速度を判定する、第６の制御を行うことを特徴とする付記２１に記載の半導体装置。

（付記２３）前記第６の制御における前記制御線の電位の低下速度の判定は、前記第１及び第３のスイッチ素子を非導通にしたタイミングから所定時間後に前記制御線の電位を判定することにより行うことを特徴とする付記２２に記載の半導体装置。

（付記２４）基準抵抗素子と、
前記基準抵抗素子と接続するリファレンスデータ線と、
リファレンス制御線と、
前記制御回路と実質的に同一の構成を含み、前記データ線及び前記制御線に代わって前記リファレンスデータ線及び前記リファレンス制御線を夫々制御するリファレンス制御回路と、をさらに備え、
前記第１の制御において、前記データ線と同様に前記リファレンスデータ線を前記第１の設定電圧に充電し、
前記第６の制御において、前記リファレンス制御線の電位の低下に基づいて、前記所定時間を設定することを特徴とする付記２３に記載の半導体装置。

（付記２５）前記フィードバック回路は、
第１の定電流素子と、
ゲートが前記データ線に、ソース及びドレインの一方が前記第１の定電流素子に、ソース及びドレインの他方が電源供給線に、夫々接続される第１のトランジスタと、をさらに備えたことを特徴とする付記１９乃至２４のいずれか一に記載の半導体装置。

（付記２６）前記電源供給線に電圧を供給する電源発生回路をさらに備え、
前記電源発生回路は、前記データ線の第１の設定電圧と前記第１のトランジスタの閾値電圧の絶対値とを足し合わせた第１の電圧を前記電源供給線に供給することを特徴とする付記２５に記載の半導体装置。

（付記２７）前記電源発生回路は、前記第１の制御において前記第１の電圧を前記電源供給線に供給し、前記第６の制御において前記第１の電圧の供給を停止する、ことを特徴とする付記２６に記載の半導体装置。

（付記２８）前記第１の定電流素子は、抵抗であることを特徴とする付記２５乃至２７のいずれか一に記載の半導体装置。

（付記２９）前記制御回路の前記第１の定電流素子は第３のトランジスタにより構成され、
第１の定電流源と、前記第３のトランジスタとカレントミラー回路を構成する第４のトランジスタとを、前記制御回路の外部に備え、
前記第３のトランジスタの電流は、前記第１の定電流源の電流に基づいて前記カレントミラー回路により制御される、ことを特徴とする付記２５乃至２７のいずれか一に記載の半導体装置。

（付記３０）前記電源発生回路は、
ゲート及びドレインを前記第１の設定電圧に設定し、ソースに前記第１の定電流源の電流と同等の電流を流す第５のトランジスタを備え、
前記第５のトランジスタのソース電圧を基準電圧として、該基準電圧に制御された前記第１の電圧を生成することを特徴とする付記２９に記載の半導体装置。

（付記３１）第２のスイッチ素子と、前記第２のスイッチ素子を介して一端が前記リファレンスデータ線と接続された第１の容量素子と、をさらに備え、
前記第２のスイッチ素子を非導通にした状態で行う第１の読み出し動作と、前記第２のスイッチ素子を導通にした状態で行う第２の読み出し動作とを切り替え可能に構成したことを特徴とする付記２４に記載の半導体装置。

（付記３２）前記第２の読み出し動作で判定する抵抗状態の判定閾値は、前記第１の読み出し動作で判定する抵抗状態の判定閾値よりも高いことを特徴とする付記３１に記載の半導体装置。

（付記３３）前記電源供給線を共有する複数の前記制御回路を第１の方向に並べて配置したことを特徴とする付記１９乃至３２のいずれか一に記載の半導体装置。

なお、本発明の全開示（請求の範囲及び図面を含む）の枠内において、さらにその基本的技術思想に基づいて、実施形態の変更・調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素（各請求項の各要素、各実施形態の各要素、各図面の各要素等を含む）の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲及び図面を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。特に、本書に記載した数値範囲については、当該範囲内に含まれる任意の数値ないし小範囲が、別段の記載のない場合でも具体的に記載されているものと解釈されるべきである。

１、１０１、３０１：半導体装置
１ａ、１１ａ：ノード（第１の節点）
２：抵抗変化型メモリ素子
２ａ、１２ａ：ノード（第２の節点）
３：データ線
３ａ、４ａ、５ａ、６ａ、７ａ：ノード
４：電流ドライブ節点（制御線）
５：フィードバック回路電源配線（電源供給線）
６、２６、３６、４６、５６：データ線制御回路（制御回路）
７：マルチプレクサ（ＭＵＸ）
８：メモリアレイ
９：セルトランジスタ
１０、２０、３０、４０、５０、７０、８０、９０：読出回路
１０ａ：ノード（読出節点）
２０ａ：ノード（リファレンス読出節点）
１１、７１：データ入出力回路
１２：読出判定回路
１３、２３、３３、５３、１４３、２４３：読出時データ線駆動回路
１４、２４、３４、５４、６４、７４、８４、９４、２４４：フィードバック回路
１５、３５、７５：電流ドライブ回路
１７、２７、３７、４７、６７：データコントロール回路
１８、５８、７８：書込回路
４１：レギュレータ回路
４３：リファレンスデータ線
４４：リファレンス電流ドライブ節点（リファレンス制御線）
４８、４９：１ショット回路
５１：定電流カレントミラー源回路
５２：ＶＩＮＲＥＦ発生回路
６３：ＶＩＰＲＥＦ発生回路
５７：ダミーマルチプレクサ（ダミーＭＵＸ）
５９：ライトデータ
７２：リファレンス読出判定回路
７３、８３、９３：リファレンス読出時データ線駆動回路
７６、８６、９６：リファレンスデータ線制御回路（リファレンス制御回路）
９８：リファレンス書込回路
１０２：コマンドコントロール回路
１０３：アドレスコントロール回路
１０５：ＢＡデコーダ
１０６：ロウデコーダ
１０７：Ｉ／Ｏ回路
１１０、１１２、１１４、１１６：フィードバック回路電源発生回路（電源発生回路）
１２０：データ線駆動回路
１６０：超高抵抗判定回路
ＡＭＰ１Ｖ、ＡＭＰ２Ｖ、ＡＭＰ３Ｖ：差動アンプ
ＦＦ１、ＦＦ２：ラッチ回路
Ｉ１：第１の定電流素子
Ｉ２Ｖ、Ｉ４Ｆ：定電流源
Ｉ３Ｖ：定電流源（第１の定電流源）
ＩＮＶ１Ｖ、ＩＮＶ２Ｖ：インバータ回路
Ｐ１：ＰＭＯＳトランジスタ（第１のトランジスタ）
Ｎ１：ＮＭＯＳトランジスタ（第２のトランジスタ）
Ｎ２：ＮＭＯＳトランジスタ（第３のトランジスタ）
Ｐ４：ＰＭＯＳトランジスタ（第１のスイッチ素子）
Ｎ６：ＮＭＯＳトランジスタ（第２のスイッチ素子）
Ｎ３：ＮＭＯＳトランジスタ（第３のスイッチ素子）
Ｐ３：ＰＭＯＳトランジスタ（第２の定電流素子）
Ｐ１Ｖ、Ｐ３Ｖ、Ｐ８Ｖ、Ｐ９Ｖ、Ｐ１０Ｖ、Ｐ１１Ｖ、Ｐ１３Ｖ、Ｐ１４Ｖ、Ｐ１５Ｖ、Ｐ１６Ｖ、Ｐ５〜７、Ｐ１Ｆ、Ｐ２Ｆ、Ｐ１Ｗ、Ｐ２Ｗ：ＰＭＯＳトランジスタ
Ｎ２Ｖ、Ｎ４Ｖ、Ｎ５Ｖ、Ｎ６Ｖ、Ｎ１Ｆ、Ｎ２Ｆ、Ｎ１Ｗ、Ｎ２Ｗ、Ｎ３Ｗ：ＮＭＯＳトランジスタ
Ｒｒｅｆ１、Ｒｒｅｆ２：基準抵抗
Ｃ１：第１の容量素子
Ｃ２：第２の容量素子
ＭＣ：メモリセル
ＷＬ：ワード線
ＢＬ：ビット線
ＳＰ：ソースプレート
ＲＷＢＳ：リードライトバス
ＣＯＭ：コマンド端子
ＡＤＤ：アドレス端子
ＤＱ：データ入出力端子
ＡＤＤ＿ｃｏｌ：カラムアドレス
ＡＤＤ＿ｒｏｗ：ロウアドレス
ＢＡ：マルチプレクサアドレス
ＶＦＢ：フィードバック回路電源
ｉＣＯＭ：コマンド信号
ＶＲＥＡＤＲＥＦ：読出しリファレンス信号（第１の設定電圧）
ＶＩＮＲＥＦ、ＶＩＰＲＥＦ：リファレンス電圧
Ｅｉ：データコントロール信号
ＥＮＢ、ＰＲＢ、ＲＪＢ、ＷＪＴ：制御信号
ＶＷＡＶＣ１：制御信号（電圧幅制御信号）
ＷＲＩＴＥ＿ＦＬＡＧ：書込フラグ信号
ＲＥＦ＿ＷＲＩＴＥ＿ＦＬＡＧ：リファレンス書込フラグ信号
ＭＯＤＥ１：測定モード信号

Claims (20)

1. 抵抗変化型メモリ素子と、
   前記抵抗変化型メモリ素子と電気的に接続されるデータ線と、
   制御線と、
   電源供給線と、
   第１の定電流素子、第１のトランジスタ、及び第２のトランジスタを含む制御回路と、 を備え、
   前記制御回路において、
   前記第１のトランジスタのゲートが前記データ線に、前記第１のトランジスタのソース及びドレインの一方が前記第１の定電流素子に、前記第１のトランジスタのソース及びドレインの他方が前記電源供給線に、夫々接続され、
   前記第２のトランジスタのゲートが前記第１のトランジスタのソース及びドレインの一方に、前記第２のトランジスタのソース及びドレインの一方が前記データ線に、前記第２のトランジスタのソース及びドレインの他方が前記制御線に、夫々接続される、ことを特徴とする半導体装置。
2. 前記電源供給線に電圧を供給する電源発生回路をさらに備え、
   前記電源発生回路は、前記データ線の第１の設定電圧と前記第１のトランジスタの閾値電圧の絶対値とを足し合わせた第１の電圧を前記電源供給線に供給することを特徴とする請求項１に記載の半導体装置。
3. 前記制御回路の前記第１の定電流素子は第３のトランジスタにより構成され、
   第１の定電流源と、前記第３のトランジスタとカレントミラー回路を構成する第４のトランジスタとを、前記制御回路の外部に備え、
   前記第３のトランジスタの電流は、前記第１の定電流源の電流に基づいて前記カレントミラー回路により制御される、ことを特徴とする請求項１または２に記載の半導体装置。
4. 前記制御回路は、第１の電源と前記制御線の間に第１のスイッチ素子を備え、
   前記第１のスイッチ素子を導通に制御すると共に、前記電源発生回路から前記電源供給線に前記第１の電圧を供給して、前記データ線を前記第１の設定電圧に充電する、第１の制御を行うことを特徴とする請求項２または３に記載の半導体装置。
5. 前記制御線に定電流を供給する第２の定電流素子をさらに備え、
   前記第１の制御の後、前記第１のスイッチ素子を非導通に制御し、前記第１のスイッチ素子を非導通にしたタイミングから所定時間後に、前記制御線の電位を判定する、第２の制御を行うことを特徴とする請求項４に記載の半導体装置。
6. 前記電源発生回路は、
   前記第１の電圧と、
   前記第１の設定電圧よりも低く設定された第２の設定電圧に前記第１のトランジスタの閾値電圧の絶対値を足し合わせた第２の電圧と、のいずれか一方を前記電源供給線に供給するように構成され、
   前記第１の制御の後、前記第１のスイッチ素子を非導通に制御にすると共に、前記電源発生回路が前記電源供給線に供給する電圧を前記第２の電圧に切り替え、
   前記第１のスイッチ素子を非導通にしたタイミングから所定時間後に、前記制御線の電位を判定する、第３の制御を行うことを特徴とする請求項４に記載の半導体装置。
7. 基準抵抗素子と、
   前記基準抵抗素子と接続するリファレンスデータ線と、
   リファレンス制御線と、
   前記制御回路と実質的に同一の構成を含み、前記データ線及び前記制御線に代わって前記リファレンスデータ線及び前記リファレンス制御線を夫々制御するリファレンス制御回路と、をさらに備え、
   前記第１の制御において、前記データ線と同様に前記リファレンスデータ線を前記第１の設定電圧に充電し、
   前記第３の制御において、前記リファレンス制御線の電位の遷移に基づいて、前記所定時間を設定する請求項６に記載の半導体装置。
8. 前記制御回路は、ライトデータを保持するラッチ回路と、前記ラッチ回路に保持されたライトデータに応じて前記データ線に書込電圧を印加するデータ線駆動回路と、を有する書込回路をさらに備え、
   前記書込回路は、前記第１のトランジスタのソース及びドレインの一方と前記第２のトランジスタのゲートとが接続された第１の節点を入力し、
   前記第１の節点の電位変化に基づいて前記ラッチ回路に保持されたライトデータを反転させて前記データ線駆動回路を非活性化する、ことを特徴とする請求項２乃至７のいずれか一に記載の半導体装置。
9. 前記ラッチ回路に保持されたライトデータが所定の書き込み動作に対応している場合に、前記データ線駆動回路が前記データ線に前記書込電圧を印加して書込みを行う、第４の制御と、
   前記第４の制御後に前記書込電圧の印加を停止し、前記書込電圧の印加を停止したタイミングから所定時間後に前記制御線の電位を判定する、第５の制御を行うことを特徴とする請求項８に記載の半導体装置。
10. 前記第５の制御において、前記第１の節点の電位変化が検出されず、前記ラッチ回路に保持されたライトデータが反転しなかった場合に、前記第４及び第５の制御を繰り返すことを特徴とする請求項９に記載の半導体装置。
11. 基準抵抗素子と、
    前記基準抵抗素子と接続するリファレンスデータ線と、
    リファレンス制御線と、
    前記制御回路と実質的に同一の構成を含み、前記データ線及び前記制御線に代わって前記リファレンスデータ線及び前記リファレンス制御線を夫々制御するリファレンス制御回路と、をさらに備え、
    前記第５の制御において、前記制御回路の前記第１の節点に対応する前記リファレンス制御回路の第１のリファレンス節点の電位変化に基づいて、前記所定時間を設定することを特徴とする請求項９または１０に記載の半導体装置。
12. 第２のスイッチ素子と、前記第２のスイッチ素子を介して一端が前記リファレンスデータ線と接続された第１の容量素子と、をさらに備え、
    前記第２のスイッチ素子を非導通にした状態で行う第１の読み出し動作と、前記第２のスイッチ素子を導通にした状態で行う第２の読み出し動作とを切り替え可能に構成したことを特徴とする請求項７または１１に記載の半導体装置。
13. 抵抗変化型メモリ素子と、
    前記抵抗変化型メモリ素子と電気的に接続されるデータ線と、
    制御線と、
    前記データ線を入力し第２の節点の電位を制御するフィードバック回路と、第２のトランジスタと、第１の電源と前記制御線の間に設けられた第１のスイッチ素子とを含む制御回路と、
    を備え、
    前記第２のトランジスタのゲートが前記フィードバック回路の出力節点に、前記第２のトランジスタのソース及びドレインの一方が前記データ線に、前記第２のトランジスタのソース及びドレインの他方が前記制御線に、夫々接続され、
    前記フィードバック回路は、前記第２の節点と前記フィードバック回路の出力節点の間に第３のスイッチ素子を備えたことを特徴とする半導体装置。
14. 一方の端子を前記フィードバック回路の出力節点に接続した第２の容量素子を備え、前記第２の容量素子の他方の端子に振幅電圧が制御可能な電圧幅制御信号を供給したことを特徴とする請求項１３に記載の半導体装置。
15. 前記第１及び第３のスイッチ素子を導通に制御して、前記データ線を前記第１の設定電圧に充電する第１の制御と、
    前記第１の制御の後に、前記第１及び第３のスイッチ素子を非導通に制御すると共に、前記電圧幅制御信号を所定の振幅電圧だけ低く設定して、前記制御線の電位の低下速度を判定する、第６の制御を行うことを特徴とする請求項１４に記載の半導体装置。
16. 前記第６の制御における前記制御線の電位の低下速度の判定は、前記第１及び第３のスイッチ素子を非導通にしたタイミングから所定時間後に前記制御線の電位を判定することにより行うことを特徴とする請求項１５に記載の半導体装置。
17. 基準抵抗素子と、
    前記基準抵抗素子と接続するリファレンスデータ線と、
    リファレンス制御線と、
    前記制御回路と実質的に同一の構成を含み、前記データ線及び前記制御線に代わって前記リファレンスデータ線及び前記リファレンス制御線を夫々制御するリファレンス制御回路と、をさらに備え、
    前記第１の制御において、前記データ線と同様に前記リファレンスデータ線を前記第１の設定電圧に充電し、
    前記第６の制御において、前記リファレンス制御線の電位の低下に基づいて、前記所定時間を設定することを特徴とする請求項１６に記載の半導体装置。
18. 前記フィードバック回路は、
    第１の定電流素子と、
    ゲートが前記データ線に、ソース及びドレインの一方が前記第１の定電流素子に、ソース及びドレインの他方が電源供給線に、夫々接続される第１のトランジスタと、をさらに備えたことを特徴とする請求項１３乃至１７のいずれか一に記載の半導体装置。
19. 前記電源供給線に電圧を供給する電源発生回路をさらに備え、
    前記電源発生回路は、前記データ線の第１の設定電圧と前記第１のトランジスタの閾値電圧の絶対値とを足し合わせた第１の電圧を前記電源供給線に供給することを特徴とする請求項１８に記載の半導体装置。
20. 前記制御回路の前記第１の定電流素子は第３のトランジスタにより構成され、
    第１の定電流源と、前記第３のトランジスタとカレントミラー回路を構成する第４のトランジスタとを、前記制御回路の外部に備え、
    前記第３のトランジスタの電流は、前記第１の定電流源の電流に基づいて前記カレントミラー回路により制御される、ことを特徴とする請求項１８または１９に記載の半導体装置。

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