TW201419448A

TW201419448A - 具有高能源效率讀取架構之記憶體陣列

Info

Publication number: TW201419448A
Application number: TW102129341A
Authority: TW
Inventors: Toru Tanzawa
Original assignee: Micron Technology Inc
Priority date: 2012-08-30
Filing date: 2013-08-15
Publication date: 2014-05-16
Also published as: CN104756192A; US20170352421A1; US20160086666A1; TWI581370B; US10090051B2; US9842652B2; US9208891B2; US20140355352A1; CN104756192B; WO2014036304A1; US20140063959A1; US8811084B2

Abstract

各種實施例包括裝置及方法，其等包含具有上串及下串之一個三維記憶體裝置。該等上串可包含實質上彼此平行及相鄰地配置之一第一串之記憶體胞及一第二串之記憶體胞。該等下串可包含實質上彼此平行及相鄰地配置之一第三串之記憶體胞及一第四串之記憶體胞。該等串可各具有耦合至其等之一分離感測放大器。該第一串與該第三串及該第二串與該第四串可經組態以在一讀取操作期間彼此分別串聯耦合。本發明亦描述額外裝置及方法。

Description

具有高能源效率讀取架構之記憶體陣列

電腦及其他電子系統(例如數位電視、數位相機及蜂巢式電話)通常具有一或多個記憶體及其他器件以儲存資訊。記憶體及其他器件之尺寸日益減小以達成一更高密度之儲存容量及/或一更高密度之功能性。此外，記憶體器件經重新設計以達成更高操作(例如讀取或寫入)速率。

100‧‧‧記憶體胞

101‧‧‧記憶體器件

102‧‧‧記憶體陣列

104‧‧‧存取線

105‧‧‧輸入/輸出(I/O)線

106‧‧‧第一資料線

107‧‧‧列解碼器

108‧‧‧行解碼器

109‧‧‧位址線

110‧‧‧感測放大器電路

112‧‧‧電路

113‧‧‧第二資料線

115‧‧‧選擇電路

116‧‧‧輸入/輸出(I/O)電路

118‧‧‧記憶體控制單元

120‧‧‧控制線

130‧‧‧第一供應線

132‧‧‧第二供應線

200‧‧‧記憶體胞

201‧‧‧記憶體器件

202‧‧‧記憶體陣列

211‧‧‧存取組件

222‧‧‧記憶體元件

230‧‧‧列

231‧‧‧列

232‧‧‧列

240‧‧‧行

241‧‧‧行

242‧‧‧行

300‧‧‧記憶體陣列

301‧‧‧導電電壓線

303‧‧‧左側資料線

305‧‧‧右側資料線

307‧‧‧上電流源

309‧‧‧SGD選擇電晶體

310‧‧‧記憶體元件/上串

311‧‧‧記憶體胞

313‧‧‧上SGS選擇電晶體

315‧‧‧下SGS選擇電晶體

317‧‧‧上SGS選擇線

319‧‧‧共同節點

320‧‧‧記憶體元件/下串

321‧‧‧下SGS選擇線

323‧‧‧記憶體胞

325‧‧‧SGD選擇電晶體

327‧‧‧左側資料線

329‧‧‧右側資料線

330‧‧‧電路圖

331‧‧‧下電流源

333‧‧‧導電線

335‧‧‧上SGD選擇線

337‧‧‧存取線

339‧‧‧存取線

341‧‧‧下SGD選擇線

350‧‧‧方塊圖

401‧‧‧第一記憶體胞串

403‧‧‧第二記憶體胞串

405‧‧‧第三記憶體胞串

407‧‧‧第四記憶體胞串

500‧‧‧上電路

501‧‧‧資料啟用元件

503‧‧‧電力啟用元件

505‧‧‧感測放大器

507‧‧‧資料鎖存器

509‧‧‧輸入/輸出(I/O)啟用元件

550‧‧‧下電路

551‧‧‧資料啟用元件

553‧‧‧電力啟用元件

555‧‧‧感測放大器

557‧‧‧資料鎖存器

559‧‧‧輸入/輸出(I/O)啟用元件

600‧‧‧系統

601‧‧‧靜態隨機存取記憶體(SRAM)器件

603‧‧‧控制器

605‧‧‧電池

607‧‧‧無線介面

609‧‧‧記憶體器件

611‧‧‧輸入/輸出(I/O)器件

613‧‧‧匯流排

615‧‧‧位移暫存器

圖1展示根據一實施例之具有含記憶體胞之一記憶體陣列之一記憶體器件之一方塊圖；圖2展示根據一實施例之具有包含記憶體胞(其具有存取組件及記憶體元件)之一記憶體陣列之一記憶體器件之一部分方塊圖；圖3展示根據一實施例之一記憶體陣列之一部分之一示意電路圖及一相關聯方塊圖；圖4指示記憶體陣列之一讀取操作期間之圖3之示意電路圖之電流；圖5A及圖5B展示根據一實施例之可與圖3之示意電路一起使用之電流源及感測放大器配置；及圖6展示包含根據本文所描述之各種實施例之一記憶體器件的一系統實施例之一方塊圖。

已提出諸多技術以提高各種類型之記憶體器件之讀取速率。例如，在一習知快閃記憶體胞中，使用被預充電至一預定電壓之一位元線來執行一讀取操作。接著，該預充電位元線經浮動使得僅需要一預充電電流。然而，一次僅讀取交替位元線(例如沿一字線交替連接至每隔一個記憶體胞之偶數位元線及奇數位元線)，此係因為兩個交替位元線多路轉換為一單一感測放大器。

在某些情況中，已提出一全位元線(ABL)讀取操作以藉由使可同時讀取之位元線之數目及因此位元之數目加倍而增加反及快閃記憶體內之讀取操作之平行度。因此，該ABL技術有時可在一記憶體器件之讀取操作、程式化操作及驗證操作期間使頻寬加倍。然而，即使可存取位元線之數目加倍，但該ABL技術在該記憶體器件之操作期間仍需要更多電力。例如，在該ABL技術中，迫使直流電(DC)在一讀取操作期間恆定地流動通過一串中之全部記憶體胞，且相應地需要比習知技術高之電力。

所揭示之標的提出各種記憶體器件結構，其等增加可藉由給各串之記憶體胞提供一資料線及一相關聯感測放大器而同時讀取之資料線(例如位元線)之數目。然而，由記憶體結構使用之電流可比標準ABL技術減小二分之一。

以下描述包含使標的具體化之繪示性裝置(電路、器件、結構、系統及類似物)及方法(例如程序、協定、序列、技術及工藝)。在以下描述中，為了解釋而闡述諸多具體細節以提供標的之各種實施例之一理解。然而，在閱讀本發明之後，一般技術者將明白：可無此等具體細節之情況下實踐標的之各種實施例。此外，未詳細展示熟知裝置及方法以便不使各種實施例之描述不清楚。另外，雖然各種實施例主要探討一反及快閃記憶體器件內之實施方案，但本文所呈現之技術及方法易於適用於諸多其他記憶體器件類型。

現參考圖1，圖中展示呈一記憶體器件101之形式之一裝置之一方塊圖。記憶體器件101包含具有諸多(例如一或多個)記憶體胞100之一或多個記憶體陣列102。記憶體胞100可與存取線104(例如用於傳導信號之字線WL0至WLm)及第一資料線106(例如用於傳導信號之位元線BL0至BLn)一起配置成列及行。記憶體器件101可使用存取線104及第一資料線106來傳送至及來自記憶體胞100之資訊。一列解碼器107及一行解碼器108可操作以解碼位址線109上之位址信號A0至AX以判定記憶體胞100之何者將被存取。

感測電路(諸如一感測放大器電路110)操作以判定呈第一資料線106上之信號之形式之自記憶體胞100讀取之資訊之值。感測放大器電路110亦可使用第一資料線106上之信號來判定待寫入至記憶體胞100之資訊之值。

圖中進一步展示記憶體陣列101，其包含電路112以在記憶體陣列102與輸入/輸出(I/O)線105之間傳送資訊之值。I/O線105上之信號DQ0至DQN可表示讀取自或待寫入至記憶體胞100之資訊之值。I/O線105可包含其中駐留記憶體器件101之一封裝上之記憶體器件101之節點(例如接針、焊球或其他互連工藝(諸如受控倒疊晶片連接(C4)或覆晶附接(FCA)))。記憶體器件101之外之其他器件(例如一記憶體控制器或一處理器(圖1中未展示))可透過I/O線105、位址線109或控制線120而與記憶體器件101通信。

記憶體器件101可執行記憶體操作，諸如一讀取操作以自記憶體胞100之選定者讀取資訊之值，及一程式化操作(亦稱為一寫入操作)以將資訊程式化(例如寫入)至記憶體胞100之選定者中。記憶體器件101亦可執行一記憶體抹除操作以自記憶體胞100之部分或全部清除資訊。

一記憶體控制單元118使用來自控制線120之信號來控制記憶體操作。控制線120上之信號之實例可包含一或多個時脈信號及其他信號以指示記憶體器件101可或應執行何種操作(例如一程式化操作或一讀取操作)。記憶體器件101之外之其他器件(例如一處理器或一記憶體控制器)可控制控制線120上之控制信號之值。控制線120上之信號之值之具體組合可產生引起記憶體器件101執行一對應記憶體操作(例如一程式化操作、一讀取操作或一抹除操作)之一命令(例如一程式化命令、一讀取命令或一抹除命令)。

雖然本文所論述之各種實施例使用與一單位元記憶體儲存概念相關之實例來促進理解，但本發明之標的亦可應用於諸多多位元方案。在一些實施例中，可將記憶體胞100之各者程式化至至少兩個資料狀態之一不同者以表示(例如)一分數位元之值、一單位元之值或多個位元(諸如兩個、三個、四個或四個以上位元)之值。

例如，可將記憶體胞100之各者程式化為兩個資料狀態之一者以表示一單位元中之「0」或「1」之二進位值。此一記憶體胞有時被稱為一單位階記憶體胞(SLC)。

在一些實施例中，可將記憶體胞100之各者程式化至兩個以上資料狀態之一者以表示(例如)多個位元之一值，諸如兩個位元之四個可能值「00」、「01」、「10」及「11」之一者、三個位元之八個可能值「000」、「001」、「010」、「011」、「100」、「101」、「110」及「111」之一者、或三個以上位元之另一組值之一者。可程式化至兩個以上資料狀態之一者之一記憶體胞有時被稱為一多位階記憶體胞(MLC)。下文更詳細地論述此等類型之記憶體胞之各種操作。

記憶體器件101可接收一供應電壓，該供應電壓包含分別位於一第一供應線130及一第二供應線132上之供應電壓信號V_CC及V_SS。供應電壓信號V_SS可(例如)處於一接地電位(例如具有約為零伏特之一值)。供應電壓信號V_CC可包含自一外部電源(諸如一電池或交流轉直流(AC轉DC)轉換器電路(圖1中未展示))供應至記憶體器件101之一外部電壓。

圖中進一步展示記憶體器件101之電路112，其包含一選擇電路115及一輸入/輸出(I/O)電路116。選擇電路115可對信號SEL1至SELn作出回應以選擇可表示待讀取自或待程式化至記憶體胞100之資訊之值的第一資料線106及第二資料線113上之信號。行解碼器108可基於存在於位址線109上之位址信號A0至AX而選擇性啟動信號SEL1至SELn。選擇電路115可選擇第一資料線106及第二資料線113上之信號以在讀取操作及程式化操作期間提供記憶體陣列102與I/O電路116之間之通信。

記憶體器件101可包括一非揮發性記憶體器件，及記憶體胞100可包含非揮發性記憶體胞，使得當電力(例如V_CC、V_SS或兩者)與記憶體器件101斷接時，記憶體胞100可保存儲存於其內之資訊。

記憶體胞100之各者可包含具有材料之一記憶體元件，其之至少一部分可程式化至一所要資料狀態(例如藉由被程式化至一對應電荷儲存狀態)。因此，不同資料狀態可表示程式化至記憶體胞100之各者中之資訊之不同值。

當記憶體器件101(例如自一外部處理器或一記憶體控制器)接收一程式化命令及待程式化至記憶體胞100之一或多個選定者中之資訊之一值時，記憶體器件101可執行一程式化操作。基於該資訊之該值，記憶體器件101可將該等選定記憶體胞程式化至適當資料狀態以表示待儲存於該等記憶體胞內之資訊之值。

一般技術者可認識到：記憶體器件101可包含其他組件，本文論述該等組件之至少部分。然而，圖中未展示此等組件之若干者以便不使所描述之各種實施例之細節不清楚。記憶體器件101可包含器件及記憶體胞，及使用類似於或相同於下文參考本文所論述之各種其他圖及實施例而描述之操作之記憶體操作(例如程式化操作及抹除操作)來操作。

現參考圖2，圖中展示根據一實例性實施例之呈一記憶體器件201之形式之一裝置之一部分方塊圖，其包含一記憶體陣列202，記憶體器件202包含具有存取組件211及記憶體元件222之記憶體胞200。記憶體陣列202可類似於或相同於圖1之記憶體陣列102。如圖2中進一步所展示，圖中展示與存取線(例如用於將信號(諸如信號WL0、WL1及WL2)傳導至記憶體胞200之字線)一起配置成諸多列230、231、232之記憶體胞200。圖中亦展示與資料線(例如用於將信號(諸如信號BL0、BL1及BL2)傳導至記憶體胞200之位元線)一起配置成諸多行240、241、242之記憶體胞。存取組件211可導通(例如藉由使用信號WL0、WL1及WL2之適當值)以允許至記憶體元件222之存取，諸如使記憶體元件222用作通路元件，或自記憶體元件222讀取資訊或將資訊程式化(例如寫入)至記憶體元件222中。

將資訊程式化至記憶體元件222中可包含：引起記憶體元件222具有特定電阻狀態。因此，自一記憶體胞200讀取資訊可(例如)包含：回應於施加至記憶體胞200之存取組件211之一特定電壓而判定記憶體元件222之一電阻狀態。判定電阻之行為可涉及：感測流動通過記憶體胞200之電流(或電流之不存在)(例如藉由感測電耦合至記憶體胞之一資料線之電流)。可基於該電流之一量測值(在一些實例中，其包含是否完全偵測到一電流)而判定儲存於記憶體中之資訊之一對應值。可依其他方式(諸如藉由感測電耦合至記憶體胞之一資料線上之電壓)判定儲存於一記憶體胞200中之資訊之值。

圖1及圖2之記憶體胞100、200之各者或全部可包含具有類似於或相同於下文所描述之記憶體胞及器件之一或多者之一結構之一記憶體胞。

現參考圖3，圖中展示一記憶體陣列300之一部分之一示意電路圖330及一相關聯方塊圖350。與使用一習知電壓感測技術來讀取記憶體胞之同期記憶體器件相比，記憶體陣列300可在一讀取操作期間使用一電流感測技術。此外，大多數同期記憶體器件具有交替耦合至奇數串及偶數串之感測放大器以減少歸因於其等使用電壓感測技術之相鄰記憶體串之間之串擾及電容性耦合效應。本文所描述之電流感測技術允許記憶體串之各者耦合至一分離感測電路。因此，電流感測技術實現全部記憶體串之同時平行讀取，藉此增大讀取頻寬。

記憶體陣列300可對應於圖1之記憶體器件101之一部分。例如，記憶體陣列300可形成圖1之記憶體陣列102之一部分。記憶體陣列300亦可包含類似於或相同於圖1之記憶體控制單元118之一控制單元以控制記憶體陣列300之記憶體操作(例如讀取操作、寫入操作及抹除操作)。

如圖3中所展示，記憶體陣列300可包含耦合至一第一供應節點(例如V_DD)之一導電電壓線301以將電力供應至上電流源307。一左側資料線303(載送一信號BL(k))及一右側資料線305(載送一信號BL(K+1))可各耦合至各自上電流源307以將電流提供至上串310之記憶體胞311。雖然圖3中僅展示兩個反及串，但可使用三個或三個以上反及串。此外，本文所揭示之標的不受限於反及記憶體，而是可替代地或另外包含諸如相變記憶體(PCM)、電阻RAM(RRAM)、導電橋接RAM(CBRAM)及其他記憶體類型之記憶體。

SGD選擇電晶體309可使其等之各自閘極彼此耦合，且可由記憶體陣列300之一上SGD選擇線335(例如一汲極選擇線)上之一信號SGD_U(例如一汲極選擇閘極信號)控制(導通或切斷)。在記憶體陣列300之一記憶體操作(例如一讀取操作或一寫入操作)期間，信號 SGD_U可控制是否將電流自上電流源307提供至上串310(透過資料線303、305之一各自者)。

上串310可包含可耦合至左側資料線303及右側資料線305之一各自者(透過選擇電晶體309之一各自者)之諸多記憶體胞311。此外，記憶體胞311之各者耦合至諸多存取線337之一各自者。存取線337可各載送信號WL0、WL1、WL2及WL3之一者，如圖3中所指示。圖中描繪位於上串310之各者中之僅四個記憶體胞311；然而，上串310之各者中可使用更多或更少數目個記憶體胞311。

如圖所展示，藉由操作耦合至上SGS選擇電晶體313之一上SGS選擇線317而將一共同(例如源極)節點319耦合至上串310。上SGS選擇電晶體313可使其等之各自閘極彼此耦合，且可由記憶體陣列300之上SGS選擇線317(例如源極選擇線)上之一信號SGS_U(例如一源極選擇閘極信號)控制(例如導通或切斷)。

繼續參考圖3，圖中展示各可耦合至下串320之記憶體胞323之一左側資料線327及一右側資料線329。下串320包含可耦合至左側資料線327及右側資料線329之一各自者之諸多記憶體胞323。此外，記憶體胞323之各者耦合至諸多存取線339之一各自者。存取線339可各載送信號WL0、WL1、WL2及WL3之一者，如圖3中進一步所指示。左側資料線327(載送一信號BL(n))及右側資料線329(載送一信號BL(n+1))可各耦合至一各自分離下電流源331以將電流提供至下串320之記憶體胞323。

下電流源331可耦合至一導電線333，導電線333接著可耦合至一第二供應節點(例如V_SS)。SGD選擇電晶體325可使其等之各自閘極彼此耦合，且可由記憶體陣列300之一下SGD選擇線341(例如汲極選擇線)上之一第二信號SGD_L(例如一汲極選擇閘極信號)控制(例如導通或切斷)。在記憶體陣列300之一記憶體操作(例如一讀取操作或一寫入操作)期間，信號SGD_L可控制是否將電流自下電流源331提供至串320(例如透過資料線327、329之一各自者)。下文參考圖4而更詳細地描述記憶體操作(其包含讀取操作)。

如同上串310，下串320亦被描繪為僅具有可耦合至資料線327、329之一各自者之四個記憶體胞323；然而，下串320中可使用更多或更少數目個記憶體胞323。此外，下串320中記憶體胞323之數目可不同於上串310中記憶體胞311之數目。

如圖3中所展示，可藉由操作耦合至下SGS選擇電晶體315之下SGS選擇線321而將共同(例如源極)節點319耦合至下串320。下SGS選擇電晶體315可使其等之各自閘極彼此耦合，且可由記憶體陣列300之下SGS選擇線321(例如源極選擇線)上之一信號SGS_L(例如一源極選擇閘極信號)控制(例如導通或切斷)。

可啟動記憶體陣列300上之上SGS選擇電晶體313及下SGS選擇電晶體315之任一者或兩者。因此，如由圖3所指示上串310及下串320可在被啟動時透過共同節點319(例如一導電線或其他導電結構)而彼此串聯耦合。共同節點319可包括(例如)一共同源極(例如源極線、源極槽或源極擴散區域)。如下文參考圖5A及圖5B所更詳細論述，資料線303、305、327、329之各者耦合至一分離感測電路。因此，可同時操作(例如讀取)左側串及右側串兩者上之記憶體胞311、323。

在一實施例中，分離串可堆疊成一個三維記憶體器件。此外，一實體記憶體陣列內之互連佈線可用於將該陣列之類似部分耦合在一起。例如，耦合至上串310之存取線337之各者可透過互連佈線而耦合至耦合至下串320之存取線339之各自者。可藉由電耦合對應存取線337、339而將一偏壓信號(例如WL3)實質上同時設置於該等存取線之適當者之各者上。

如本文所使用，例如參考圖3，術語「上」及「下」、「右」及「左」、「第一」、「第二」、「第三」及「第四」僅促進一般技術者相對於該等圖而理解標的。因此，術語「上」及「下」未必相關於一實際電路中之任何特定實體安置。例如，在一些實施例中，各記憶體元件310、320中之記憶體胞311、323實體地位於記憶體陣列300之多個位階中，使得記憶體胞311、323可在記憶體陣列300之多個位階中堆疊於彼此之上。在一些實施例中，上串310之記憶體胞311可實體地位於第一數目個位階(例如位階4至位階7)中，及下串320之記憶體胞323可實體地位於第二數目個位階(例如位階0至位階3)中。

現參考圖4，圖中展示圖3之示意電路圖330及記憶體陣列300之一讀取操作期間所指示之電流。已省略圖3之各元件符號以便不使該讀取操作期間之電流之概念化不清楚。

圖4展示一第一記憶體胞串401及一第二記憶體胞串403作為上串310，及一第三記憶體胞串405及一第四記憶體胞串407作為下串320。同時參考圖3及圖4，第一記憶體胞串401包括可耦合至左側資料線303之記憶體胞311，及第二記憶體胞串403包括可耦合至右側資料線305之記憶體胞311；其中兩個串401、403實質上彼此平行及相鄰。第三記憶體胞串405包括可耦合至左側資料線327之記憶體胞323，及第四記憶體胞串407包括可耦合至右側資料線329之記憶體胞323，兩個串405、407實質上彼此平行及相鄰。

在一讀取操作期間，可耦合至左側資料線303、327之兩個串401、405可同時導電，及/或可耦合至右側資料線307、329之兩個串403、407可同時導電。為了便於理解以下讀取操作之描述，吾人可假定：可耦合至左側資料線303、327之一各自者之第一記憶體胞串401及第三記憶體胞串405兩者中之記憶體胞311、323之一或多者將被讀取。應注意：類似或相同操作亦可施加於可耦合至右側資料線305、329之一各自者之第二記憶體胞串403及第四記憶體胞串407兩者中之記憶體胞311、323之一或多者。

因此，為了開始串401、405中之記憶體胞之一讀取操作，啟動(例如導通)選擇電晶體309、313、315、325且提供通過第一記憶體胞串401及第三記憶體胞串405之一讀取電流I_LOAD。對於串401、405中待讀取之各記憶體胞311、323，信號WL0、WL1、WL2及WL3之一或多者被確證位於存取線337、339之對應者上。

繼續參考圖4，在一讀取操作期間，一電流I_{CELL_TOTAL_UPPER}流動通過第一記憶體胞串401，及一電流I_{CELL_TOTAL_LOWER}流動通過第三記憶體胞串405。如下文所更詳細描述，在該讀取操作期間，第三記憶體胞串405將接收在第一記憶體胞串401中流動之電流之至少一部分。

作為一第一實例，在一罕見情況(例如一簡並(degenerate)情況)中，若全部記憶體胞311、323導電(例如，其等全部儲存一值「1」)，則由I_LOAD提供之實質上全部電流流動通過第一記憶體胞串401及第三記憶體胞串405。例如，可在此實例中使用以下方程式來描述流動通過記憶體胞串401、405之總電流(I_LOAD)：I_{DD_TOTAL}=I_{CELL_TOTAL_UPPER}+I_{CELL_TOTAL_LOWER}

使全部記憶體胞311、323導電(例如，全部記憶體胞儲存一值「1」)之此略微簡並情況呈現記憶體陣列300之最大總電流及因此最高能量使用。因此，在此情況中，I_{DD_TOTAL}可等於或小於I_LOAD(例如可尋求來源之最大電流)。在此簡並情況中，不論個別記憶體胞之一儲存值如何，此最大電流近似相同於由任何讀取操作之先前所論述ABL技術使用之電流。

然而，在其中記憶體陣列300之記憶體胞已儲存「0」值及「1」值之一混合之情況中，總電流(I_{DD_TOTAL})可遠小於分離地流動通過記憶體胞串401、405之各者之電流之累積值。例如，若被讀取之儲存於記憶體胞內之值引起流動通過第一記憶體胞串401之電流大於流動通過第三記憶體胞串405之電流，使得：I_{CELL_TOTAL_UPPER}>I_{CELL_TOTAL_LOWER}；則I_{DD_TOTAL}=I_{CELL_TOTAL_UPPER}。

在此情況中，總電流I_{DD_TOTAL}係基於僅位於第一記憶體胞串401中之電流I_{CELL_TOTAL_UPPER}。

然而，在另一情況中，若被讀取之值引起流動通過第一記憶體胞串401之電流小於流動通過第三記憶體胞串405之電流：I_{CELL_TOTAL_UPPER}<I_{CELL_TOTAL_LOWER}；則I_{DD_TOTAL}=I_{CELL_TOTAL_LOWER}。

因此，總電流I_{DD_TOTAL}係基於僅位於第三記憶體胞串405中之電流I_{CELL_TOTAL_LOWER}。

然而，為了讀取一般為隨機值之儲存資料，流動通過記憶體胞串401、405之各者之總電流可近似相等。即：I_{CELL_TOTAL_UPPER}~I_{CELL_TOTAL_LOWER}。

因此，在隨機資料之情況中，若流動通過記憶體胞串401、405之各者之總電流近似相等，則總電流I_{DD_TOTAL}約為儲存資料全部為一值「1」(如上文所論述)時之最大總電流之一半。

在一具體實例中，為了進一步促進對能量節約之理解，可就所揭示之標的而言，假定：第一記憶體胞串401中之75%之記憶體胞311具有一儲存值「1」。此外，假定：第三記憶體胞串405中之僅25%之記憶體胞323具有一儲存值「1」。因此，第一記憶體胞串401具有比第三記憶體胞串405多達三倍之具有一值「1」之記憶體胞。若750微安流動通過第一記憶體胞串401，則該值之約三分之一(基於儲存於第一記憶體串對第三記憶體串中之「1」值之比率)或250微安流動通過第三記憶體胞串405。剩餘500微安(例如串401、405之間之電流差)流入至共同節點319(圖3)中。在此實例中，由於I_{CELL_TOTAL_UPPER}大於 I_{CELL_TOTAL_LOWER}，所以I_{DD_TOTAL}等於I_{CELL_TOTAL_UPPER}。因此，I_{DD_TOTAL}等於750微安。

如上文所論述，ABL技術尋求各讀取操作之電流總量之來源。使用來自上文所描述之情境之實例，不論儲存於記憶體胞中之資料值如何，ABL技術將尋求流動通過兩個串之(750微安+250微安)或總計1毫安之總電流之來源。因此，在此實例中，ABL技術消耗比所揭示標的多25%之能量。在其他情境中，可達成類似節約。

圖5A及圖5B展示可與圖3之記憶體陣列300一起使用之例示性電流源及感測放大器配置。一上電路500可用於尋求至上串310之一者(例如記憶體胞串401或403之一者)之記憶體胞311之電流之來源及感測儲存於上串310之一者(例如記憶體胞串401或403之一者)之記憶體胞311中之資訊之值。一下電路550可用於尋求至下串320之一者(例如記憶體胞串405或407之一者)之記憶體胞323之電流之來源及感測儲存於下串320之一者(例如記憶體胞串405或407之一者)之記憶體胞323中之資訊之值。

如圖所展示，上電路500包含耦合至(例如)左側資料線303之一資料啟用元件501、一電力啟用元件503、一感測放大器505、一資料鎖存器507及一輸入/輸出(I/O)啟用元件509。資料啟用元件501箝制將對其執行一操作之一資料線(例如位元線)。電力啟用元件503可使用由施加於一器件之閘極之一負偏壓V_{REF_P}啟動(例如導通)之該器件。在一具體實例中，電力啟用元件503包括一P型金屬氧化物半導體(PMOS)電晶體。

一信號SENSE_EN啟動用於讀取操作之感測放大器505。接著，將感測值暫時性儲存於資料鎖存器507中。如圖所展示，資料鎖存器507可包括一對交叉耦合反相器且可用於暫時性儲存寫入資料及讀取資料，直至寫入資料透過I/O啟用元件509而自一I/O緩衝器(圖中未展示)寫入或讀取資料透過I/O啟用元件509而讀出至一I/O緩衝器(圖中未展示)。在一些實施例中，可採用其他類型之資料鎖存器。

在某些態樣中，下電路550類似於上文所描述之上電路500，且包含耦合至(例如)左側資料線327之一資料啟用元件551、一電力啟用元件553、一感測放大器555、一資料鎖存器557及一I/O啟用元件559。除電路500中之電力啟用元件503及電路550中之電力啟用元件553之外，下電路550中之該等元件之各者可類似於或相同於上電路500。

電力啟用元件553可使用由施加於一器件之閘極之一正偏壓V_{REF_N}啟動(例如導通)之該器件。因此，可認為電力啟用元件553之操作互補於電力啟用元件503之操作(例如由相反極性之一偏壓電壓啟動)。在一具體實例中，電力啟用元件553包括一N型金屬氧化物半導體(NMOS)電晶體。可實現額外實施例。

例如，圖6係呈具有一記憶體器件609之一系統600之形式之一裝置之一方塊圖，記憶體器件609可包含本文所描述之各種實施例之一或多者。所展示之系統600包含一控制器603、一輸入/輸出(I/O)器件611(例如一鍵區、一觸控螢幕或一顯示器)、一記憶體器件609、一無線介面607、一靜態隨機存取記憶體(SRAM)器件601及一位移暫存器615，其等各經由一匯流排613而彼此耦合。在一實施例中，一電池605可將電力供應至系統600。記憶體器件609可包含一反及記憶體、一快閃記憶體、一反或記憶體、此等之一組合或類似物。

控制器603可包含(例如)一或多個微處理器、數位信號處理器、微控制器或類似物。記憶體器件609可用於儲存傳輸至系統600或由系統600傳輸之資訊。記憶體器件609亦可視情況用於儲存呈由控制器603在系統600之操作期間執行之指令之形式之資訊，且可用於儲存呈由系統600產生、收集或接收之使用者資料(諸如影像資料)之形式之資訊。該等指令可儲存為數位資訊及使用者資料(如本文所揭示)，可儲存於記憶體之一區段中作為數位資訊及儲存於另一區段中作為類比資訊。作為另一實例，可一次標記一給定區段以儲存數位資訊，接著，該給定區段可經再分配及重新組態以儲存類比資訊。控制器603可包含本文所描述之新穎器件及結構之一或多者。

I/O器件611可用於產生資訊。系統600可使用無線介面607以藉由一射頻(RF)信號而將資訊傳輸至一無線通信網路及自一無線通信網路接收資訊。無線介面607之實例可包含一天線或一無線收發器，諸如一偶極天線。然而，本發明之標的不受限於此態樣。此外，I/O器件611可遞送反映所儲存之內容為一數位輸出(若儲存數位資訊)或一類比輸出(若儲存類比資訊)之一信號。雖然上文提供一無線應用中之一實例，但本文所揭示之本發明標的之實施例亦可用於非無線應用中。I/O器件611可包含本文所描述之新穎器件及結構之一或多者。

程序及裝置之各種繪示意欲提供各種實施例之結構之一般理解且非意欲提供可利用本文所描述之結構、特徵及材料之裝置及方法之全部元件及特徵之一完全描述。基於本文所提供之所揭示標的之一閱讀及理解，一般技術者可容易地設想各種實施例之其他組合及排列。該等額外組合及排列全部落於本發明之一範疇內。

提供遵守37 C.F.R.§1.72(b)之【中文】以要求一摘要允許讀者快速確定技術發明之性質。應瞭解，所提交之摘要不會用於解譯或限制申請專利範圍。另外，在【實施方式】中，應明白：為了簡化本發明，將各種特徵一起群組於一單一實施例中。本發明之方法不應被解譯為限制申請專利範圍。因此，以下申請專利範圍藉此併入至【實施方式】中，其中各申請項本身獨立作為一單獨實施例。