CN104756192A

CN104756192A - 具有节能读取架构的存储器阵列

Info

Publication number: CN104756192A
Application number: CN201380054662.0A
Authority: CN
Inventors: 丹沢彻
Original assignee: Micron Technology Inc
Current assignee: Micron Technology Inc
Priority date: 2012-08-30
Filing date: 2013-08-29
Publication date: 2015-07-01
Anticipated expiration: 2033-08-29
Also published as: US9842652B2; US20160086666A1; TW201419448A; US10090051B2; CN104756192B; US20140355352A1; US8811084B2; TWI581370B; US20140063959A1; WO2014036304A1; US9208891B2; US20170352421A1

Abstract

各个实施例包括包含三维存储器装置的装置及方法，所述三维存储器装置具有上串及下串。所述上串可包含经布置实质上平行于且相邻于彼此的第一串存储器单元及第二串存储器单元。所述下串可包含经布置实质上平行于且相邻于彼此的第三串存储器单元及第四串存储器单元。所述串可各自具有耦合到其的单独的感测放大器。所述第一串与所述第三串及所述第二串与所述第四串可经配置以在读取操作期间分别与彼此串联耦合。还描述了额外装置及方法。

Description

具有节能读取架构的存储器阵列

优先权申请

本申请案主张2012年8月30日提交的美国申请案序列号13/599,962的优先权的权益，所述申请案的全文以引用的方式并入本文中。

背景技术

计算机及其它电子系统(例如数字电视、数码相机及蜂窝电话)通常具有用于存储信息的一或多个存储器及其它装置。存储器及其它装置的尺寸日益减小以实现更高密度的存储容量及/或更高密度的功能性。此外，存储器装置经重新设计以实现更高操作(例如，读取或写入)速度。

附图说明

图1展示根据实施例的具有含存储器单元的存储器阵列的存储器装置的框图；

图2展示根据实施例的具有包含存储器单元(其具有存取组件及存储器元件)的存储器阵列的存储器装置的部分框图；

图3展示根据实施例的存储器阵列的一部分的示意性电路图及相关联框图；

图4指示在存储器阵列的读取操作期间图3的示意性电路图的电流；

图5A及图5B展示根据实施例的可与图3的示意性电路一起使用的电流源及感测放大器布置；以及

图6展示包含根据本文中所描述的各个实施例的存储器装置的系统实施例的框图。

具体实施方式

已提出诸多技术以提高各种类型的存储器装置的读取速度。例如，在常规闪存存储器单元中，利用被预充电到预定电压的位线来执行读取操作。接着，所述经预充电位线经浮动使得仅需要预充电电流。然而，每次仅读取交替位线(例如，沿字线交替连接到每隔一个单元的偶数位线及奇数位线)，因为两个交替位线多路复用成单个感测放大器。

在一些情况中，已提出全位线(ABL)读取操作以通过使可同时读取的位线的数目及因此位的数目加倍来增大NAND闪存存储器内的读取操作的并行性。因此，所述ABL技术有时可在存储器装置的读取操作、编程操作及验证操作期间使带宽加倍。然而，即使可存取位线的数目加倍，但所述ABL技术在所述存储器装置的操作期间仍需要更多电力。例如，在所述ABL技术中，迫使直流电(DC)在读取操作期间恒定地流动通过一串中的所有存储器单元，且相应地需要比常规技术更高的电力。

所揭示标的物提出各种存储器装置结构，其通过对每一串存储器单元提供数据线及相关联感测放大器来增加可同时读取的数据线(例如，位线)的数目。然而，由所述存储器结构使用的电流可比标准ABL技术减小二分之一。

以下描述包含体现标的物的说明性装置(电路、装置、结构、系统等)及方法(例如，过程、协议、顺序、技术及工艺)。在以下描述中，出于解释目的，阐述诸多特定细节以便提供对所述标的物的各个实施例的理解。然而，在阅读本发明之后，所属领域的一般技术人员将明白，可在没有这些特定细节的情况下实行所述标的物的各个实施例。此外，未详细展示熟知装置及方法以免使对各个实施例的描述不清楚。此外，尽管各个实施例主要探讨在NAND闪存存储器装置内的实施方案，但本文中所呈现的技术及方法容易适用于诸多其它存储器装置类型。

现参考图1，其展示呈存储器装置101的形式的装置的框图。存储器装置101包含具有诸多(例如，一或多个)存储器单元100的一或多个存储器阵列102。存储器单元100可连同存取线104(例如，用于传导信号的字线WL0到WLm)及第一数据线106(例如，用于传导信号的位线BL0到BLn)布置成行及列。存储器装置101可使用存取线104及第一数据线106将信息传送到存储器单元100及从存储器单元100传送信息。行解码器107及列解码器108可操作以对地址线109上的地址信号A0到AX进行解码以确定将对存储器单元100中的哪些进行存取。

感测电路(例如感测放大器电路110)操作以确定从存储器单元100读取且呈第一数据线106上的信号的形式的信息的值。感测放大器电路110还可使用第一数据线106上的信号来确定待写入到存储器单元100的信息的值。

进一步展示包含电路112的存储器装置101，所述电路在存储器阵列102与输入/输出(I/O)线105之间传送信息的值。I/O线105上的信号DQ0到DQN可表示读取自或待写入到存储器单元100的信息的值。I/O线105可包含其中驻留存储器装置101的封装上的存储器装置101的节点(例如，引脚、焊球或其它互连工艺，例如受控坍塌芯片连接(C4)或倒装附接(FCA))。存储器装置101之外的其它装置(例如，存储器控制器或处理器，图1中未展示)可通过I/O线105、地址线109或控制线120与存储器装置101通信。

存储器装置101可执行存储器操作(例如读取操作)以从存储器单元100中的选定者读取信息的值，且执行编程操作(还被称为写入操作)以将信息编程(例如，写入)到存储器单元100中的选定者中。存储器装置101还可执行存储器擦除操作以从存储器单元100中的一些或全部清除信息。

存储器控制单元118使用来自控制线120的信号来控制存储器操作。控制线120上的信号的实例可包含一或多个时钟信号及用于指示存储器装置101可或应执行哪个操作(例如，编程操作或读取操作)的其它信号。存储器装置101之外的其它装置(例如，处理器或存储器控制器)可控制控制线120上的控制信号的值。控制线120上的信号的值的特定组合可产生致使存储器装置101执行对应的存储器操作(例如，编程操作、读取操作或擦除操作)的命令(例如，编程命令、读取命令或擦除命令)。

尽管本文中所论述的各个实施例使用与单位存储器存储概念相关的实例以便于理解，但本发明的标的物还可适用于众多多位方案。在一些实施例中，可将存储器单元100的每一者编程到至少两个数据状态中的不同者以表示例如分数位的值、单一位的值或多位(例如，两位、三位、四位或更多数目位)的值。

例如，可将存储器单元100中的每一者编程到两个数据状态中的一者以表示单一位中的的二进制值“0”或“1”。此单元有时被称为单电平单元(SLC)。

在一些实施例中，可将存储器单元100中的每一者编程到两个以上数据状态中的一者以表示例如多位的值，例如两位的四个可能值“00”、“01”、“10”及“11”中的一者、三位的八个可能值“000”、“001”、“010”、“011”、“100”、“101”、“110”及“111”中的一者、或大量多位的另一组值中的一者。可编程到两个以上数据状态中的一者的单元有时被称为多电平单元(MLC)。下文更详细地论述对这些类型的单元的各种操作。

存储器装置101可接收电源电压，其包含对应地在第一供应线130及第二供应线132上的电源电压信号V_CC及V_SS。电源电压信号V_SS可例如处于地电位(例如，具有约零伏特的值)。电源电压信号V_CC可包含从外部电源(例如电池或交流-直流(AC-DC)转换器电路(图1中未展示))供应到存储器装置101的外部电压。

进一步展示存储器装置101的电路112，所述电路包含选择电路115及输入/输出(I/O)电路116。选择电路115可对信号SEL1到SELn作出响应以选择在第一数据线106及第二数据线113上的可表示待读取自存储器单元100或待编程到所述存储器单元中的信息的值的信号。列解码器108可基于存在于地址线109上的A0到AX地址信号选择性激活SEL1到SELn信号。选择电路115可选择第一数据线106及第二数据线113上的信号以在读取操作及编程操作期间提供存储器阵列102与I/O电路116之间的通信。

存储器装置101可包括非易失性存储器装置，且存储器单元100可包含非易失性存储器单元，使得在电力(例如，V_CC、V_SS或两者)与存储器装置101断接时，存储器单元100可保存存储在其中的信息。

存储器单元100中的每一者可包含具有材料的存储器元件，所述存储器元件的至少一部分可编程到所要数据状态(例如，通过被编程到对应的电荷存储状态)。因此，不同数据状态可表示编程到存储器单元100中的每一者中的信息的不同值。

存储器装置101可在(例如从外部处理器或存储器控制器)接收编程命令及待编程到存储器单元100中的一或多个选定者中的信息的值时执行编程操作。基于所述信息的值，存储器装置101可将所述选定存储器单元编程到适当数据状态以表示待存储在其中的信息的值。

所属领域的一般技术人员可认识到，存储器装置101可包含其它组件，本文中论述所述组件中的至少一些。然而，图中未展示这些组件中的若干者，以免使所描述的各个实施例的细节不清楚。存储器装置101可包含装置及存储器单元，且使用与下文参考各种其它图式及本文中论述的实施例所描述的操作相似或相同的存储器操作(例如，编程操作及擦除操作)来操作。

现参考图2，其展示根据实例实施例的呈存储器装置201的形式且包含存储器阵列202的装置的部分框图，所述存储器阵列202包含具有存取组件211及存储器元件222的存储器单元200。存储器阵列202可与图1的存储器阵列102相似或相同。如图2中进一步所展示，存储器单元200展示为连同存取线(例如用于将信号(例如信号WL0、WL1及WL2)传导到存储器单元200的字线)布置成诸多行230、231、232。所述存储器单元还展示为连同数据线(例如用于将信号(例如信号BL0、BL1及BL2)传导到单元200的位线)布置成诸多列240、241、242。存取组件211可导通(例如，通过使用信号WL0、WL1及WL2的适当值)以允许对存储器元件222进行存取，例如将存储器元件222用作导通元件，或从存储器元件222读取信息或将信息编程(例如，写入)到所述存储器元件中。

将信息编程到存储器元件222中可包含致使存储器元件222具有特定电阻状态。因此，从存储器单元200读取信息可包含例如响应于施加到存储器单元200的存取组件211的特定电压而确定存储器元件222的电阻状态。确定电阻的行为可涉及感测流动通过存储器单元200的电流(或电流的存在)(例如，通过感测电耦合到存储器单元的数据线的电流)。基于电流测量值(在一些实例中，包含是否完全检测到电流)，可确定存储在存储器中的信息的对应值。可以其它方式(例如通过感测电耦合到存储器单元的数据线上的电压)确定存储在存储器单元200中的信息的值。

图1及图2的存储器单元100、200中的各者或全部可包含具有与下文所描述的存储器单元及装置中的一或多者相似或相同的结构的存储器单元。

现参考图3，其展示存储器阵列300的一部分的示意性电路图330及相关联框图350。与使用常规电压感测技术来读取存储器单元的同时期存储器装置相比，存储器阵列300可在读取操作期间使用电流感测技术。此外，大多数同时期存储器装置具有交替耦合到奇数串及偶数串以减少归因于其使用电压感测技术所致的相邻存储器串之间的串扰及电容耦合效应的感测放大器。本文中所描述的电流感测技术允许存储器的串中的每一者耦合到单独的感测电路。因此，电流感测技术实现所有存储器串的同时并行读取，借此增加读取带宽。

存储器阵列300可对应于图1的存储器装置101的一部分。例如，存储器阵列300可形成图1的存储器阵列102的一部分。存储器阵列300还可包含与图1的存储器控制单元118相似或相同的用于控制存储器阵列300的存储器操作(例如，读取操作、写入操作及擦除操作)的控制单元。

如图3中所展示，存储器阵列300可包含耦合到第一供应节点(例如，V_DD)以将电力供应到上电流源307的导电电压线301。左侧数据线303(用于载送信号BL(k))及右侧数据线305(用于载送信号BL(k+1))可各自耦合到对应的上电流源307以将电流提供到上串310存储器单元311。虽然图3中展示仅两个NAND串，但可使用三个或三个以上NAND串。此外，本文中所揭示的标的物并不限于NAND存储器，而是可替代地或额外地包含例如相变存储器(PCM)、电阻式RAM(RRAM)、导电桥接RAM(CBRAM)及其它存储器类型的存储器。

SGD选择晶体管309可使其对应的栅极彼此耦合，且可通过存储器阵列300的上SGD选择线335(例如漏极选择线)上的信号SGD_U(例如，漏极选择栅极信号)控制(导通或切断)。在存储器阵列300的存储器操作(例如，读取操作或写入操作)期间，信号SGD_U可控制是否将电流从上电流源307提供到上串310(通过数据线303、305中的对应的一者)。

上串310可包含可耦合到左侧数据线303及右侧数据线305中的对应的一者(通过选择晶体管309中的对应的一者)的诸多存储器单元311。此外，存储器单元311中的每一者耦合到诸多存取线337中的对应的一者。存取线337可各自载送信号WL0、WL1、WL2及WL3中的一者，如图3中所指示。将仅四个存储器单元311描绘为在上串310中的每一者中；然而，在上串310中的每一者中可使用更大或更小数目的存储器单元311。

如图所展示，通过耦合到上SGS选择晶体管313的上SGS选择线317的操作，可将共同(例如，源极)节点319耦合到上串310。上SGS选择晶体管313可使其对应的栅极彼此耦合，且可通过存储器阵列300的上SGS选择线317(例如，源极选择线)上的信号SGS_U(例如，源极选择栅极信号)控制(例如，导通或切断)。

继续参考图3，其左侧数据线327及右侧数据线329各自展示为可耦合到下串320存储器单元323的。下串320包含可耦合到左侧数据线327及右侧数据线329中的对应的一者的诸多存储器单元323。此外，存储器单元323中的每一者耦合到诸多存取线339中的对应的一者。存取线339可各自载送信号WL0、WL1、WL2及WL3中的一者，如图3中进一步所指示。左侧数据线327(用于载送信号BL(n))及右侧数据线329(用于载送信号BL(n+1))可各自耦合到对应的单独的下电流源331以将电流提供到下串320存储器单元323。

下电流源331可耦合到导电线333，所述导电线转而可耦合到第二供应节点(例如，V_SS)。SGD选择晶体管325可使其对应的栅极彼此耦合，且可通过存储器阵列300的下SGD选择线341(例如，漏极选择线)上的第二信号SGD_L(例如，漏极选择栅极信号)控制(例如，导通或切断)。在存储器阵列300的存储器操作(例如，读取操作或写入操作)期间，信号SGD_L可控制是否将电流从下电流源331提供到串320(例如，通过数据线327、329中的对应的一者)。下文参考图4更详细地描述存储器操作，包含读取操作。

正如上串310一样，下串320也被描绘为具有可耦合到数据线327、329中的对应的一者的仅四个存储器单元323；然而，在下串320中可使用更大或更小数目的存储器单元323。此外，下串320中的存储器单元323的数目可不同于上串310中的存储器单元311的数目。

如图3中所展示，通过耦合到下SGS选择晶体管315的下SGS选择线321的操作，可将共同(例如，源极)节点319耦合到下串320。下SGS选择晶体管315可使其对应的栅极彼此耦合，且可通过存储器阵列300的下SGS选择线321(例如，源极选择线)上的信号SGS_L(例如，源极选择栅极信号)控制(例如，导通或切断)。

可在存储器阵列300上激活上SGS选择晶体管313及下SGS选择晶体管315的任一者或两者。因此，如由图3所指示，上串310及下串320可在被激活时通过共同节点319(例如，导电线或其它导电结构)串联耦合到彼此。共同节点319可包括例如共同源极(例如，源极线、源极槽或源极扩散区域)。如下文参考图5A及图5B更详细论述，数据线303、305、327、329中的每一者耦合到单独的感测电路。因此，可同时对左侧串及右侧串两者上的存储器单元311、323进行操作(例如，从其进行读取)。

在实施例中，单独的串可堆叠成三维存储器装置。此外，物理存储器阵列内的互连布线可用于将所述阵列的相似部分耦合在一起。例如，耦合到上串310的存取线337中的每一者可通过互连布线耦合到耦合至下串320的存取线339中的对应的一者。通过电耦合对应存取线337、339，可实质上同时将偏置电压信号(例如，WL3)放置在所述存取线的适当者中的每一者上。

如本文中所使用，例如参考图3，术语“上”及“下”、“右”及“左”、“第一”、“第二”、“第三”及“第四”仅用于协助所属领域的一般技术人员参照所述图式理解标的物。因此，术语“上”及“下”未必与实际电路中的任何特定物理放置相关。例如，在一些实施例中，每一存储器组件310、320中的存储器单元311、323可在物理上位于存储器阵列300的多层级中，使得存储器单元311、323在存储器阵列300的多层级中可堆叠在彼此之上。在一些实施例中，上串310的存储器单元311可在物理上位于第一数目的层级中(例如，层级4到7)，且下串320的存储器单元323可在物理上位于第二数目的层级中(例如，层级0到3)。

现参考图4，其展示图3的示意性电路图330，其中指示在存储器阵列300的读取操作期间的电流。已省略图3的元件符号中的各者以免使在所述读取操作期间的电流的概念化不清楚。

图4将第一存储器单元串401及第二存储器单元串403展示为上串310且将第三存储器单元串405及第四存储器单元串407展示为下串320。同时参考图3及图4，第一存储器单元串401包括可耦合到左侧数据线303的存储器单元311，且第二存储器单元串403包括可耦合到右侧数据线305的存储器单元311；其中两个串401、403定位成实质上平行于且相邻于彼此。第三存储器单元串405包括可耦合到左侧数据线327的存储器单元323，且第四存储器单元串407包括可耦合到右侧数据线329的存储器单元323，两个串405、407定位成实质上平行于且相邻于彼此。

在读取操作期间，可耦合到左侧数据线303、327的两个串401、405可同时导电，及/或可耦合到右侧数据线307、329的两个串403、407可同时导电。为了便于理解对以下读取操作的描述，可假设将读取在可耦合到左侧数据线303、327中的对应的一者的第一存储器单元串401及第三存储器单元串405两者中的存储器单元311、323中的一或多者。应注意，相似或相同操作还可应用到在可耦合到右侧数据线305、329中的对应的一者的第二存储器单元串403及第四存储器单元串407两者中的存储器单元311、323中的一或多者。

因此，为了开始串401、405中的存储器单元的读取操作，激活(例如，导通)选择晶体管309、313、315、325且提供通过第一存储器单元串401及第三存储器单元串405的读取电流I_LOAD。对于串401、405中待读取的每一存储器单元311、323，信号WL0、WL1、WL2及WL3中的一或多者被确证在存取线337、339中的相应者上。

继续参考图4，在读取操作期间，电流I_{CELL_TOTAL_UPPER}流动通过第一存储器单元串401，且电流I_{CELL_TOTAL_LOWER}流动通过第三存储器单元串405。如下文更详细描述，在所述读取操作期间，第三存储器单元串405将接收在第一存储器单元串401中流动的电流的至少一部分。

作为第一实例，在罕见情况(例如，简并(degenerate)情况)中，其中所有存储器单元311、323都是导电的(例如，其都存储值“1”)，那么由I_LOAD提供的实质上所有电流流动通过第一存储器单元串401及第三存储器单元串405。例如，在此实例中可使用以下等式来描述流动通过存储器单元串401、405的总电流I_{DD_TOTAL}：

I_{DD_TOTAL}＝I_{CELL_TOTAL_UPPER}+I_{CELL_TOTAL_UPPER}。

使所有存储器单元311、323都导电(例如，都存储值“1”)的此略微简并情况呈现存储器阵列300的最大总电流及因此的最高能量利用率。因此，在此情况中，I_{DD_TOTAL}可等于或小于I_LOAD(例如，可寻求来源的最大电流)。在此简并情况中，不论个别存储器单元的存储值是多少，此最大电流约等于由先前所论述的ABL技术用于任何读取操作的电流。

然而，在其中存储器阵列300的存储器单元已存储“0”值及“1”值的混合值的情况中，总电流(I_{DD_TOTAL})可远小于单独地流动通过存储器单元串401、405中的每一者的电流的累积值。例如，如果被读取的存储在所述单元内的值致使流动通过第一存储器单元串401的电流比流动通过第三存储器单元串405的电流更多，使得：

I_{CELL_TOTAL_UPPER}＞I_{CELL_TOTAL_LOWER}；那么

I_{DD_TOTAL}＝I_{CELL_TOTAL_UPPER}。

在此情况中，总电流I_{DD_TOTAL}仅基于在第一存储器单元串401中的电流I_{CELL_TOTAL_UPPER}。

然而，在另一情况中，其中被读取的值致使流动通过第一存储器单元串401的电流比流动通过第三存储器单元串405的电流更少：

I_{CELL_TOTAL_UPPER}＜I_{CELL_TOTAL_LOWER}；且

I_{DD_TOTAL}＝I_{CELL_TOTAL_LOWER}。

因此，总电流I_{DD_TOTAL}仅基于在第三存储器单元串405中的电流I_{CELL_TOTAL_LOWER}。

然而，为了读取通常为随机值的存储数据，流动通过存储器单元串401、405中的每一者的总电流可近似相等。即：

I_{CELL_TOTAL_UPPER}～I_{CELL_TOTAL_LOWER}。

因此，在其中流动通过存储器单元串401、405中的每一者的总电流近似相等的随机数据的情况中，总电流I_{DD_TOTAL}约为其中存储数据都为值“1”(如上文所论述)的最大总电流的一半。

在特定实例中，为了进一步协助理解利用所揭示标的物可能实现的能量节约，假设第一存储器单元串401中75％的存储器单元311具有存储值“1”。此外，假设第三存储器单元串405中仅25％的存储器单元323具有存储值“1”。因此，第一存储器单元串401具有是第三存储器单元串405的三倍的具有值“1”的存储器单元。如果750μA流动通过第一存储器单元串401，那么所述值的约三分之一(基于存储在第一存储器串对第三存储器串中的“1”值的比率)或250μA流动通过第三存储器单元串405。剩余的500μA(例如，串401、405之间的电流差)流动到共同节点319中(图3)。在此实例中，因为I_{CELL_TOTAL_UPPER}大于I_{CELL_TOTAL_LOWER}；所以I_{DD_TOTAL}等于I_{CELL_TOTAL_UPPER}。因此，I_{DD_TOTAL}等于750μA。

如上文所论述，ABL技术寻求每一次读取操作的电流总量的来源。使用来自上文所描述的情况的实例，不论存储在存储器单元中的数据值是多少，ABL技术将寻求流动通过两个串的(750μA+250μA)或总计1mA的总电流的来源。因此，在此实例中，ABL技术比所揭示标的物多消耗25％的能量。在其它情况中，可实现相似的节能。

图5A及图5B展示可与图3的存储器阵列300一起使用的示范性电流源及感测放大器布置。上电路500可用于寻求到上串310中的一者(例如，存储器单元串401或403中的一者)的存储器单元311的电流的来源及感测存储在所述存储器单元中的信息的值。下电路550可用于寻求到下串320中的一者(例如，存储器单元串405或407中的一者)的存储器单元323的电流的来源及感测存储在所述存储器单元中的信息的值。

如图所展示，上电路500包含耦合到例如左侧数据线303的数据启用元件501、电力启用元件503、感测放大器505、数据锁存器507及输入/输出(I/O)启用元件509。数据启用元件501箝制其上将被执行操作的数据线(例如，位线)。电力启用元件503可使用由负偏置电压V_{REF_P}激活(例如，导通)的装置，所述负偏置电压施加于所述装置的栅极。在特定实例中，电力启用元件503包括P型金属氧化物半导体(PMOS)晶体管。

SENSE_EN信号激活感测放大器505用于读取操作。接着，将感测值暂时性存储在数据锁存器507中。如图所展示，数据锁存器507可包括一对交叉耦合的反相器且可用于暂时存储写入数据及读取数据，直到写入数据通过I/O启用元件509从I/O缓冲器(图中未展示)写入或读取数据通过所述I/O启用元件读出到所述I/O缓冲器。在一些实施例中，可采用其它类型的数据锁存器。

在某些方面中，下电路550与上文所描述的上电路500相似，且包含耦合到例如左侧数据线327的数据启用元件551、电力启用元件553、感测放大器555、数据锁存器557及I/O启用元件559。除电路500中的电力启用元件503及电路550中的电力启用元件553外，下电路550中所述元件中的每一者可与上电路500相似或相同。

电力启用元件553可使用由正偏置电压V_{REF_N}激活(例如，导通)的装置，所述正偏置电压V_{REF_N}施加于所述装置的栅极。因此，可认为电力启用元件553的操作与电力启用元件503的操作互补(例如，由相反极性的偏置电压激活)。在特定实例中，电力启用元件553包括N型金属氧化物半导体(NMOS)晶体管。可实现额外实施例。

例如，图6为呈具有存储器装置609的系统600的形式的装置的框图，所述存储器装置609可包含本文中所描述的各个实施例中的一或多者。系统600展示为包含控制器603、输入/输出(I/O)装置611(例如，小键盘、触摸屏或显示器)、存储器装置609、无线接口607、静态随机存取存储器(SRAM)装置601及移位寄存器615，每一装置经由总线613耦合到彼此。在一个实施例中，电池605可将电力供应到系统600。存储器装置609可包含NAND存储器、闪存存储器、NOR存储器、这些装置的组合等。

控制器603可包含例如一或多个微处理器、数字信号处理器、微控制器等。存储器装置609可用于存储发送到系统600或由系统600发送的信息。存储器装置609还可视情况用于存储呈由控制器603在系统600的操作期间执行的指令的形式的信息，且可用于存储呈由系统600生成、收集或接收的用户数据(例如图像数据)的形式的信息。所述指令可存储为数字信息及用户数据(如本文所揭示)，可存储在存储器的一个区段中作为数字信息且存储在另一区段中作为模拟信息。作为另一实例，每次可标记给定区段以存储数字信息，且接着所述给定区段稍后可经再分配及重新配置以存储模拟信息。控制器603可包含本文中所描述的新颖装置及结构中的一或多者。

I/O装置611可用于生成信息。系统600可使用无线接口607以利用射频(RF)信号将信息发送到无线通信网络及从无线通信网络接收信息。无线接口607的实例可包含天线或无线收发器，例如偶极天线。然而，本发明的标的物的范围不限于此方面。此外，I/O装置611可传递将所存储的内容反映为或者数字输出(如果存储数字信息)或者模拟输出(如果存储模拟信息)的信号。虽然上文提供无线应用中的实例，但本文所揭示的本发明标的物的实施例还可用于非无线应用。I/O装置611可包含本文中所描述的新颖装置及结构中的一或多者。

对过程及装置的各种说明意在提供对各个实施例的结构的一般理解且非意在提供对可利用本文中所描述的结构、特征及材料的装置及方法的所有元件及特征的完全描述。基于对本文中所提供的所揭示标的物的阅读及理解，所属领域的一般技术人员可容易设想各个实施例的其它组合及排列。所述额外组合及排列都落于本发明的范围内。

提供遵循37C.F.R.§1.72(b)的说明书摘要以要求摘要允许读者快速确定技术发明的性质。应了解，所提交的摘要不会用于解释或限制权利要求书。此外，在前述具体实施方式中，可以看到，出于简化本发明的目的，将各种特征一起聚集在单个实施例中。此发明方法不应被解释为限制权利要求书。因此，以下权利要求书借此并入具体实施方式中，其中每一权利要求本身独立作为单独的实施例。

Claims

1.一种装置，其包括：

第一串存储器单元；以及

第二串存储器单元，所述第二串存储器单元经配置以在读取操作期间接收在所述第一串存储器单元中流动的电流的至少一部分。

2.根据权利要求1所述的装置，其进一步包括耦合在所述第一串与所述第二串之间的共同节点。

3.根据权利要求2所述的装置，其中所述共同节点包括共同源极。

4.根据权利要求2所述的装置，其中所述装置经配置以在读取操作期间通过所述共同节点将所述第二串电耦合到所述第一串。

5.根据权利要求2所述的装置，其进一步包括：

第一选择晶体管，其耦合到所述第一串；以及

第二选择晶体管，其耦合到所述第二串。

6.根据权利要求5所述的装置，其进一步包括：

第三选择晶体管，其耦合在所述第一串与所述共同节点之间；以及

第四选择晶体管，其耦合在所述第二串与所述共同节点之间。

7.根据权利要求5所述的装置，其进一步包括：

第一电流源；

第一数据线，其耦合到所述第一选择晶体管及所述第一电流源，其中所述第一选择晶体管经配置以将由所述第一电流源提供的电流选择性耦合到所述第一串存储器单元；

第二电流源；以及

第二数据线，其耦合到所述第二选择晶体管及所述第二电流源，其中所述第二选择晶体管经配置以将由所述第二电流源提供的电流选择性耦合到所述第二串存储器单元。

8.根据权利要求7所述的装置，其中所述第一电流源包括耦合到所述第一数据线的第一电力启用元件，且其中所述第二电流源包括耦合到所述第二数据线的第二电力启用元件。

9.根据权利要求8所述的装置，其中所述第一电力启用元件及所述第二电力启用元件经配置以通过相反极性的偏置电压激活。

10.根据权利要求7所述的装置，其进一步包括第一数据启用元件及第二数据启用元件，其中第一电力元件通过所述第一数据启用元件耦合到所述第一数据线，且其中第二电力元件通过所述第二数据启用元件耦合到所述第二数据线。

11.根据权利要求7所述的装置，其进一步包括：

第一感测电路，其耦合到所述第一数据线；以及

第二感测电路，其耦合到所述第二数据线。

12.根据权利要求11所述的装置，其进一步包括第一数据启用元件及第二数据启用元件，其中所述第一感测电路通过所述第一数据启用元件耦合到所述第一数据线，且其中所述第二感测电路通过所述第二数据启用元件耦合到所述第二数据线。

13.根据权利要求1所述的装置，其中所述第一串存储器单元及所述第二串存储器单元各自经配置以接收单独的电流。

14.根据权利要求1所述的装置，其中所述第一串的所述存储器单元中的每一者在第一数目的层级中的相应一者上，且其中所述第二串的所述存储器单元中的每一者在第二数目的层级中的相应一者上。

15.根据权利要求14所述的装置，其进一步包括：

第三串存储器单元；以及

第四串存储器单元，共同节点耦合在所述第三串存储器单元与所述第四串存储器单元之间，所述第四串存储器单元经配置以在读取操作期间接收在所述第三串存储器单元中流动的电流的至少一部分。

16.根据权利要求15所述的装置，其中所述装置经配置以在所述第一串及所述第二串的同时读取操作期间使所述第一串及所述第二串串联耦合到彼此，且其中所述装置经配置以在所述第三串及所述第四串的同时读取操作期间使所述第三串及所述第四串串联耦合到彼此。

17.根据权利要求15所述的装置，其中所述第一串及所述第三串相邻于彼此，且所述第二串及所述第四串相邻于彼此。

18.根据权利要求17所述的装置，其中所述第三串的所述存储器单元中的每一者在所述第一数目的层级中的相应一者上，且其中所述第四串的所述存储器单元中的每一者在所述第二数目的层级中的相应一者上。

19.根据权利要求15所述的装置，其进一步包括：

第一选择晶体管，其耦合到所述第一串；

第二选择晶体管，其耦合到所述第二串；

第三选择晶体管，其耦合到所述第三串；

第四选择晶体管，其耦合到所述第四串；

第一电流源；

第二电流源；

第三电流源；

第四电流源；

第二数据线，其耦合到所述第二选择晶体管及所述第二电流源，其中所述第二选择晶体管经配置以将由所述第二电流源提供的电流选择性耦合到所述第二串存储器单元；

第三数据线，其耦合到所述第三选择晶体管及所述第三电流源，其中所述第三选择晶体管经配置以将由所述第三电流源提供的电流选择性耦合到所述第三串存储器单元；以及

第四数据线，其耦合到所述第四选择晶体管及所述第四电流源，其中所述第四选择晶体管经配置以将由所述第四电流源提供的电流选择性耦合到所述第四串存储器单元。

20.根据权利要求14所述的装置，其进一步包括：

第三串存储器单元；以及

第四串存储器单元，其中所述第三串的所述存储器单元中的每一者在第三数目的层级中的相应一者上，且其中所述第四串的所述存储器单元中的每一者在第四数目的层级中的相应一者上。

21.根据权利要求1所述的装置，其中在一串内所述存储器单元中的每一者位于所述装置的不同层级中。

22.一种装置，其包括：

一定数目的第一串存储器单元，其各自具有第一端及第二端；

一定数目的第二串存储器单元，其各自具有第一端及第二端，所述第二串的所述第二端在共同源极处耦合到所述第一串的所述第二端；以及

单独的数据线，其耦合到所述数目的第一串及所述数目的第二串中的每一者，所述单独的数据线中的每一者耦合到单独的感测电路。

23.根据权利要求22所述的装置，其进一步包括耦合到所述串存储器单元中的每一者的每一端的单独的选择晶体管。

24.一种装置，其包括：

上串存储器单元，其在第一数目的层级中且包含经布置实质上平行于且相邻于彼此的至少第一存储器串及第二存储器串；

下串存储器单元，其在位于所述第一数目的层级下方的第二数目的层级中且包含经布置实质上平行于且相邻于彼此的至少第三存储器串及第四存储器串，所述上串及所述下串可通过共同节点耦合到彼此；以及

单独的感测电路，其耦合到所述存储器串中的每一者。

25.根据权利要求24所述的装置，其进一步包括耦合到所述存储器串中的每一者的单独的电流源。

26.根据权利要求24所述的装置，其中所述上串及所述下串经配置以通过耦合到所述存储器串的选择晶体管耦合到所述共同节点。

27.根据权利要求26所述的装置，其中所述选择晶体管经配置以将所述第一存储器串耦合到所述第三存储器串且单独地将所述第二存储器串耦合到所述第四存储器串。

28.一种装置，其包括：

上串，其包含：

第一串存储器单元及第二串存储器单元，其经布置实质上平行于且相邻于彼此；以及

第一感测电路，其经配置以耦合到所述第一串存储器单元，及第二感测电路，其经配置以耦合到所述第二串存储器单元；以及下串，其包含：

第三串存储器单元及第四串存储器单元，其经布置实质上平行于且相邻于彼此；以及

第三感测电路，其经配置以耦合到所述第三串存储器单元，及第四感测电路，其经配置以耦合到所述第四串存储器单元，所述第一串存储器单元及所述第三串存储器单元经配置以在读取操作期间串联耦合且所述第二串存储器单元及所述第四串存储器单元经配置以在读取操作期间串联耦合。

29.根据权利要求28所述的装置，其中：

所述第一串存储器单元及所述第二串存储器单元经配置以通过由具有第一极性的偏置电压激活的电力启用元件耦合到第一供应节点；且

所述第三串存储器单元及所述第四串存储器单元经配置以通过由具有第二极性的偏置电压激活的电力启用元件耦合到第二供应节点，所述第二极性与所述第一极性相反。

30.根据权利要求28所述的装置，其进一步包括用于单独地使所述第一串存储器单元及所述第三串存储器单元串联耦合且使所述第二串存储器单元及所述第四串存储器单元串联耦合的选择晶体管。

31.根据权利要求30所述的装置，其中在读取操作期间，所述装置经配置以执行包含以下各项的操作：

激活所述选择晶体管以使所述第一串存储器单元及所述第三串存储器单元串联耦合；

将所述第一感测电路及所述第三感测电路分别地耦合到所述第一串存储器单元及所述第三串存储器单元；以及

提供通过所述第一串存储器单元及通过所述第三串存储器单元的读取电流。

32.一种装置，其包括：

共同节点；

第一串存储器单元及第二串存储器单元，其经布置实质上平行于且相邻于彼此；

第三串存储器单元及第四串存储器单元，其经布置实质上平行于且相邻于彼此；

第一感测放大器，其经配置以耦合到所述第一串存储器单元，及第二感测放大器，其经配置以耦合到所述第二串存储器单元；

第三感测放大器，其经配置以耦合到所述第三串存储器单元，及第四感测放大器，其经配置以耦合到所述第四串存储器单元；

第一选择晶体管，其将所述第一串存储器单元及所述第二串存储器单元耦合到所述共同节点；

第二选择晶体管，其将所述第三串存储器单元及所述第四串存储器单元耦合到所述共同节点；以及

单独的电流源，其耦合到所述存储器串中的每一者。

33.根据权利要求32所述的装置，其中：

所述第一串存储器单元及所述第二串存储器单元经配置以同时被读取；且

所述第三串存储器单元及所述第四串存储器单元经配置以同时被读取。