JP5925644B2 - 半導体記憶装置 - Google Patents

Description

実施形態は、メモリセルとしてＲｅ−ＲＡＭを用いた半導体記憶装置に関する。

ΔΣ変調を用いたセンスアンプでは、データの読み出し時にビット線の電流を量子化し、この量子化した値をカウントし、このカウント値に基づいてメモリセルが保持するデータを認識している。このデータの読み出し時において、カウンタはデジタルカウンタを用いてデータを読み出す。

このため、センスアンプにおけるカウンタの回路面積が膨大な領域を占めている。メモリセルが多値のデータを保持するに伴い、デジタルカウンタの回路面積が膨大となる。

米国特許第７３７２７１７号明細書 米国特許第７４９５９６４号明細書 米国特許第７５７７０４４号明細書

"Double and triple charge pump for power IC: Ideal dynamical models to an optimized design" IEEE TRANSACTIONS ON CIRCUITS AND SYSTEM I: FUNDAMENTAL THEORY AND APPLICATION, VOL 40, NO.2 February 1993

本実施形態は、信頼性を向上することが出来る半導体記憶装置を提供する。

実施形態に係る半導体記憶装置によれば、２値以上のデータを保持可能な第１メモリセルと、前記第１メモリセルを選択可能とし、この第１メモリセルが設けられる位置に交差して形成される第１ビット線及び第１ワード線と、前記第１メモリセルが保持する前記データに応じて前記第１ビット線に流れる第１電流を検知する第１センスアンプと、を具備し前記第１センスアンプは、前記データの読み出し時において、降下する前記第１ビット線に流れる前記第１電流を補うべく前記第１ビット線に第２電流を供給する第１供給部と、前記第１ビット線の電位に応じた電荷量を蓄積する第１蓄積部と、前記第１蓄積部の電荷量に応じた電位を検出する検出器と、前記検出器からの出力をカウントするカウンタと、を含み、前記カウンタは、前記第１ビット線に供給される前記第２電流に応じて、第１ノードを充電する第２供給部と、前記第１ノードの電圧に応じた電荷を蓄積する第２蓄積部と、前記第２蓄積部の前記電荷量を検知し、前記電荷量に応じて前記第１メモリセルが保持する前記データを検知する検知部とを具備し、前記検知部は、インバータを備え、前記第２蓄積部の前記電荷量が前記インバータの閾値を超えたか否かによって前記データを検知する。

第１の実施形態に係る半導体記憶装置の全体構成図。 第１の実施形態に係るメモリセルアレイの一例を示す構成図。 第１の実施形態に係るメモリセルアレイの斜視図。 第１の実施形態に係るメモリセルの閾値分布を示した概念図。 第１の実施形態に係るメモリセルに流れる電流を示した概念図。 第１の実施形態に係るメモリセルアレイの一例を示す回路図。 第１の実施形態に係るセンスアンプの一例を示す構成図。 第１の実施形態に係るカウンタの一例を示す構成図。 第１の実施形態に係る半導体記憶装置の読み出し動作を示したフローチャート。 第１の実施形態に係る半導体記憶装置の読み出し動作のシミュレーション結果を示す図。 第２の実施形態に係るセンスアンプの一例を示す構成図。 第２の実施形態に係る半導体記憶装置の読み出し動作のシミュレーション結果を示す図。 図１３は、第３の実施形態に係るセンスアンプの一例を示す構成図。 図１４は、第４の実施形態に係るセンスアンプの一例を示す構成図。 図１５Ａは第４の実施形態に係る半導体記憶装置の読み出し動作のシミュレーション結果を示す図であって、データをセンスした際のシミュレーション結果である。 図１５Ｂは第４の実施形態に係る半導体記憶装置の読み出し動作のシミュレーション結果を示す図であって、図１５Ａのうち、信号Ｒｅａｄ_０に着目した図である。 図１５Ｃは第４の実施形態に係る半導体記憶装置の読み出し動作のシミュレーション結果を示す図であって、図１５Ａのうち、信号Ｒｅａｄ_１に着目した図である。 図１５Ｄは第４の実施形態に係る半導体記憶装置の読み出し動作のシミュレーション結果を示す図であって、図１５Ａのうち、信号Ｒｅａｄ_２に着目した図である。 図１５Ｅは第４の実施形態に係る半導体記憶装置の読み出し動作のシミュレーション結果を示す図であって、図１５Ａのうち、信号Ｒｅａｄ_３に着目した図である。 図１６は、第５の実施形態に係るＮＡＮＤ型フラッシュメモリの全体構成図。 図１７は、第５の実施形態に係るメモリセルの閾値分布を示す概念図。 図１８Ａは第５の実施形態に係るメモリセルに流れる電流を示す概念図であり、２値データ（閾値電圧）に起因したメモリセルトランジスタＭＴの電流−電圧特性を示した概念図である。 図１８Ｂは第５の実施形態に係るメモリセルに流れる電流を示す概念図であり、４値データ（閾値電圧）に起因したメモリセルトランジスタＭＴの電流−電圧特性を示した概念図である。

以下、本実施形態につき図面を参照して説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。ただし、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なることに留意すべきである。従って、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。又、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることは勿論である。

[第１の実施形態]
本実施形態に係る半導体記憶装置は、データの読み出し時において、ビット線の電流をΔΣ変調する機能を有し、ΔΣ変調された信号をカウントするアナログカウンタが設けられたセンスアンプを備えたものである。

図１を用いて本実施形態に係る半導体記憶装置の全体構成例について説明する。本実施形態は、メモリセルＭＣとして抵抗変化型メモリ（Resistance Random Access Memory：ＲｅＲＡＭ）を用いた場合について説明する。
１．全体構成例について
図１は、本実施形態に係るメモリセルＭＣとしてＲｅＲＡＭを用いた半導体記憶装置のブロック図である。図１に示すように、本実施形態に係る半導体記憶装置は、メモリセルアレイ１０、ロウデコーダ１１、センスアンプ１２、電圧発生回路１３、制御部１４、及びデータバッファ１５を備える。

メモリセルアレイ１０は、第１方向に沿って設けられた複数のビット線ＢＬと、第１方向に直交する第２方向に沿って設けられた複数のワード線ＷＬと、ビット線ＢＬとワード線ＷＬとの交点に設けられた複数のメモリセルＭＣを備えている。複数のメモリセルＭＣの集合体によって、マット（ＭＡＴ）１６と呼ばれる単位が構成される。

メモリセルＭＣの各々は、整流素子（ダイオード）ＤＤと可変抵抗素子ＶＲとを含んでいる。ダイオードＤＤのカソードはワード線ＷＬに接続され、ダイオードＤＤのアノードは可変抵抗素子ＶＲを介してビット線ＢＬに接続されている。また、ダイオードＤＤの亜ノードがビット線ＢＬに接続され、ダイオードＤＤのカソードが可変抵抗素子ＶＲを介してビット線ＢＬに接続されていてもよい。可変抵抗素子ＶＲは例えば、ダイオードＤＤ上に記録層、及び保護層が順次積層された構造を備えている。

メモリセルアレイ１０において同一行に配置された複数のメモリセルＭＣは同一のワード線ＷＬに接続され、同一列にある複数のメモリセルＭＣは同一のビット線ＢＬに接続されている。またワード線ＷＬ、ビット線ＢＬ、及びメモリセルＭＣは、第１、第２方向の両方に直交する第３方向（半導体基板表面に対する垂線方向）に沿って複数設けられる。つまりメモリセルアレイ１０は、メモリセルＭＣが３次元的に積層された構造を有している。この３次元構造におけるメモリセルの各層を、以下ではメモリセルレイヤーと呼ぶことがある。

１−１．メモリセルアレイ１０の構成例の詳細について
次に、図２を用いて上記説明したメモリセルアレイ１０の詳細な構成例について説明する。図２はメモリセルアレイ１０のブロック図であり、１つのメモリセルレイヤーのみを示している。

図示するように、本実施形態に係るメモリセルアレイ１０はマトリクス状に配置された（ｍ＋１）×（ｎ＋１）個のマット１６を備える。ｍ、ｎはそれぞれ１以上の自然数である。前述したようにマット１６の各々には複数のメモリセルＭＣが含まれ、これらはマトリクス状に配置されている。例えば１つのマット１６には、例えば１６本のワード線ＷＬと１６本のビット線ＢＬが含まれる。すなわち、１つのマット１６内には、（１６×１６）個のメモリセルＭＣが含まれる。また、メモリセルアレイ１０内には、１６×（ｍ＋１）本のビット線ＢＬが含まれ、１６×（ｎ＋１）個のワード線ＷＬが含まれる。同一行にある複数のマット１６（すなわちワード線ＷＬを共通にするマット１６）が、ブロックＢＬＫを構成する。このため、メモリセルアレイ１０は、ブロックＢＬＫ０〜ＢＬＫｎにより構成されている。以下、ブロックＢＬＫ０〜ＢＬＫｎを区別しない場合には、単にブロックＢＬＫと呼ぶ。

また本実施形態は、１つのメモリセルレイヤーが複数のマット１６を備えている場合について説明するが、マット１６の数は１つでも良い。また、１つのマット１６内に含まれるメモリセルＭＣの数は、（１６×１６）個に限定されるものでもない。更に、ロウデコーダ１１及びセンスアンプ１２はマット１６毎に設けられても良いし、複数のマット１６間で共通に用いられても良い。以下では後者の場合を例に説明する。

１−２．メモリセルアレイ１０の斜視図について
図３は、メモリセルアレイ１０の一部領域の斜視図であり、上記構成のメモリセルアレイ１０が三次元的に構成された様子を示している。図示するように、本例に係るメモリセルアレイ１０は、半導体基板の基板面垂直方向（第３方向）に、複数積層（第１のメモリセルレイヤー、第２のメモリセルレイヤー、…）されている。図３の例では、ワード線ＷＬ／メモリセルＭＣ／ビット線ＢＬ／メモリセルＭＣ／ワード線ＷＬ／…の順に形成されているが、ワード線ＷＬ／メモリセルＭＣ／ビット線ＢＬの組が、層間絶縁膜を介在して積層されても良い。

１−３．メモリセルＭＣの電気特性について
次に、図４を用いて上記メモリセルＭＣの特性について説明する。メモリセルＭＣは、可変抵抗素子ＶＲの抵抗値に応じて、“０”または“１”の１ビットデータを保持する。可変抵抗素子ＶＲは、抵抗値が、例えば１ｋ〜１０ｋΩである低抵抗状態と、抵抗値が、例えば１００ｋ〜１ＭΩである高抵抗状態とを取りうる。

高抵抗状態が“０”データを保持した状態であり、低抵抗状態は、“１”データを保持した状態である。

また、これら状態のメモリセルＭＣに順方向バイアスを印加すると、“１”データを保持する低抵抗状態のメモリセルＭＣの方が、“０”データを保持する高抵抗状態のメモリセルＭＣよりも電流量が多い。

この様子について図５を用いて説明する。図５に低抵抗状態及び高抵抗状態のメモリセルＭＣに流れる電流の概念図を示す。図５に示すように、横軸に電流（Ｉｃｅｌｌ）を取り、縦軸にメモリセルＭＣの数を取る。図５に示すように、低抵抗状態のメモリセルＭＣには電流Ｉｃｅｌｌ_１が流れ（図中、Ａ線）、高抵抗状態のメモリセルには、電流Ｉｃｅｌｌ_０（＜電流Ｉｃｅｌｌ_１）が流れる（図中、Ｂ線）。以下、電流Ｉｃｅｌｌ_０及び電流Ｉｃｅｌｌ_１を区別しない場合には、単に電流Ｉｃｅｌｌと呼ぶ。

図５を用いて、上記メモリセルＭＣが上記いずれかの閾値分布を保持した際に、このメモリセルＭＣに流れる電流（Ｉｃｅｌｌ）について説明する。図５は、横軸に電流（Ｉｃｅｌｌ）をとり、縦軸にメモリセルトランジスタＭＴの数を示したグラフである。

図示するように高抵抗状態であるメモリセルＭＣには電流Ｉｃｅｌｌ_０が流れ、低抵抗状態にあるメモリセルＭＣには電流Ｉｃｅｌｌ_１が流れる。電流Ｉｃｅｌｌ_０及びＩｃｅｌｌ_１はそれぞれ、一定の幅を持って分布する。すなわち、これらの電流にはばらつきが存在する。これは、メモリセルＭＣの抵抗値のバラつき等を原因とするものである。

高抵抗状態のメモリセルＭＣに流れる最小の電流値をＩｃｅｌｌ_０_ｍｉｎとし、最大の電流値をＩｃｅｌｌ_０_ｍａｘ（＞Ｉｃｅｌｌ_０_ｍｉｎ）とする。また、低抵抗状態のメモリセルＭＣに流れる最小の電流値をＩｃｅｌｌ_１_ｍｉｎとし、最大の電流値をＩｃｅｌｌ_１_ｍａｘ（＞Ｉｃｅｌｌ_０_ｍｉｎ）とする。このようにメモリセルＭＣは、高抵抗状態又は低抵抗状態に応じてメモリセルＭＣに流れる電流値が変化し、Ｉｃｅｌｌ_１＞Ｉｃｅｌｌ_０なる関係がある。

ここでは、メモリセルＭＣが２値を保持する場合について説明したが、４値、８値などメモリセルＭＣの保持可能データはこれに限らない。つまり、例えば４値データを保持する場合には、メモリセルＭＣの抵抗値も４値とされることから、メモリセルＭＣの抵抗値に応じた４種類の電流が流れることになる（多値データについては、第３、第４の実施形態で説明する）。

これら高抵抗状態及び低抵抗状態は、データの書き込み時に可変抵抗素子ＶＲに印加する電圧のパルス幅、その電圧値、及び電圧の上昇速度（立ち上がり速度）などによって制御できる。具体的にはメモリセルＭＣを高抵抗状態に遷移させる場合よりも、可変抵抗素子ＶＲに印加する電圧のパルス幅を小さく、その電圧値を小さく、更には電圧の上昇速度を遅くする（立ち上がり角度を小さくする）ことでメモリセルＭＣは低抵抗状態に遷移する。また、メモリセルＭＣを高抵抗に遷移させるには、低抵抗状態に遷移させる場合の電圧のパルス幅、その電圧値、及び上昇速度よりも、それぞれの値のうちすくなくとも１つを大きくすればよい。なお、上記説明では、低抵抗状態が“１”データを保持した状態で、高抵抗状態が、“０”データを保持した状態としたが、この逆であっても良い。つまり、低抵抗状態が“０”データを保持した状態で、高抵抗状態が、“１”データを保持した状態であってもよい。

１−４．メモリセルＭＣの回路図について
図６は、上記メモリセルアレイ１０の回路図であり、特に１つのメモリセルレイヤーにおける、図２の領域Ａ１に相当する領域を示している。
図示するようにメモリセルアレイ１０中には、複数のマット１６間を通過するようにして、複数のビット線ＢＬとワード線ＷＬとが形成されている。

マット１６は、前述の通り１６本のビット線ＢＬと１６本のワード線ＢＬとを含む。また、上記したように、マット１６は（ｍ＋１）×（ｎ＋１）個だけある。つまり、あるブロックＢＬＫｉにはワード線ＷＬ（１６ｉ）〜ＷＬ（１６ｉ＋１５）が形成される。またあるブロックＢＬＫに含まれる複数のマット１６の各々には、ビット線ＢＬ（１６ｊ）〜ＢＬ（１６ｊ＋１５）が形成される。但しｉ＝０〜ｎ、ｊ＝０〜ｍである。

そして、ビット線ＢＬとワード線ＷＬとの交点には、それぞれメモリセルＭＣが形成されている。

また上記ワード線ＷＬはロウデコーダ１１に接続される。他方、ビット線ＢＬ０〜ＢＬｎは、センスアンプ１２に接続される。

１−５．周辺回路について
図１に戻って、ロウデコーダ１１について説明する。ロウデコーダ１１は、データの書き込み、読み出し、の際に、ホスト機器から供給されたロウアドレスＲＡをデコードする。ロウデコーダ１１は、ロウアドレスＲＡのデコード結果に応じていずれかのワード線ＷＬを選択する。ロウデコーダ１１は、その選択したワード線ＷＬ（以下、選択ワード線ＷＬ）及びその他のワード線ＷＬ（以下、非選択ワード線ＷＬ）に対して、適切な電圧（後述する、電圧Ｖ_{ＷＬ_Ｈ}、電圧Ｖ_{ＷＬ_Ｌ}）を供給する。なお、電圧Ｖ_{ＷＬ_Ｈ}＞電圧Ｖ_{ＷＬ_Ｌ}の関係が成り立つ。

カラムデコーダ１６は、ホスト機器から供給されたカラムアドレスＣＡに応じて、ビット線ＢＬを選択する。

センスアンプ１２は、（ｍ＋１）×（ｎ＋１）個のマット１６に対応して設けられ、その数は、１つのマット１６内を貫通するビット線ＢＬ分だけ設けられる。また各センスアンプ１２は、各々のマット１６内を貫通するビット線ＢＬに電気的に接続されている。センスアンプ１２は、データの読み出し時、カラムデコーダ１６のデコード結果に基づいてビット線ＢＬを選択し、電圧発生回路１３が生成する適切な電圧（後述する、電圧Ｖ_{ＢＬ_Ｈ}及び電圧Ｖ_{ＢＬ_Ｌ}）をビット線に転送する。この場合、センスアンプ１２は、カラムデコーダ１６のデコード結果に基づいて１本ずつデータを読み出してもよいし、１つのマット１６内に設けられた全ビット線ＢＬを選択してもよい（以下、読み出し対象のビット線ＢＬを選択ビット線ＢＬ、その他ビット線ＢＬを非選択ビット線ＢＬ）。具体的には、全センスアンプ１２によって、選択された１つのマット１６内を貫通する全ビット線ＢＬからデータを読み出す。すなわち、データの読み出しの際、複数設けられた内の１つのマット１６が選択単位とされる。換言すれば、本実施形態では、複数のマット１６を選択する事はなく、上述したように、選択された１つのマット１６から複数のセンスアンプ１２によってデータが読み出される。

更に、例えば１つのマット内に隣接するビット線ＢＬの組を複数同時にセンスする場合でも良い。データの読み出し時、センスアンプ１２は、選択ビット線ＢＬに流れる電流をセンスする。

本実施形態では、データの読み出し時にのみ着目して説明する。ここで、データの読み出し時にビット線ＢＬに流す電圧（電流）は、可変抵抗ＶＲの抵抗値が変化しないような大きさとする。なお、センスアンプ１２の詳細な構成については後述する。

またなお、上記センスアンプ１２、ロウデコーダ１１、データバッファ１５、及びカラムデコーダ１６は、メモリセルレイヤー毎、マット１６毎に設けられていても良いし、またはメモリセルレイヤー間で共通に用いられてもよい。更に、これらセンスアンプ１２、ロウデコーダ１１、データバッファ１５、及びカラムデコーダ１６を、メモリセルレイヤー間で共通に用いる場合には、メモリセルＭＣのアドレスの割付を変更・修正すればよい。これにより、複数のメモリセルレイヤーが積層されていた場合であっても、センスアンプ１２、ロウデコーダ１１、及びデータバッファ１５などの周辺回路規模を抑制することが出来る。

電圧発生回路１３は、制御部１４による制御に従って、読み出し電圧の他、例えば、書き込み電圧、ベリファイ電圧、などを生成する。電圧発生回路１３は、例えば読み出し電圧をセンスアンプ１２及びロウデコータ１１に供給する。具体的には、電圧発生回路１３は電圧Ｖ_{ＷＬ_Ｈ}、電圧Ｖ_{ＷＬ_Ｌ}、電圧Ｖ_{ＢＬ_Ｈ}、及び電圧Ｖ_{ＢＬ_Ｌ}生成し、データの読み出し時において、これら電圧を選択ワード線ＷＬ、及び非選択ワード線ＷＬ、並びに選択ビット線、及び非選択ビット線ＢＬに転送する。

ここで電圧Ｖ_{ＢＬ_Ｈ}＞電圧Ｖ_{ＢＬ_Ｌ}の関係が成り立ち、Ｖ_{ＢＬ_Ｈ}は電圧Ｖ_{ＷＬ_Ｌ}よりも大きな値とされ、電圧Ｖ_{ＢＬ_Ｌ}は電圧Ｖ_{ＷＬ_Ｈ}よりも小さな値とされる。

つまり、ダイオードＤＤに逆方向バイアスが掛ける場合、ワード線ＷＬに電圧Ｖ_{ＷＬ_Ｈ}をビット線ＢＬに電圧Ｖ_{ＢＬ_Ｌ}を転送する。また、ダイオードＤＤに順方向バイアスが掛ける場合、ワード線ＷＬに電圧Ｖ_{ＷＬ_Ｌ}を、ビット線ＢＬに電圧Ｖ_{ＢＬ_Ｈ}を転送する。

なお、電圧Ｖ_{ＢＬ_Ｈ}＞電圧_{ＷＬ_Ｈ}の関係が成り立つのであれば、ダイオードＤＤに順方向バイアスが掛ける場合、ビット線ＢＬに電圧Ｖ_{ＢＬ_Ｈ}を転送し、ワード線ＷＬに電圧Ｖ_{ＷＬ_Ｈ}をしてもよい。同様に、電圧Ｖ_{ＢＬ_Ｌ}＜電圧_{ＷＬ_Ｌ}の関係が成り立つのであれば、ダイオードＤＤに逆方向バイアスが掛ける場合、ビット線ＢＬに電圧Ｖ_{ＢＬ_Ｌ}を転送し、ワード線ＷＬに電圧Ｖ_{ＷＬ_Ｌ}をしてもよい。

１−５−１．センスアンプ１２の詳細な構成例について
次に図７を用いて、本実施形態に係るセンスアンプ１２の構成例について説明する。本実施形態では、ΔΣ変調を用いたセンスアンプ１２を用いる。すなわち、センスアンプ１２は、ｎチャネル型ＭＯＳトランジスタ１２−１〜１２−３、インバータ１２−４〜１２−６、ｐチャネル型ＭＯＳトランジスタ１２−７、カウンタ１２−８、キャパシタ素子１２−９、及び定電流源１２−１０を備える。定電流源１２−１０は、ｐチャネル型ＭＯＳトランジスタ１２−１０−１及び電流源１２−１０−２を備える。

ＭＯＳトランジスタ１２−１の電流経路の一端（ドレイン端）には、例えば電圧ＶＤＤが供給され、ゲートは、このＭＯＳトランジスタ１２−１とカレントミラーを構成するｐチャネル型ＭＯＳトランジスタ１２−１０−１のゲートが共通接続される。すなわち、このＭＯＳトランジスタ１２−１は定電流源１２−１０と同じ電流（ドレイン電流）を流す。

ＭＯＳトランジスタ１２−２の電流経路の一端（ドレイン端）は、ＭＯＳトランジスタ１２−１の電流経路の他端（ソース端）と共通接続され、他端はノードＮ１に接続され、ゲートには信号Ｆｅｅｄｂａｃｋが供給される。信号Ｆｅｅｄｂａｃｋが“Ｈ”レベルとされ、ＭＯＳトランジスタ１２−２がオン状態とされると、このＭＯＳトランジスタ１２−２はドレイン電流として電流ＩｂｌをノードＮ１に供給する。このノードＮ１はビット線ＢＬを介してメモリセルＭＣに接続される。

キャパシタ素子１２−９の一方の電極はノードＮ１に接続され、他方の電極は接地電位とされる。このキャパシタ素子１２−９はビット線ＢＬの電位に相当する電荷を蓄積する。すなわち、積分器として機能する。キャパシタ素子１２−９の容量をＣｃｔとする。

インバータ１２−４の入力端には、ノードＮ１の電位が入力され、出力端は、ＭＯＳトランジスタ１２−３の電流経路の一端（ドレイン端）に接続される。また、ＭＯＳトランジスタ１２−４の電流経路の他端（ソース端）は、インバータ１２−５の入力端に接続され、ゲートにはこのＭＯＳトランジスタ１２−３をオン・オフ制御する信号ＣＬＫが供給される。すなわち、ＭＯＳトランジスタ１２−３はインバータ１２−４の出力端とインバータ１２−５の入力端とを接続するスイッチ素子として機能する。

インバータ１２−５の出力端には、ＭＯＳトランジスタ１２−７の電流経路の一端（ドレイン端）が接続される。また、ＭＯＳトランジスタ１２−７の電流経路の他端（ソース端）には、インバータ１２−６の入力端が接続され、ゲートにはこのＭＯＳトランジスタ１２−７をオン・オフ制御する信号／ＣＬＫが供給される。すなわち、ＭＯＳトランジスタ１２−７はインバータ１２−５の出力端とインバータ１２−６の入力端とを接続するスイッチ素子として機能する。

インバータ１２−６の出力端は、ノードＮ２に接続される。このノードＮ２における電位は、ＭＯＳトランジスタ１２−２のゲート及びカウンタ１２−８にそれぞれ供給される。

カウンタ１２−８は、ノードＮ２から出力される信号Ｆｅｅｄｂａｃｋが“Ｈ”レベルとされた回数をカウントし、このカウント値に応じた演算結果を読み出しデータとしてデータバッファ１５に出力する。

２．センスアンプ１２の動作について
次に、上記構成におけるセンスアンプ１２の読み出し動作について説明する。センスアンプ１２は、ビット線ＢＬに流れる電流Ｉｃｅｌｌをセンスして、読み出し対象とするメモリセルＭＣが保持するデータを読み出す。ここでは、読み出し対象とするメモリセルＭＣのうちの１つに接続されたビット線ＢＬ及びワード線ＷＬに着目して説明する。

まず、データのセンス時において、読み出し対象とするメモリセルＭＣに順方向バイアスが掛かるよう、接続された選択ワード線ＷＬに電圧Ｖ_{ＷＬ_Ｌ}を転送し、選択ビット線ＢＬに電圧Ｖ_{ＢＬ_Ｈ}（＞電圧Ｖ_{ＷＬ_Ｌ}）を転送する。

２−１．メモリセルＭＣが“１”データを保持する場合
可変抵抗素子ＶＲの抵抗値が小さいと（図４における低抵抗状態、メモリセルＭＣは“１”データを保持）、メモリセルＭＣには電流Ｉｃｅｌｌ_１（図５参照）が流れる。従って、ノードＮ１の電位は低下する。この結果、ノードＮ１の電位がインバータ１２−４の閾値電圧よりも小さくなると、インバータ１２−４は“Ｈ”レベルを出力する。なおこの際、ＭＯＳトランジスタ１２−３はオフ状態とされる。

次いで、信号ＣＬＫがオン状態とされると、インバータ１２−４が出力した電位（“Ｈ”レベル）が、インバータ１２−５に転送される。この結果、インバータ１２−５は、“Ｌ”レベルを出力する。なおこの際、ＭＯＳトランジスタ１２−７はオフ状態とされる。

次いで、信号／ＣＬＫがオン状態とされると、このＭＯＳトランジスタ１２−７によりインバータ１２−５の出力電位（“Ｌ”レベル）が、インバータ１２−６の入力端に転送される。この結果、インバータ１２−６は“Ｈ”レベルをノードＮ２に出力する。

このノードＮ２の電位（“Ｈ”レベル）が信号ＦｅｅｄｂａｃｋとしてＭＯＳトランジスタ１２−２のゲートに転送される。この結果、このＭＯＳトランジスタ１２−２がオン状態とされる。すなわち、ＭＯＳトランジスタ１２−２が定電流源１２−１から転送された電流ＩｂｌをノードＮ１に転送する。

上述したように、ビット線ＢＬからは電流Ｉｃｅｌｌ_１がワード線ＷＬに流れ、ビット線ＢＬの電位が低下する。このノードＮ１（ビット線ＢＬ）の電位を上昇させようと定電流源１２−１から供給される電流Ｉｂｌが流れる。ここでノードＮ１に流れ込む電流を電流Ｉｂｌ_１とし、Ｉｃｅｌｌ＜Ｉｂｌであれば、ビット線ＢＬの電位は上昇を始め、その後、当初電位にまで達する。

この結果、ビット線ＢＬの電位（ノードＮ１）がインバータ１２−４の閾値電圧を超えると、インバータ１２−４は“Ｌ”レベルを出力する。従って、信号ＣＬＫ、／ＣＬＫに応じてノードＮ２の電位は“Ｌ”レベルとされ、ＭＯＳトランジスタ１２−２がオフ状態とされる。すなわち、ビット線ＢＬ（ノードＮ１）の電位が低下し、再度ビット線ＢＬ（ノードＮ１）の電位に応じてノードＮ２（信号Ｆｅｅｄｂａｃｋ）が“Ｈ”レベルとされる。一定時間ｔ（後述する、センス時間Ｔ_{ｓｅｎｓｅ}）内においてノードＮ２の電位が“Ｈ”レベルと“Ｌ”レベルとを繰り返す。この一定時間ｔ内に“Ｈ”レベルとされる回数Ｍ１とし、カウンタ１２−８は、一定時間ｔ内においてノードＮ２（信号Ｆｅｅｄｂａｃｋ）の電位が“Ｈ”レベルとされた回数Ｍ１をカウントする。カウンタ１２−８は一定時間ｔ（センス時間Ｔ_{ｓｅｎｓｅ}）内に“Ｈ”レベルとされた回数Ｍ１が所定の規定値を超えると、メモリセルＭＣが“１”データを保持すると判断する。

２−２．メモリセルＭＣが“０”データを保持する場合
この場合、高抵抗状態の場合、メモリセルＭＣの可変抵抗素子ＶＲの抵抗値は上述のように１００ｋΩ〜１ＭΩとされることから、メモリセルに同じ電圧を印加すると電流Ｉｃｅｌｌ_１よりも小さな電流Ｉｃｅｌｌ_０がメモリセルＭＣに流れる。すなわち、上記説明したようにメモリセルＭＣが“０”データを保持するよりもビット線ＢＬ（ノードＮ１）の電位は“Ｌ”レベルになりにくい。このため、ノードＮ１の電位が一定時間ｔ内において“Ｈ”レベルから“Ｌ”レベルへと遷移する時間が上記場合に比べて長くなる。すなわち、ノードＮ１の電位が“Ｌ”レベルとされるまでＭＯＳトランジスタ１２−２はオン状態とされないことから、ノードＮ１に流れ込む電流Ｉｂｌ（単位時間ｔにおいてノードＮ１に流れ込む電荷量）の値も小さくなる。すなわち、ＭＯＳトランジスタ１２−２がノードＮ１へと供給する電流Ｉｂｌは上記電流Ｉｂｌ_１よりも小さくなる。この場合における電流をＩｂｌ_０とする。この場合であっても上記のように、一定時間ｔ内においてノードＮ２の電位が“Ｈ”レベルと“Ｌ”レベルとを繰り返す。ここで一定時間ｔ内に“Ｈ”レベルとされる回数をＭ０とする。

この場合であっても、上記同様カウンタ１２−８は、一定時間ｔ内においてノードＮ２の電位が“Ｈ”レベルとされた回数Ｍ０をカウントする。カウンタ１２−８は一定時間ｔ内に“Ｈ”レベルとされた回数Ｍ０が上記所定の規定値よりも小さい場合、メモリセルＭＣが“０”データを保持すると判断する。なお、回数Ｍ０、回数Ｍ１を区別しない場合には、単に回数Ｍと呼ぶ。

３．カウンタ１２−８の詳細な構成について
次に、図８を用いて上記カウンタ１２−８の詳細な構成について説明する。図８に示すように、カウンタ１２−８は、ＮＡＮＤ回路２０、インバータ２１、ｐチャネル型ＭＯＳトランジスタ２２、ｎチャネル型ＭＯＳトランジスタ２３、２４、キャパシタ素子２５、及び電圧検知回路２６を備える。

図８に示すように、ＮＡＮＤ回路２０は、上記ノードＮ２から出力された信号Ｆｅｅｄｂａｃｋと信号ＣＬＫとをＮＡＮＤ演算し、この結果をインバータ２１に供給する。

インバータ２１は、演算結果を反転させ、これを信号ＦＢＣＬＫとしてＭＯＳトランジスタ２３のゲートに供給する。

ＭＯＳトランジスタ２２のゲートには信号ＰＣｂｉａｓが供給され、電流経路の一端には、例えば電圧ＶＤＤが供給される。ここで、ＭＯＳトランジスタ２２の他端から出力されるソース電流を電流Ｉ_ｃｔとする。なお、このＭＯＳトランジスタ２２は、定電流源として機能するトランジスタ（図示せぬ）とミラー回路を構成する。また、この図示せぬトランジスタは他のセンスアンプ１２におけるＭＯＳトランジスタ２２とも、ミラー回路を構成する。すなわち、データ読み出しの際、信号ＰＣｂｉａｓにより、他のセンスアンプ１２にも、電流Ｉ_ｃｔが流れる。

また、ＭＯＳトランジスタ２３の電流経路の一端はＭＯＳトランジスタ２２の電流経路の他端と接続され、他端はノードＮ１０を介してキャパシタ素子２５の一方の電極と接続される。つまり、ＭＯＳトランジスタ２３は、信号ＦＢＣＬＫによってオン状態とされると、ＭＯＳトランジスタ２２から供給された電流Ｉ_ｃｔをノードＮ１０へと供給するスイッチ素子として機能する。

キャパシタ素子２５は、電流Ｉ_ｃｔが供給される期間ｔに応じた電荷Ｑを蓄積する。なお、このキャパシタ素子２５の容量をＣ_ｃｔとする。以下、Ｃ_ｃｔの値を計算する。

まず、センス期間Ｔ_{ｓｅｎｓｅ}にノードＮ１０に注入された電荷Ｑ_{ｃｏｕｎｔ}を求める。ここで、センス期間Ｔ_{ｓｅｎｓｅ}に“Ｈ”レベルとされるクロックＣＬＫの回数をＮ、信号Ｆｅｅｄｂａｃｋが“Ｈ”レベルとされる回数をＭ、またクロックＣＬＫのデューティーサイクル（“Ｈ”レベルと“Ｌ”レベルとの時間比率を１：１）を５０％とすると電荷Ｑ_{ｃｏｕｎｔ}は下記（１）式で表される。

従って、ノードＮ１０における電圧Ｖ_{ｃｏｕｎｔ}は下記（２）式で表される。

（２）式よりキャパシタ素子Ｃ_ｃｔの値は下記（３）式で表される。

このように、任意の回数Ｍが、規定値に達した（例えば、上述する回数Ｍ１が規定値に達した）場合に、電圧Ｖ_{ｃｏｕｎｔ}がＭＯＳトランジスタ２６−３の閾値電圧を超えるよう、容量Ｃ_ｃｔを設定する。すなわち、規定値を超えた回数Ｍ１とはメモリセルＭＣが“１”データを保持しているということを判断するための条件である。

また、規定値を超えた場合の回数Ｍ１とは、電流Ｉｃｅｌｌ_１がメモリセルＭＣに流れるため、Ｔ_{ｓｅｎｓｅ}期間に信号Ｆｅｅｄｂａｃｋがこの回数だけパルス波を出力するという、メモリセルＭＣの保持データに起因した回数である。

ＭＯＳトランジスタ２４の電流経路の一端は、ノードＮ１０に接続され、他端は接地されゲートには信号ｂＣＴ_ｅｎｂが供給される。ＭＯＳトランジスタ２４はノードＮ１０の電位を初期化するリセットトランジスタとして機能する。具体的には、データの読み出し動作が開始される前において、ＭＯＳトランジスタ２４をオン状態とすることで、ノードＮ１０の電位を接地電位とする。

次に、電圧検知回路２６について説明する。電圧検知回路２６は、インバータ２６−１、及びインバータ２６−２を備える。インバータ２６−１の入力端にはノードＮ１０が接続され、出力端はインバータ２６−２の入力端に接続される。また、インバータ２６−２の出力端からは“Ｈ”レベルまたは“Ｌ”レベルの信号Ｒｅａｄ ｄａｔａが出力される。具体的には、キャパシタ素子２５に蓄積された電荷に応じた電圧がインバータ２６−１の閾値よりも大きければ、インバータ２６−１の出力は“Ｌ”レベル（０Ｖ）とされ、読み出しデータ（信号Ｒｅａｄ ｄａｔａ）としてインバータ２６−２は“Ｈ”レベル（“１”データ）を出力する。

一方、キャパシタ素子２５の電圧がインバータ２６−１の閾値よりも小さければ、すなわちインバータ２６−１の閾値以下であれば、このインバータ２６−１は“Ｈ”レベルを出力し、この結果、インバータ２６−２は読み出しデータ（信号Ｒｅａｄ ｄａｔａ）として“Ｌ”レベル（“０”データ）を出力する。

＜読み出し動作について＞
次に、図９を用いて上記センスアンプ１２の読み出し動作について説明する。図９は、センスアンプ１２の読み出し動作を示したフローチャートである。なお、センスアンプ１２に供給される制御信号は、制御部１４によって生成される。

まず、読み出し動作が開始されると（ステップＳ１）、信号ｂＣＴ_ｅｎｂが“Ｈ”レベルとされ、ＭＯＳトランジスタ２４がオン状態とされる。これにより、ノードＮ１０が接地電位とされ、カウンタ１２−８の初期化が行われる（Ｓ２）。

次いで、センスアンプ１２は対応するビット線ＢＬに流れる電流をセンスする（Ｓ３）。センスの結果、ビット線ＢＬに流れ込む電流Ｉｂｌの量、すなわち、センス時間Ｔ_{ｓｅｎｓｅ}にインバータ２１から出力される信号ＦＢＣＬＫに応じてキャパシタ素子２５に蓄積された電荷量に応じた電圧（ノードＮ１０における電位）がインバータ２６−１の閾値電圧よりも大きければ（Ｓ４、ＹＥＳ）、この結果、インバータ２６−１は“Ｌ”レベル（０Ｖ）を出力し（Ｓ５）、次いでインバータ２６−２によって読み出しレベルとして“Ｈ”レベルのデータが読み出される（Ｓ６）。

これに対し、ステップＳ４において、キャパシタ素子２５に蓄積された電荷量に応じた電圧（ノードＮ１０における電位）がインバータ２６−１の閾値電圧よりも小されば（Ｓ４、ＮＯ）、このインバータ２６−１は“Ｈ”レベルを出力し（Ｓ７）、次いで、インバータ２６−２によって読み出しレベルとして“Ｌ”レベルのデータが読み出される。（Ｓ８）
＜シミュレーション結果について＞
次に図１０を用いて、上記センスアンプ１２においてメモリセルＭＣが“１”データを保持する場合であって、この“１”データを読み出す際の各ノード及び信号の電位の変化を示したシミュレーション結果を示す。この場合、カウンタ１２はデータバッファ１５に“１”データを出力する（図中、Ｒｅａｄ ｄａｔａ＝１）。図１０に示すように、縦軸に各ノードの電圧を取り、横軸に時間を取る。具体的には、縦軸に信号Ｆｅｅｄｂａｃｋ、インバータ２６−１の出力（以下、電圧ＤＴＣ）、ノードＮ１０（電圧Ｖ_{ｃｏｕｎｔ}）、ビット線ＢＬの電位、及びインバータ２６−２の出力（読み出しデータ）の変化を示す。なお、時刻ｔ０〜ｔ２までの期間をセンス時間Ｔ_{ｓｅｎｓｅ}とする。

図示するように、時刻ｔ０以降においてビット線ＢＬの電圧がインバータ１２−４の閾値を上限に、下降と上昇を繰り返した波形とされる。これは、ビット線ＢＬに流れる電流Ｉｃｅｌｌ_１によって電圧降下（ディスチャージ）及び上記説明したＭＯＳトランジスタ１２−２による電流ＩｂｌのノードＮ１０（ビット線ＢＬ）へのチャージが交互に行われるからである。すなわち、信号Ｆｅｅｄｂａｃｋが“Ｈ”レベルとなったと同時に、ビット線ＢＬの電位はインバータ１２−４の閾値電圧にまで上昇し、信号Ｆｅｅｄｂａｃｋが“Ｌ”レベルとされると、ビット線ＢＬの電位はディスチャージされ、ある電圧にまで下降する。

この“Ｌ”または“Ｈ”レベルとされる信号Ｆｅｅｄｂａｃｋに応じてＭＯＳトランジスタ２２から供給される電流Ｉ_ｃｔによりノードＮ１０の電圧Ｖ_{ｃｏｕｎｔ}が上昇する。この電圧Ｖ_{ｃｏｕｎｔ}が、インバータ２６−１の閾値に近づくにつれ電圧ＤＴＣの電位が下降する。 時刻ｔ１において、ノードＮ１０における電圧Ｖ_{ｃｏｕｎｔ}がインバータ２６−１の閾値電圧を超えると、このインバータ２６−１の出力する電圧ＤＴＣは“Ｌ”レベルとなり、この結果、インバータ２６−２は“Ｈ”レベルを出力するすなわち、信号Ｒｅａｄ ｄａｔａとして“１”データが読み出される。

本実施形態に係る半導体記憶装置であると、回路面積を縮小することが出来る。従来では、ΔΣ変調を用いたセンスアンプ内に設けられ、センスしたデータが“０”データであるか“１”データであるかを判断する回路（カウンタ回路）はデジタルカウンタであった。このデジタルカウンタは、例えばＪＫ−フリップフロップを用いたＴ−フリップフロップで構成される。このデジタルカウンタを８ビットカウンタとするとＴ−フリップフロップは８個必要とされる。この１つのＴ−フリップフロップには、３８個のトランジスタが必要とされることから、８ビットデジタルカウンタには、合計３０４個のトランジスタが必要とされる。つまり、回路の占有面積が増加し、この結果チップ面積が増加する。

これに対し、本実施形態に係る半導体記憶装置であると、ΔΣ変調を行うセンスアンプにはアナログカウンタを設けている。つまり、図８に示すように本実施形態に係るセンスアンプ１２であるとカウンタ１２は７つのトランジスタで構成される。つまり、面積を縮小することが出来る。

また、本実施形態に係る半導体記憶装置であると、例え全ビット線ＢＬに対し同時にデータ読み出しを行っても、隣接するビット線ＢＬ間のノイズを低減することが出来る。すなわち、データの誤読み出しなどの動作を向上させることが出来る。なぜなら、例えデータのセンス時においてビット線ＢＬの振幅に変動があったとしても、本実施形態に係るセンスアンプ１２であると、Ｔ_{ｓｅｎｓｅ}期間においてノードＮ１を介してビット線ＢＬに流れる電流Ｉｂｌを用いて、読み出し対象とされるメモリセルＭＣの保持データを把握することが出来る。これは、上記（１）式で表されるようにＴ_{ｓｅｎｓｅ}期間においてディスチャージ及びチャージが行われ、変化するノードＮ１の電位に応じて“Ｌ”または“Ｈ”レベルとされる信号Ｆｅｅｄｂａｃｋの回数Ｍ、センス期間Ｔ_{ｓｅｎｓｅ}、クロックＣＬＫの回数Ｎ、及び電流Ｉｂｌの値を用いることで、ビット線ＢＬの電位を平均化させることが出来るからである。このように、ビット線ＢＬの電位がある振幅をもって揺らいだとしても、ビット線ＢＬのノイズを低減しつつ、正確なデータ読み出しが出来る。つまり、ビット線ＢＬに施していたシールドの必要性も無くなる。

また、上述したように全ビット線ＢＬ同時読み出しが可能であることから、読み出し時間を短縮することが出来る。つまり、データの読み出しは、一般的には隣接するビット線ＢＬに流れる電流、または電圧によって、ノイズが生じないよう、隣接する２本のビット線ＢＬのうちの１本ずつ行われる。隣接する２本のビット線ＢＬの組は、それぞれビット線ＢＬ０、ビット線ＢＬ１の組、ビット線ＢＬ２、ビット線ＢＬ３の組、ビット線ＢＬ４、ビット線ＢＬ５の組であり、以下同様である。すなわち、ｎ本のビット線ＢＬのうち、ｎ／２本のビット線ＢＬに対して、一括して読み出しが行われる。

これに対し、本実施形態であると、上述したように全ビット線ＢＬ読み出しができることから２倍の読み出し時間の短縮が可能となる。すなわち、全ビット線ＢＬ読み出し可能であると言うことは、選択ビット線ＢＬが隣接してもよいから、アドレスの割付をしなくて済む。すなわち、制御部１４を簡素化する事が出来る。

更には、電圧検知型、電流検知型のセンスアンプであると、ロウデコーダが転送するワード線ＷＬへの読み出すデータに応じた電圧によって、ビット線ＢＬに流れる電流をセンスする。すなわち、例えば多値データ、具体的には４値データを保持するメモリセルＭＣであると、読み出し方法によって２回または３回の読み出し動作が必要となる。

これに対し、本実施形態に係る半導体記憶装置であると、上述したようにワード線ＷＬに転送する電圧は一定値とされ、この一定値とされた電圧によってビット線ＢＬに流れる電流をセンスする。つまり、１回の読み出し動作で、保持データをセンスすることが出来る。これは更なる読み出し時間の短縮が可能とされる。

［第２の実施形態］
次に、図１１、図１２を用いて第２の実施形態に係る半導体記憶装置について説明する。本実施形態に係る半導体記憶装置は、上記カウンタ１２−８がチャージポンプを備えた構成を備える。なお、上記第１の実施形態と同一の構成については、同一の参照符号を用いる。また、重複する記載は省略する。

１．カウンタ１２−８の詳細な構成について
図１１を用いて本実施形態に係るカウンタ１２−８の構成例について説明する。図１１に示すように、カウンタ１２−８は上記第１の実施形態におけるＭＯＳトランジスタ２２に変えて、新たにキャパシタ素子３０、３２、ＭＯＳトランジスタ３１、及び３３を備えた構成とされる。これらキャパシタ素子３０、３２、ＭＯＳトランジスタ３１、及び３３によってチャージポンプが形成される。

図１１に示すように、ＭＯＳトランジスタ３１の電流経路の一端（ドレイン側）には、例えば電圧ＶＤＤが供給され、他端（ソース側）はノードＮ２０に接続され、ゲートは電流経路の一端と共通接続される。すなわち、ＭＯＳトランジスタ３１はドレイン接続とされ、ノードＮ２０の電位はＭＯＳトランジスタ３１の閾値電圧を差し引いた電圧まで上昇する。つまり、ＭＯＳトランジスタ３１の閾値電圧をＶｔｈ_３１とすると、初期電位としてノードＮ２０は電圧（ＶＤＤ−Ｖｔｈ_３１）まで上昇する。

また、図示するチャージポンプ内の配線容量をＣｓとする。なお、Ｃｓ＝０とした時、ノードＮ２０の電位は上記電圧にまで上昇する。

ＭＯＳトランジスタ３３の電流経路の一端（ドレイン側）はノードＮ２０に接続され、他端（ソース側）はノードＮ１０に接続され、ゲートはドレイン端と共通接続される。すなわち、ＭＯＳトランジスタ３３もドレイン接続とされ、ノードＮ１０の電位は、ノードＮ２０からＭＯＳトランジスタ３３の閾値電圧を差し引いた電圧にまで上昇する。ここで、ＭＯＳトランジスタ３３の閾値電圧をＶｔｈ_３３とすると、ノードＮ１０の電位は初期電位として電圧（ＶＤＤ−Ｖｔｈ_３１−Ｖｔｈ_３３）まで上昇する。また、キャパシタ素子２５の一方の電極は、ノードＮ１０に接続され、他の電極は接地される。

更に、キャパシタ素子３０の一方の電極に信号ＦＢＣＬＫが供給され、他方の電極はノードＮ２０に接続される。ここで信号ＦＢＣＬＫの振幅を、例えば電圧ＶＣＣとする。従って、キャパシタ素子３０の両電極間の電位差は、この信号ＦＢＣＬＫにより、例えば電圧ＶＣＣとされる。なお、このキャパシタ素子３０の容量をＣｂｓｔとする。つまり、キャパシタ素子３０に与えられる信号ＦＢＣＬＫが電圧０Ｖから電圧ＶＣＣとされると、ノードＮ２０の電位は上記電圧（ＶＤＤ−Ｖｔｈ_３１）から電圧（ＶＤＤ−Ｖｔｈ_３１＋ＶＣＣ）にまで上昇する。これに伴い、この電圧ＶＣＣがＭＯＳトランジスタ３３を介してノードＮ１０に転送される。すなわち、この時、ノードＮ１０の電位は上記電圧（ＶＤＤ−Ｖｔｈ_３１−Ｖｔｈ_３３）から電圧（ＶＤＤ＋ＶＣＣ−Ｖｔｈ_３１−Ｖｔｈ_３３）まで上昇する。 このアナログカウンタ１２−８の構成において、以下このキャパシタ素子２５の容量Ｃ_ｃｔの値を求める。すなわち、メモリセルＭＣが“１”データを保持する場合、ノードＮ１０の電位Ｖ_{ｃｏｕｎｔ}の電位がＭＯＳトランジスタ２６−３の閾値電圧以上とされるような容量Ｃ_ｃｔを求める。容量Ｃ_ｃｔは周知の計算によって以下（４）〜（９）式で表すことが出来る。

この構成において、キャパシタ素子２５の容量Ｃ_ｃｔは下記（４）式で表される。

また、一定時間ｔに“Ｈ”レベルとされる信号Ｆｅｅｄｂａｃｋの回数Ｍによって、ノードＮ１の電位Ｖ_{ｃｏｕｎｔ}は、下記（５）式で表される。

ここで、α、Ｋ、Ｍ間の関係式を下記（６）式で表す。

また、回数Ｍを無限回とし、Ｖ_{ｃｏｕｎｔ}の増加分を考慮すると上記（５）式は、下記（７）式で表すことが出来る。

また、上記（６）式から上記（５）式は下記（８）式で表される。

更に、上記（６）式より、Ｋは下記（９）式で表される。

ここで、Ｋの値が与えられれば、上記（４）式から、Ｃ_ｃｔが求められる。
このように任意の回数Ｍ（この回数Ｍとは、例えば既定値を超えるような回数Ｍ１）に達した場合に、電圧Ｖ_{ｃｏｕｎｔ}がＭＯＳトランジスタ２６−３の閾値電圧を超えるように容量Ｃ_ｃｔを設定する。

２．読み出し動作について
次に、上記説明した図１１の構成においてデータを読み出す際の動作について説明する。
まず、読み出し動作が開始されると、制御部１４により信号ｂＣＴ_ｅｎｂが“Ｈ”レベルとされ、ノードＮ１０が接地される。従って、それまでキャパシタ素子Ｃ_ｃｔに蓄積されていた電荷はノードＮ１０、ＭＯＳトランジスタ２４を介してグラウンドに流れ出る。すなわち、キャパシタ素子Ｃ_ｃｔは初期化される。

次いで、上記図７で説明したカウンタ１２により信号ＦｅｅｄｂａｃｋがＮＡＮＤ回路２０に供給され、クロックＣＬＫと同期した時に、信号ＦＢＣＬＫとして“Ｈ”レベルの電圧（振幅ＶＣＣ）がキャパシタ素子３０に供給される。このため、ノードＮ２０の電位は、ＭＯＳトランジスタ３１から供給された電圧（ＶＤＤ−Ｖｔｈ_３１）と電圧ＶＣＣとの和に達する。

次いで、このノードＮ２０における電荷を、ＭＯＳトランジスタ３３はノードＮ１０に転送する。その後、信号ＦＢＣＬＫが“Ｌ”レベルとされると、ノード２０の電位は、電圧（ＶＤＤ−Ｖｔｈ_３１−ＶＣＣ）とされるが、ＭＯＳトランジスタ３１によって、電圧（ＶＤＤ−Ｖｔｈ_３１）にまで上昇する。更にその後、再度信号ＦＢＣＬＫが“Ｈ”レベルとなることで、ノードＮ２０の電荷がノードＮ１０に転送される。

この結果、キャパシタ素子２５が蓄積する電荷に応じた電圧Ｖ_{ｃｏｕｎｔ}の値がＭＯＳトランジスタ２６−３の閾値電圧よりも大きければ読み出しデータは“１”データ（メモリセルＭＣの保持データは“１”データ）とされる。一方、電圧Ｖ_{ｃｏｕｎｔ}の値がＭＯＳトランジスタ２６−３の閾値電圧よりも小さければ読み出しデータは“０”データ（メモリセルＭＣの保持データは“０”データ）とされる。

３．シミュレーション結果について
次に図１２を用いて、上記センスアンプ１２においてメモリセルＭＣが“１”データを保持する場合であって、この“１”データを読み出す際の各ノード及び信号の電位の変化を示したシミュレーション図を示す。読み出しの結果、カウンタ１２はデータバッファ１５に“１”データを出力する（図中、Read Data=1）。

図１２に示すように、縦軸に各ノードの電圧を取り、横軸に時間を取る。具体的には、縦軸に信号Ｆｅｅｄｂａｃｋ、インバータ２６−１の出力（図中、電圧ＤＴＣと表記）、ノードＮ１０の電位（電圧Ｖ_{ｃｏｕｎｔ}）、ビット線ＢＬの電位、及びインバータ２６−２の出力（読み出しデータ）を取る。なお、上記第１の実施形態の図１０と同一の動作については説明を省略する。

時刻ｔ０以降、信号Ｆｅｅｄｂａｃｋの状態（“Ｈ”レベルまたは“Ｌ”レベル状態いずれか状態）、及び信号ＣＬＫの同期によってインバータ２１から“Ｈ”レベル（電圧ＶＣＣ）の信号ＦＢＣＬＫがキャパシタ素子３０に出力される。従って、上述した電圧がチャージポンプからノードＮ１０に供給される。このためノードＮ１０の電圧Ｖ_{ｃｏｕｎｔ}が上昇し、時刻ｔ１においてインバータ２６−１の閾値電圧近くまで上昇する。次いで、このノードＮ１０の電圧上昇により、インバータ２６−１の閾値を電圧Ｖ_{ｃｏｕｎｔ}が超えると、インバータ２６−１の出力（電圧ＤＴＣ）が反転し、“Ｌ”レベルから“Ｈ”レベルへと遷移する。このため、インバータ２６−２が“Ｌ”レベルの読み出しデータ“１”を出力する。

本実施形態に係る半導体記憶装置であっても上記第１の実施形態に加え、更なる効果を得ることが出来る。つまり、上記第１の実施形態と同様に、本実施形態に係るセンスアンプ内に設けられたカウンタ１２−８もアナログカウンタであることから面積の縮小が可能とされる。本実施形態では、カウンタ１２−８はチャージポンプ備える。このチャージポンプは上記したように、ＭＯＳトランジスタ３１、３３、キャパシタ素子３０、及び３２からチャージポンプが形成される。この場合であっても、ＭＯＳトランジスタ３１、３３、キャパシタ素子３０、及び３２で済み、デジタルカウンタよりも面積を縮小することが出来る。

また、上記第１の実施形態と同様に、本実施形態であっても、隣接するビット線ＢＬ間のノイズを低減することが出来る。すなわち、データの誤読み出しなどの動作を向上させることが出来る。

更に、上記第１実施形態に加え、データの読み出し時間の短縮する事が出来る。つまり、上記第１の実施形態に係るカウンタ１２−８であると、ＭＯＳトランジスタ２２のゲートに所定の電圧を転送するまでの配線容量、及びＭＯＳトランジスタ２２のゲート容量が大きくなる。つまり、センスアンプ１２毎に設けられるＭＯＳトランジスタ２２は互いに共通する図示せぬ定電流源とカレントミラーを形成する。つまり、センスアンプ１２が多くなるにつれ、配線容量が大きくなり、各センスアンプ１２内に設けられたＭＯＳトランジスタ２２が出力する電流Ｉｃｔが流れるまで時間を要した。

これに対し、本実施形態であると、チャージポンプを用いることで、ノードＮ１０の電位を上昇させることから、こういった問題点も解消される。

［第３の実施形態］
次に図１３を用いて第３の実施形態に係る半導体記憶装置について説明する。本実施形態に係る半導体記憶装置は、センスアンプ１２を多値ビットに対応させた構成を備える。すなわち、本実施形態に係るセンスアンプ１２は、メモリセルＭＣが、例えば“００”、“０１”、“１０”、及び“１１”に相当するいずれか１つの状態を保持する場合であっても、抵抗値に応じてメモリセルＭＣに流れる電流Ｉｃｅｌｌを検知することで、メモリセルＭＣの保持データを検知することが出来る。すなわち、電圧検知回路２６は、ビット線ＢＬに流れる電流Ｉｃｅｌｌの大きさに起因した信号Ｆｅｅｄｂａｃｋの回数Ｍに応じて蓄積されるノードＮ１０の電位を検知することで４値いずれかの情報を読み出す構成をとる。なお、可変抵抗素子ＶＲの抵抗値の低い方から順に、メモリセルＭＣは“００”、“０１”、“１０”、及び“１１”のデータを保持するものとする。本実施形態に係るカウンタ１２−８の詳細な構成については後述する。

１．カウンタ１２−８の構成について
本実施形態に係るカウンタ１２−８は、上記したように検知出来る電圧検知回路２６を２値対応から４値データを検知出来る構成をとる。具体的には、電圧検知回路２６は、インバータ４０〜５０、６３〜６７、及びＮＡＮＤ回路６０〜６２を備えた構成とされる。なお、メモリセルＭＣが“４”値のうちいずれのデータを保持するかは、閾値電圧の高い方から信号Ｒｅａｄ_０〜信号Ｒｅａｄ_３の順で判断され、例えば信号Ｒｅａｄ_０＝“Ｈ”とされると、メモリセルＭＣは“１１”を保持し、信号Ｒｅａｄ_３＝“Ｈ”とされると、メモリセルＭＣは“００”を保持すると認識される。以下、図８と同一の構成については説明を省略する。

図１３に示すように、インバータ４０はノードＮ１０の電圧を反転し、これをインバータ４１に転送する。次いでインバータ４１はインバータ４０から出力された電圧を更に反転し、これを信号Ｄ０として出力する。なお、インバータ４０の閾値電圧をＶｔｈ_４０とする。すなわち、センス期間Ｔ_{ｓｅｎｓｅ}内に信号Ｆｅｅｄｂａｃｋが“Ｈ”レベルとされた回数ＭによりノードＮ１０の電圧Ｖ_{ｃｏｕｎｔ}の電圧がＶｔｈ_４０を超えると、インバータ４０は出力信号を反転させる。ここで、インバータ４０が出力信号を反転させるための回数をＭ１１とし、Ｍ１１は以下説明する回数Ｍ１０、Ｍ０１、及びＭ００のいずれよりも小さな値とされる。これは、“１１”データをメモリセルＭＣは、４値の中で一番可変抵抗素子ＶＲの抵抗値が大きいことから、ビット線ＢＬに流れる電流Ｉｃｅｌｌが小さくなり、信号Ｆｅｅｅｄｂａｃｋによる回数Ｍが他の場合と比して小さくなるからである。

インバータ４２はノードＮ１０の電圧を反転し、これをインバータ４３に転送する。次いでインバータ４３はインバータ４２から出力された電圧を更に反転し、これを信号Ｄ１としてノードＮ３０出力する。またインバータ４４はノードＮ３０の電位を反転し、これを信号ｂＤ０として出力する。なお、インバータ４２の閾値電圧をＶｔｈ_４２（＞Ｖｔｈ_４０）とする。すなわち、センス期間Ｔ_{ｓｅｎｓｅ}内に信号Ｆｅｅｄｂａｃｋが“Ｈ”レベルとされた回数ＭによりノードＮ１０の電圧Ｖ_{ｃｏｕｎｔ}の電圧がＶｔｈ_４２を超えると、インバータ４２は出力信号を反転させる。ここで、インバータ４０が出力信号を反転させるための回数をＭ１０とする。

インバータ４５はノードＮ１０の電圧を反転し、これをインバータ４６に転送する。次いでインバータ４６はインバータ４５から出力された電圧を更に反転し、これを信号Ｄ２としてノードＮ３１に出力する。またインバータ４７はノードＮ３１の電位を反転し、これを信号ｂＤ２として出力する。なお、インバータ４５の閾値電圧をＶｔｈ_４５（＞Ｖｔｈ_４２）とする。すなわち、センス期間Ｔ_{ｓｅｎｓｅ}内に信号Ｆｅｅｄｂａｃｋが“Ｈ”レベルとされた回数ＭによりノードＮ１０の電圧Ｖ_{ｃｏｕｎｔ}の電圧がＶｔｈ_４５を超えると、インバータ４５は出力信号を反転させる。ここで、インバータ４５が出力信号を反転させるための回数をＭ０１とする。

インバータ４８はノードＮ１０の電圧を反転し、これをインバータ４９に転送する。次いでインバータ４９はインバータ４８から出力された電圧を更に反転し、これを信号Ｄ３としてノードＮ３２に出力する。またインバータ５０はノードＮ３２の電位を反転し、これを信号ｂＤ３として出力する。なお、インバータ４８の閾値電圧をＶｔｈ_４８（＞Ｖｔｈ_４５）とする。すなわち、センス期間Ｔ_{ｓｅｎｓｅ}内に信号Ｆｅｅｄｂａｃｋが“Ｈ”レベルとされた回数ＭによりノードＮ１０の電圧Ｖ_{ｃｏｕｎｔ}の電圧がＶｔｈ_４８を超えると、インバータ４８は出力信号を反転させる。ここで、インバータ４８が出力信号を反転させるための回数をＭ００とする。

また、ＮＡＮＤ回路６０は上記信号Ｄ０、ｂＤ１、ｂＤ２、及びｂＤ３のＮＡＮＤ演算を行い、この結果をインバータ６４に出力する。次いで、インバータ６４はＮＡＮＤ回路６０から供給された演算結果を反転しこれを信号Ｒｅａｄ_０として出力する。上述したように、メモリセルＭＣが“１１”データを保持する場合、信号Ｒｅａｄ_０は“Ｈ”レベルとされる。

ＮＡＮＤ回路６１は上記信号Ｄ１、ｂＤ２、及びｂＤ３のＮＡＮＤ演算を行い、この結果をインバータ６５に出力する。次いで、インバータ６５はＮＡＮＤ回路６１から供給された演算結果を反転しこれを信号Ｒｅａｄ_１として出力する。メモリセルＭＣが“１０”データを保持すると、信号Ｒｅａｄ_１は“Ｈ”レベルとされる。

ＮＡＮＤ回路６２は上記信号Ｄ２、及びｂＤ３のＮＡＮＤ演算を行い、この結果をインバータ６６に出力する。次いで、インバータ６６はＮＡＮＤ回路６２から供給された演算結果を反転しこれを信号Ｒｅａｄ_２として出力する。メモリセルＭＣが“０１”データを保持する場合、信号Ｒｅａｄ_２は“Ｈ”レベルとされる。

インバータ６３は信号Ｄ３を反転し、この結果をインバータ６７に出力する。インバータ６７はインバータ６３から供給された反転した電圧を信号Ｒｅａｄ_３として出力する。上述したようにメモリセルＭＣが“００”データを保持する場合、信号Ｒｅａｄ_３は“Ｈ”レベルとされる。

このように、メモリセルＭＣが保持するデータに応じて、上記信号Ｒｅａｄ_０〜信号Ｒｅａｄ３がそれぞれ“Ｈ”レベルまたは“Ｌ”レベルとされ、これによって制御部１４はメモリセルＭＣの保持データを認識する。

＜データ読み出し動作について＞
次に、上記図１３のカウンタ１２−８において、例えばメモリセルＭＣが“００”を保持している場合を一例として挙げて説明する。この場合、信号Ｆｅｅｄｂａｃｋにより回数ＭがＭ００以上とされ、電圧Ｖ_{ｃｏｕｎｔ}が閾値Ｖｔｈ_４８以上の値となる。従って、信号Ｄ３は“Ｈ”レベル、ｂ信号Ｄ３が“Ｌ”レベルとされることから、信号Ｒｅａｄ_０〜２がそれぞれ“Ｌ”レベルとされ、信号Ｒｅａｄ_３が“Ｈ”レベルとされる。以下、読み出し動作について説明する。

ΔΣ変調を行うセンスアンプ１２による読み出し動作が開始されると、ビット線ＢＬに流れる電流に応じてカウンタ１２−８に信号Ｆｅｅｄｂａｃｋが出力される。このため、信号ＦＢＣＬＫに応じたＭＯＳトランジスタ２３のオン・オフ動作によりノードＮ１０の電圧Ｖ_{ｃｏｕｎｔ}が上昇する。この結果、ノードＮ１０の電圧Ｖ_{ｃｏｕｎｔ}が閾値Ｖｔｈ_４８以上の値とされると、インバータ４８は“Ｌ”レベルを出力する。次いで後段のインバータ４９によって“Ｈ”レベルとされる信号Ｄ３が出力される。

信号Ｄ３が“Ｈ”レベルとされると、当然ながら信号ｂＤ３は“Ｌ”レベルを出力する。この結果、信号ｂＤ３を演算する信号の１つとしているＮＡＮＤ回路６０〜６２はそれぞれ“Ｈ”レベルを出力する。つまり、信号Ｒｅａｄ_０〜信号Ｒｅａｄ_２はそれぞれ“Ｌ”レベルとされる。この結果、センスアンプ１２は、読み出し対象のメモリセルＭＣが“００”であることを認識する。

なお、メモリセルＭＣが“１１”を保持する場合、ノードＮ１０の電圧Ｖ_{ｃｏｕｎｔ}の値が閾値Ｖｔｈ_４０より大きく、閾値Ｖｔｈ_４２より小さい値とされる。このため、信号Ｄ０は“Ｈ”レベル、信号Ｄ１〜信号Ｄ３はそれぞれ“Ｌ”レベルとされ、また信号ｂＤ１〜信号ｂＤ３は“Ｈ”レベルとされる。この結果、信号Ｒｅａｄ_０のみが“Ｈ”レベルとされる。この場合、センスアンプ１２は信号Ｒｅａｄ_０を検知し、これによってメモリセルＭＣが“１１”を保持すると判断する。

本実施形態に係る半導体記憶装置であると、例えばメモリセルＭＣが４値のデータを保持していた場合であっても、回路構成を拡張させることなくデータのセンスをすることが出来る。すなわち、従来のデジタルカウンタを用いたセンスアンプであると、４値（２ビット）の場合、Ｔ−フリップフロップは２つ必要とされることから、７６個のＭＯＳトランジスタを必要としていた。

これに対し、本実施形態であるとインバータ４０〜５０の１１個、すなわち２２個のＭＯＳトランジスタで済むことになる。つまり、従来に比して面積の縮小が出来る。また、メモリセルＭＣの保持データのビット数を増やした場合には、この電圧検知回路２６を構成するインバータを、ビット数に対応させた数だけ増やせばよい。

［第４の実施形態］
次に、図１４を用いて第４の実施形態に係る半導体記憶装置について説明する。本実施形態に係る半導体記憶装置は、上記カウンタ１２−８のＮＡＮＤ回路６０に供給される信号Ｄ０を廃し、新たに電圧ＶＤＤを入力とした構成を備える。

＜カウンタ１２−８の構成について＞
図１４に示すように、ＮＡＮＤ回路６０に入力される１つの信号を固定電圧とする。これに伴い、本実施形態に係るカウンタ１２−８は、信号Ｄ０を出力するインバータ４０、４１を廃した構成をとる。なお、これ以外の構成については、上記第３の実施形態と同様であることから説明を省略する。

＜シミュレーション結果について＞
次に、図１５Ａ〜図１５Ｅを用いて、図１４の構成におけるカウンタ１２−８において、データをセンスした際のシミュレーション結果を説明する。なお、上記第１、第２の実施形態と同様の動作については説明を省略する。

ここでは、上記センスアンプ１２においてメモリセルＭＣが“００”データを保持する場合であって、この“００”データを読み出す際の各ノード及び信号の電位の変化を示したシミュレーション図を示す。上述の通り、この場合、信号Ｒｅａｄ_３が“Ｈ”レベルとされる。図１５Ａ〜図１５Ｅに示すように、縦軸に各ノードの電圧を取り、横軸に時間を取る。具体的には、図１５Ａにおいて縦軸に信号Ｆｅｅｄｂａｃｋ、ノードＮ１０（電圧Ｖ_{ｃｏｕｎｔ}）、ビット線ＢＬ、及び信号Ｒｅａｄ_０〜信号Ｒｅａｄ_３（読み出しデータ）における電位の変化を取る。また、図１５Ｂは、上記図１５Ａのうち、信号Ｒｅａｄ_０に着目し、図１５Ｃは、上記図１５Ａのうち、信号Ｒｅａｄ_１に着目し、図１５Ｄは、上記図１５Ａのうち、信号Ｒｅａｄ_２に着目し、図１５Ｅは、上記図１５Ａのうち、信号Ｒｅａｄ_３に着目したものである。なお、上記第１の実施形態の図１０、図１２と同一の動作については説明を省略する。

時刻ｔ０以降において、信号Ｆｅｅｄｂａｃｋによるパルス波によりノードＮ１０の電位Ｖ_{ｃｏｕｎｔ}が上昇する。時刻ｔ０では、まだノードＮ１０はインバータ４２、４５、及び４８の閾値を越えていないため、ＮＡＮＤ回路６０は、電圧ＶＤＤ（“Ｈ”レベル）、及び信号ｂＤ１〜信号ｂＤ３（“Ｌ”レベル）でＮＡＮＤ演算の結果、“Ｈ”レベルの信号Ｒｅａｄ_０を出力する。

その後、時刻ｔ１において、電圧Ｖ_{ｃｏｕｎｔ}が電圧Ｖｔｈ_４２に達すると、信号Ｄ１が“Ｌ”レベルから“Ｈ”レベルへと切り替わるため、信号Ｒｅａｄ_０は“Ｌ”レベルに、そして信号Ｒｅａｄ_１は“Ｈ”レベルに切り替わる。

次いで、時刻ｔ２において、電圧Ｖ_{ｃｏｕｎｔ}が電圧Ｖｔｈ_４５に達すると、信号Ｄ２が“Ｌ”レベルから“Ｈ”レベルへと切り替わるため、信号Ｒｅａｄ_０及び信号Ｒｅａｄ_１はそれぞれ“Ｌ”レベルに、そして信号Ｒｅａｄ_２は“Ｈ”レベルに切り替わる。

更に、時刻ｔ３において、電圧Ｖ_{ｃｏｕｎｔ}が電圧Ｖｔｈ_４８に達すると、信号Ｄ３が“Ｌ”レベルから“Ｈ”レベルへと切り替わるため、信号Ｒｅａｄ_０〜信号Ｒｅａｄ_２は“Ｌ”レベルに、そして信号Ｒｅａｄ_３は“Ｈ”レベルに切り替わる。

本実施形態に係る半導体記憶装置であると、上記第３の実施形態で得られる効果に加え、更にカウンタ１２−８の回路面積の縮小を実現することが出来る。つまり、本実施形態に係るカウンタ１２−８であると、信号Ｄ０を出力するインバータ４０、４１を廃し、ＮＡＮＤ回路６０に入力される信号Ｄ０の代わりに内部電圧（例えば、電圧ＶＤＤ）を入力とする構成である。

このため本実施形態であると、１つのセンスアンプ１２に対し、更に４つのＭＯＳトランジスタを削除することが出来る。上記したように、全ビット線同時読み出しを行うことから、ビット線ＢＬの本数だけセンスアンプ１２が設けられることになる。つまり、例えばビット線ＢＬが２０４８本（２×２^１０）とすると、センスアンプ１２も２０４８個設けられることになり、この数に相当するＭＯＳトランジスタを減らすことが出来る。

［第５の実施形態］
次に、図１６を用いて第５の実施形態に係る半導体記憶装置について説明する。本実施形態では、上述したビット線の電位をΔΣ変調するセンスアンプ１２をＮＡＮＤ型フラッシュメモリに適用した場合について説明する。

＜全体構成例＞
図１６を用いて、ＮＡＮＤ型フラッシュメモリの全体構成について説明する。なお、上記図１と同一の機能については説明を省略する。

＜メモリセルアレイ１０の詳細な構成＞
図１６に示すように、モリセルアレイ１０は、例えば２値以上のデータを保持可能な複数の不揮発性のメモリセルトランジスタＭＴを備えている。そしてメモリセルトランジスタＭＴは、例えば電荷蓄積層と制御ゲートを含む積層ゲートを備えたｎチャネルＭＯＳトランジスタである。メモリセルトランジスタＭＴの制御ゲートはワード線として機能し、ドレインはビット線に電気的に接続され、ソースはソース線に電気的に接続されている。そして、メモリセルアレイ１０は複数の不揮発性のメモリセルトランジスタＭＴを含んだブロックＢＬＫ０乃至ＢＬＫｓを備える（ｓは自然数）。

図示するようにブロックＢＬＫ０乃至ＢＬＫｓの各々は、不揮発性のメモリセルトランジスタＭＴの電流経路が直列接続された複数のＮＡＮＤストリング５０を備えている。ＮＡＮＤストリング５０の各々は、例えば６４個のメモリセルトランジスタＭＴと、選択トランジスタＳＴ１、ＳＴ２とを含んでいる。メモリセルトランジスタＭＴは、半導体基板上にゲート絶縁膜を介在して形成された電荷蓄積層（浮遊ゲート：導電層）と、浮遊ゲート上に形成された層間絶縁膜と、更に層間絶縁膜層上に形成された制御ゲート電極とを有するＦＧ構造である。なお、このメモリセルトランジスタＭＴは、ＭＯＮＯＳ構造であってもよい。ＭＯＮＯＳ構造は、半導体基板上にゲート絶縁膜を介在して形成された電荷蓄積層（例えば絶縁膜）と、電荷蓄積層上に形成され、電荷蓄積層より誘電率の高い絶縁膜（以下、ブロック層と呼ぶ）と、更にブロック層上に形成された制御ゲート電極とを有する。なお、メモリセルトランジスタＭＴの個数は６４個に限られず、１２８個や２５６個、５１２個等であってもよく、その数は限定されるものではない。またメモリセルトランジスタＭＴは、隣接するもの同士でソース、ドレインを共有している。そして、選択トランジスタＳＴ１、ＳＴ２間に、その電流経路が直列接続されるようにして配置されている。直列接続されたメモリセルトランジスタＭＴの一端側のドレイン領域は選択トランジスタＳＴ１のソース領域に接続され、他端側のソース領域は選択トランジスタＳＴ２のドレイン領域に接続されている。

同一行にあるメモリセルトランジスタＭＴの制御ゲート電極はワード線ＷＬ０〜ＷＬ６３のいずれかに共通接続され、同一行にあるメモリセルトランジスタＭＴの選択トランジスタＳＴ１、ＳＴ２のゲート電極は、それぞれセレクトゲート線ＳＧＤ１、ＳＧＳ１に共通接続されている。なお説明の簡単化のため、以下ではワード線ＷＬ０〜ＷＬ６３を区別しない場合には、単にワード線ＷＬと呼ぶことがある。また、メモリセルアレイ１において同一列にある選択トランジスタＳＴ１のドレインは、いずれかのビット線ＢＬ０〜ＢＬｎに共通接続される。以下、ビット線ＢＬ０〜ＢＬｎについても、これらを区別しない場合には一括してビット線ＢＬと呼ぶ（ｎ：自然数）。選択トランジスタＳＴ２のソースはソース線ＳＬに共通接続される。また、ブロックＢＬＫ０〜ブロックＢＬＫｓについても。これらを区別しない場合には、一括してブロックＢＬＫと呼ぶ。

また、同一のワード線ＷＬに接続された複数のメモリセルトランジスタＭＴには一括してデータが書き込まれ、この単位をページと呼ぶ。更に、複数のＮＡＮＤストリング５０はブロックＢＬＫ単位で一括してデータが消去される。

＜メモリセルトランジスタＭＴの閾値分布について＞
次に、図１７を用いて上記メモリセルトランジスタＭＴの閾値分布について説明する。図１７は、横軸にメモリセルトランジスタＭＴの数をとり、縦軸にメモリセルトランジスタＭＴの数を示したグラフである。

図示するように、各々のメモリセルトランジスタＭＴは、例えば２値（2-levels）のデータ（１ビットデータ）を保持できる。すなわち、メモリセルトランジスタＭＴは、閾値電圧Ｖｔｈの低い順に“１”（消去レベル）、及び“０”（プログラム）の２種のデータを保持できる。

メモリセルトランジスタＭＴにおける“１”データ（消去レベル）の閾値電圧Ｖｔｈ０は、Ｖｔｈ０＜Ｖ０１である。“０”データの閾値電圧Ｖｔｈ１は、Ｖ０１＜Ｖｔｈ１である。このようにメモリセルトランジスタＭＴは、閾値に応じて“０”データ、及び“１”データの１ビットデータを保持可能とされている。この閾値電圧は、電荷蓄積層に電荷を注入することによって変動する。また、上記メモリセルトランジスタＭＴは４値以上のデータを保持可能とされても良い。この場合、閾値の小さい方から順に“１１”、“１０”、“０１”、及び“００”のデータのうちいずれかを保持可能とし、メモリセルトランジスタＭＴの閾値電圧が消去レベルとされる場合、このメモリセルトランジスタＭＴは“１１”データを保持する。なお、保持データは、閾値電圧の低い方から“００”、“０１”、“１０”、及び“１１”であってもよい。この場合、“００”データが消去状態とされる。

＜電圧発生回路１３について＞
電圧発生回路１３は、制御部１４により例えばデータの書き込み動作、読み出し動作、及びベリファイ動作の命令がなされると、所定の電圧を発生する。具体的には、電圧ＶＰＧＭ、電圧ＶＰＡＳＳ、電圧ＶＣＧＲ、及び電圧ＶＲＥＡＤを発生させる。

なお、電圧ＶＰＧＭとは、メモリセルトランジスタＭＴにおけるチャネルの電荷が電荷蓄積層に注入され、該メモリセルトランジスタＭＴの閾値が別レベルに遷移する程度の大きさの電圧である。

電圧ＶＰＡＳＳとはメモリセルトランジスタＭＴがオン状態とされる電圧である。

電圧ＶＣＧＲとは、メモリセルトランジスタＭＴから読み出すべきデータに応じた電圧や、（書き込み、消去）ベリファイ電圧として使用される。

読み出し動作において、電圧ＶＣＧＲによりメモリセルトランジスタＭＴがオン状態とされれば、メモリセルトランジスタＭＴの閾値電圧は電圧ＶＣＧＲよりも低く、メモリセルトランジスタＭＴの閾値電圧は消去レベルにあり、逆にメモリセルトランジスタＭＴがオフ状態とされれば閾値電圧はプログラム状態にあることが確認できる（図１７参照）。

また、ベリファイ動作では電圧ＶＣＧＲをある一定の値に設定する。ベリファイ動作時において、この電圧ＶＣＧＲにより、メモリセルトランジスタＭＴがオン状態とされれば、メモリセルトランジスタＭＴの閾値電圧は設定したベリファイ電圧よりも低く、逆にメモリセルトランジスタＭＴがオフ状態とされればベリファイ電圧よりも高いことが確認できる。

本実施形態では、センス期間Ｔ_{ｓｅｎｓｅ}においてビット線ＢＬに流れる電流Ｉｃｅｌｌを把握することが出来ればよいことから、上記電圧ＶＣＧＲの値は、消去レベルとプログラム状態との間の電圧であってもよいし、そのメモリセルトランジスタＭＴが保持可能とする最大の閾値電圧以上の値であってもよい。以下では、実施形態を理解しやすくするため、電圧ＶＣＧＲは、“１”データを保持するメモリセルトランジスタＭＴの閾値電圧よりも大きな値とする。なお、メモリセルトランジスタＭＴが、例えば４値データを保持する場合には、電圧ＶＣＧＲを“００”データを保持するメモリセルトランジスタＭＴの閾値電圧よりも大きな値とする。

電圧ＶＲＥＡＤは、保持するデータに関わらずメモリセルトランジスタＭＴをオン状態とする電圧である。すなわち、例えば図１７において“１”データを保持するメモリセルＭＣの閾値電圧よりも大きな値である。すなわち、電圧ＶＲＥＡＤと電圧ＶＣＧＲとの電圧は同値であってもよい。

＜メモリセルトランジスタＭＴに流れるセル電流Ｉｃｅｌｌについて＞
次に、図１８Ａ及び図１８Ｂを用いてデータの読み出し時において、メモリセルトランジスタＭＴに流れるセル電流Ｉｃｅｌｌについて説明する。図１８Ａは、メモリセルトランジスタＭＴの保持する２値データ（閾値電圧）に起因した、このメモリセルトランジスタＭＴの電流−電圧特性を示した概念図である。また、図１８Ｂは、メモリセルトランジスタＭＴの保持する４値データ（閾値電圧）に起因した、このメモリセルトランジスタＭＴの電流−電圧特性を示した概念図である。

図１８Ａ、図１８Ｂの縦軸にセル電流（Ｉｃｅｌｌ）を取り、横軸に読み出し電圧（例えば電圧ＶＣＧＲ）を取る。なお、上述したように電圧ＶＣＧＲの値は、プログラム動作によって、“０”データ書き込みがなされたメモリセルトランジスタＭＴがオン状態とされる電圧である。

図１８Ａに示すように、プログラム状態（“０”データ保持）にあるメモリセルトランジスタＭＴに上記電圧ＶＣＧＲを転送すると、ＮＡＮＤストリング５０（メモリセルトランジスタＭＴのチャネル）には電流Ｉｃｅｌｌ_０が流れる（図中、Ｄ線）。

これに対し、消去状態（“１”データ保持）にあるメモリセルトランジスタＭＴに上記電圧ＶＣＧＲを転送すると、ＮＡＮＤストリング５０（メモリセルトランジスタＭＴのチャネル）には、電流Ｉｃｅｌｌ_０よりも大きな、電流Ｉｃｅｌｌ_１が流れる（図中、Ｃ線）。

同様に、図１８Ｂを用いてメモリセルトランジスタＭＴに流れるセル電流Ｉｃｅｌｌについて説明する。図１８Ｂに示すように、プログラム動作によって、“００”データが書き込まれたメモリセルトランジスタＭＴに上記電圧ＶＣＧＲを転送すると、ＮＡＮＤストリング５０（メモリセルトランジスタＭＴのチャネル）には電流Ｉｃｅｌｌ_００が流れる（図中、Ｉ線）。

プログラム動作によって、“１０”データが書き込まれたメモリセルトランジスタＭＴに上記電圧ＶＣＧＲを転送すると、ＮＡＮＤストリング５０（メモリセルトランジスタＭＴのチャネル）には、電流Ｉｃｅｌｌ_００よりも大きな、電流Ｉｃｅｌｌ_１０が流れる（図中、Ｇ線）。

プログラム動作によって、“０１”データが書き込まれたメモリセルトランジスタＭＴに上記電圧ＶＣＧＲを転送すると、ＮＡＮＤストリング５０（メモリセルトランジスタＭＴのチャネル）には、電流Ｉｃｅｌｌ_１０よりも大きな、電流Ｉｃｅｌｌ_０１が流れる（図中、Ｈ線）。

プログラム動作によって消去状態とされ、“１１”データを保持するメモリセルトランジスタＭＴに上記電圧ＶＣＧＲを転送すると、ＮＡＮＤストリング５０（メモリセルトランジスタＭＴのチャネル）には、電流Ｉｃｅｌｌ_０１よりも大きな、電流Ｉｃｅｌｌ_１１が流れる（図中、Ｅ線）。

＜データの読み出し動作について＞
次に、メモリセルトランジスタＭＴから“１”または“０”のいずれかデータを読み出す動作について説明する。ここで、上記第１、第２実施形態で説明したように、センスアンプはカウンタ１２−８を有している。なお、センスアンプ１２の動作については上記実施形態と同一であることから説明を省略する。

まず、図示せぬホストからデータの読み出しコマンド及び読み出し対象となるアドレスを受けると、制御部１４は、このコマンドに従って、ＮＡＮＤ型フラッシュメモリ全体の読み出し動作を制御する。

制御部１４は、ロウアドレスＲＡをロウデコーダ１１に、カラムアドレスＣＡを図示せぬカラムデコーダに供給する。これらをそれぞれデコードしたロウデコータ１１及びカラムデコーダは列及び行方向にメモリセルアレイ１０内のメモリセルトランジスタＭＴを選択する。

また、制御部１４は、電圧発生回路１３に読み出し電圧ＶＣＧＲ及び電圧ＶＲＥＡＤを発生するよう命令する。

次いで、センスアンプ１２（具体的には、ＭＯＳトランジスタ１２−１）により全ビット線ＢＬはプリチャージされている。すなわち、センスアンプ１２はビット線ＢＬに、ある電圧ＢＬｖ（例えば、インバータ１２−４の閾値に応じた値）を転送し、またロウデコーダ１１は上述した電圧ＶＣＧＲを選択ワード線ＷＬに転送し、また非選択ワード線ＷＬに電圧ＶＲＥＡＤを転送する。 読み出し対象のメモリセルトランジスタＭＴが“０”データを保持する場合、すなわち、この読み出し対象のメモリセルトランジスタＭＴはオン状態とされ、ＮＡＮＤストリング５０は導通する。つまり、メモリセルトランジスタＭＴの保持するデータに起因する電流Ｉｃｅｌｌ（２値の場合であれば、Ｉｃｅｌｌ_０）がソース線ＳＬに向かって流れる。

従って、例えば、図７を用いて説明したようにセンスアンプ１２のノードＮ１の電位が下降することから、これを補うようにＭＯＳトランジスタ１２−１、１２−２から電流ＩｂｌがノードＮ１（ビット線ＢＬ）に流れる。

すなわち、上記したように信号Ｆｅｅｄｂａｃｋが“Ｌ”及び“Ｈ”レベルを繰り返し、これに応じて上述したカウンタ１２−８におけるノードＮ１０の電圧Ｖ_{ｃｏｕｎｔ}が上昇する。信号Ｆｅｅｄｂａｃｋが“Ｈ”レベルとされる回数Ｍに応じて、電圧Ｖ_{ｃｏｕｎｔ}がインバータ２６−１の閾値以上に達していれば、“１”データがデータバッファ１５に出力される。

これに対し、メモリセルトランジスタＭＴの保持データが“１”の場合、電圧Ｖ_{ｃｏｕｎｔ}がインバータ２６−１の閾値以上とされず、すなわちＭＯＳトランジスタ２６−１の閾値以下であれば、“０”データがデータバッファ１５に出力される。

以上では、メモリセルトランジスタＭＴが２値データを保持する場合について説明したが、４値データを保持する場合には、上記第３、第４実施形態で説明したカウンタ１２−８を用いればよい。この場合、センスアンプ１２は、同一の読み出し電圧ＶＣＧＲを、選択したメモリセルトランジスタＭＴに転送したときにビット線ＢＬに流れる電流Ｉｃｅｌｌを読み、メモリセルトランジスタＭＴの保持データがＩｃｅｌｌ_００〜Ｉｃｅｌｌ_１１のいずれなのかを検知する。次いで、センスアンプ１２は、これら電流Ｉｃｅｌｌ_００〜Ｉｃｅｌｌ_１１に応じたノードＮ１０の電圧Ｖ_{ｃｏｕｎｔ}を、電圧検知回路２６を用いて検知し、メモリセルトランジスタＭＴの保持データを読み出す。次いで、電圧検知回路２６から“Ｈ”レベルとされる信号Ｒｅａｄ_０〜信号Ｒｅａｄ_３のうちいずれかが信号データバッファ１５に出力される。

具体的には、図１３におけるノードＮ１０の電圧Ｖ_{ｃｏｕｎｔ}がインバータ４０の閾値Ｖｔｈ_４０よりも大きく、インバータ４２の閾値Ｖｔｈ_４２よりも小さい場合、信号Ｒｅａｄ_０のみが“Ｈ”レベルとされ、その他信号Ｒｅａｄ_１〜信号Ｒｅａｄ_３はそれぞれ“Ｌ”レベルとされる。この場合、センスアンプ１２は、メモリセルトランジスタＭＴの保持データとして“００”を読み出す。

以下同様に、ノードＮ１０の電圧Ｖ_{ｃｏｕｎｔ}がインバータ４２の閾値Ｖｔｈ_４２よりも大きく、インバータ４５の閾値Ｖｔｈ_４５よりも小さい場合、信号Ｒｅａｄ_１のみが“Ｈ”レベルとされ、その他信号Ｒｅａｄ_０、信号Ｒｅａｄ_２、信号Ｒｅａｄ_３はそれぞれ“Ｌ”レベルとされる。この場合、センスアンプ１２は、メモリセルトランジスタＭＴの保持データとして“１０”を読み出す。

ノードＮ１０の電圧Ｖ_{ｃｏｕｎｔ}がインバータ４５の閾値Ｖｔｈ_４５よりも大きく、インバータ４８の閾値Ｖｔｈ_４８よりも小さい場合、信号Ｒｅａｄ_２のみが“Ｈ”レベルとされ、その他信号Ｒｅａｄ_０、信号Ｒｅａｄ_１、信号Ｒｅａｄ_３はそれぞれ“Ｌ”レベルとされる。この場合、センスアンプ１２は、メモリセルトランジスタＭＴの保持データとして“０１”を読み出す。

ノードＮ１０の電圧Ｖ_{ｃｏｕｎｔ}がインバータ４８の閾値Ｖｔｈ_４８よりも大きい場合、信号Ｒｅａｄ_３のみが“Ｈ”レベルとされ、その他信号Ｒｅａｄ_０〜信号Ｒｅａｄ_２はそれぞれ“Ｌ”レベルとされる。この場合、センスアンプ１２は、メモリセルトランジスタＭＴの保持データとして“１１”を読み出す。

本実施形態に係る半導体記憶装置であっても、上記第１〜第４実施形態と同様の効果を得ることが出来る。本実施形態に係るΔΣ変調を行うセンスアンプ１２であると、上述したように、例え全ビット線ＢＬに対し同時にデータ読み出しを行っても、隣接するビット線ＢＬ間のノイズを低減することが出来る。これは、上記第１の実施形態で説明したように、上記（１）式で表されるようにＴ_{ｓｅｎｓｅ}期間においてディスチャージ及びチャージが行われ、変化するノードＮ１の電位に応じて“Ｌ”または“Ｈ”レベルとされる信号Ｆｅｅｄｂａｃｋの回数Ｍ、センス期間Ｔ_{ｓｅｎｓｅ}、クロックＣＬＫの回数Ｎ、及び電流Ｉｂｌの値を用いることで、ビット線ＢＬの電位を平均化させることが出来るからである。このように、ビット線ＢＬの電位がある振幅をもって揺らいだとしても、ビット線ＢＬのノイズを低減しつつ、正確なデータ読み出しが出来る。

［第６の実施形態］
次に、第６の実施形態に係る半導体記憶装置ついて説明する。本実施形態に係る半導体記憶装置は、センスアンプ１２において、図８に示すカウンタ１２−８の電圧検知回路２６を構成するインバータを増幅演算器（オペアンプ）に代えた構成とされる。この際、オペアンプの、例えば反転入力端子に回数Ｍ１１、Ｍ１０、Ｍ０１、及びＭ００の検知レベルに応じたリファレンス電圧（電圧Ｖｒｅｆ）を供給すればよい。なお、オペアンプの正入力端子は図８に示すノードＮ１０が接続される。

本実施形態における半導体記憶装置であると、上記効果に加え、更に消費電力を抑制させることが出来る。本実施形態における半導体記憶装置であると、上述したようにインバータの代わりに新たにオペアンプを設けた構成をとる。このため、データの読み出し時においてセンスアンプ１２内に流れる貫通電流を防止することが出来る。

インバータはｐチャネル型ＭＯＳトランジスタとｎチャネル型ＭＯＳトランジスタとから形成される。これらｐチャネル型ＭＯＳトランジスタとｎチャネル型ＭＯＳトランジスタとのゲートは共通接続され、ｐチャネル型ＭＯＳトランジスタのドレイン端とｎチャネル型ＭＯＳトランジスタのソース端とが共通接続される。このドレイン、ソースの共通接続部が出力端子とされる。

このインバータが、“０”を出力する際、ｎチャネル型ＭＯＳトランジスタがオン状態とされ、上記出力端子が接地される。すると、出力端子の電位をそれまでの電位に維持させようと、ｐチャネル型ＭＯＳトランジスタからソース電流が流れ込む。このソース電流がｎチャネル型ＭＯＳトランジスタを介してそのままグラウンドに流れる。つまり貫通電流が流れてしまう。そして、インバータは、この貫通電流が多く流れるところに動作ポイントがあり、この貫通電流が流れる期間が非常に長い。すなわち、これは消費電力の増大を招く。このことは、上記した図１０、図１２の電圧ＤＴＣが“Ｈ”レベルから“Ｌ”レベルへと遷移する期間の長さから、貫通電流が流れる際の動作ポイントが長いことが分かる。

しかし、本実施形態では、オペアンプを用いることから上記貫通電流を防止することが出来、消費電力を低減することが出来る。

なお、本願発明は上記実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。更に、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出されうる。例えば、実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出されうる。

１０…メモリセルアレイ、１１…ロウデコーダ、１２…センスアンプ、１３…電圧発生回路、１４…制御部、１５…データバッファ、１６…カラムデコーダ

Claims (5)

1. ２値以上のデータを保持可能な第１メモリセルと、
   前記第１メモリセルを選択可能とし、この第１メモリセルが設けられる位置に交差して形成される第１ビット線及び第１ワード線と、
   前記第１メモリセルが保持する前記データに応じて前記第１ビット線に流れる第１電流を検知する第１センスアンプと、を具備し
   前記第１センスアンプは、
   前記データの読み出し時において、降下する前記第１ビット線に流れる前記第１電流を補うべく前記第１ビット線に第２電流を供給する第１供給部と、
   前記第１ビット線の電位に応じた電荷量を蓄積する第１蓄積部と、
   前記第１蓄積部の電荷量に応じた電位を検出する検出器と、
   前記検出器からの出力をカウントするカウンタと、を含み、
   前記カウンタは、
   前記第１ビット線に供給される前記第２電流に応じて、第１ノードを充電する第２供給部と、
   前記第１ノードの電圧に応じた電荷を蓄積する第２蓄積部と、
   前記第２蓄積部の前記電荷量を検知し、前記電荷量に応じて前記第１メモリセルが保持する前記データを検知する検知部と
   を具備し、
   前記検知部は、
   インバータを備え、
   前記第２蓄積部の前記電荷量が前記インバータの閾値を超えたか否かによって前記データを検知することを特徴とする半導体記憶装置。
2. 前記第１電流は、第３電流と、この第３電流よりも大きな第４電流とを含み、
   前記第１ビット線に前記第４電流が流れる場合、単位時間当たりにおける前記第１ビット線に供給される前記第２電流の回数が大きくなり、前記第１ノードは第１電圧とされ、
   前記第１ビット線に前記第３電流が流れる場合、前記単位時間当たりにおける前記第１ビット線に供給される前記第２電流の回数が小さくなり、前記第１ノードは前記第１電圧よりも小さな第２電圧とされる
   ことを特徴とする請求項１記載の半導体記憶装置。
3. 前記第２供給部は、第５電流を前記第１ノードに供給する電流源と、
   前記回数に応じて前記第５電流の前記第１ノードへの供給をオンまたはオフするスイッチ素子と、を備え、
   前記第２電流が前記第１ビット線に流入している期間、前記第５電流が前記第１ノードに供給される
   ことを特徴とする請求項２記載の半導体記憶装置。
4. 前記第２供給部は、前記第１電圧または前記第２電圧を前記第１ノードに供給するチャージポンプを備え、
   前記第２電流が前記第１ビット線に流入している期間、前記第１電圧または前記第２電圧が前記第１ノードに供給される
   ことを特徴とする請求項２記載の半導体記憶装置。
5. ２値以上のデータを保持可能なｎ個のメモリセル（ｎ：１以上の自然数）と、
   各々が前記ｎ個の前記メモリセルを選択可能とし、このｎ個の前記メモリセルが設けられる位置に交差して形成され、前記第１ビット線を含んだ状態で互いに隣接するｎ本のビット線及び前記第１ワード線と、
   各々が前記ｎ個の前記メモリセルが保持する前記データに応じて対応する前記ｎ本の前記ビット線に流れる第１電流を検知するｎ個のセンスアンプと、を更に備え
   前記第１センスアンプ及び前記ｎ個の前記センスアンプによって、前記第１、及び前記ｎ本の前記ビット線が同時に選択され、前記第１メモリセル、及び前記ｎ個の前記メモリセルが保持する前記データが読み出される
   ことを特徴とする請求項１記載の半導体記憶装置。

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