JPH0821691B2 - 半導体メモリセル - Google Patents
半導体メモリセルInfo
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- JPH0821691B2 JPH0821691B2 JP2324268A JP32426890A JPH0821691B2 JP H0821691 B2 JPH0821691 B2 JP H0821691B2 JP 2324268 A JP2324268 A JP 2324268A JP 32426890 A JP32426890 A JP 32426890A JP H0821691 B2 JPH0821691 B2 JP H0821691B2
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- JP
- Japan
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- memory cell
- storage node
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
Landscapes
- Semiconductor Memories (AREA)
- Dram (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、半導体中に設けた蓄積ノードに情報を記
憶する半導体メモリセルの構造に関する。
憶する半導体メモリセルの構造に関する。
第５図はこの種のメモリセルとして従来用いられてい
るダイナミツクRAM（以下DRAMと称す）のメモリセル１
個の回路図および断面図である。メモリセルへの書き込
み、メモリセルからの読み出し動作を以下に説明する。
まず書き込みの場合は、外部からの書き込みデータをビ
ツト線に伝達し、次にワード線12をVcc以上に立ち上げ
てＰ形基板13に形成されたＮ形拡散領域からなる蓄積ノ
ード（ストレージノード）14にVcc（Ｈレベル）またはG
ND（Ｌレベル）の電位を書き込み、ストレージノード14
とセルプレート15で形成された蓄積容量16に電荷を蓄え
る。読み出しの場合はワード線12を立ち上げてストレー
ジノード14に蓄積された電荷をビツト線11に読み出し、
センスアンプで増幅する。なお、18はビツト線11のオー
ム接触のためのＮ形拡散領域、19はフイールド絶縁膜と
してのSiO2膜である。
るダイナミツクRAM（以下DRAMと称す）のメモリセル１
個の回路図および断面図である。メモリセルへの書き込
み、メモリセルからの読み出し動作を以下に説明する。
まず書き込みの場合は、外部からの書き込みデータをビ
ツト線に伝達し、次にワード線12をVcc以上に立ち上げ
てＰ形基板13に形成されたＮ形拡散領域からなる蓄積ノ
ード（ストレージノード）14にVcc（Ｈレベル）またはG
ND（Ｌレベル）の電位を書き込み、ストレージノード14
とセルプレート15で形成された蓄積容量16に電荷を蓄え
る。読み出しの場合はワード線12を立ち上げてストレー
ジノード14に蓄積された電荷をビツト線11に読み出し、
センスアンプで増幅する。なお、18はビツト線11のオー
ム接触のためのＮ形拡散領域、19はフイールド絶縁膜と
してのSiO2膜である。
ここで、ストレージノード14はアクセストランジスタ
17のソースに接続されているため、PN接合から基板に寄
生ダイオード20を通して微小なリーク電流が流れる。DR
AMではＰ形基板13は通常電源21により負電位に保たれて
いるため、“H"レベルを書き込んだストレージノード14
の電位は基板からの流入電子（矢印Ａで示す）によつて
時間と共に低下していく。このため、DRAMでは所定時間
毎にリフレツシユという再書き込みをする必要がある。
これについて次に第６図および第７図を用いて説明す
る。
17のソースに接続されているため、PN接合から基板に寄
生ダイオード20を通して微小なリーク電流が流れる。DR
AMではＰ形基板13は通常電源21により負電位に保たれて
いるため、“H"レベルを書き込んだストレージノード14
の電位は基板からの流入電子（矢印Ａで示す）によつて
時間と共に低下していく。このため、DRAMでは所定時間
毎にリフレツシユという再書き込みをする必要がある。
これについて次に第６図および第７図を用いて説明す
る。
第６図は一般的なDRAMのメモリアレイを示したもので
あり、第７図はリフレツシユ動作を説明するためのタイ
ミング図である。リフレツシユは読み出しと同様の動作
で、先ず時刻t1にワード線12を選択的に立ち上げ、それ
に連結された複数個のメモリセル１のストレージノード
14をプリチヤージレベルに充電されたビツト線11に電気
的に接続する。各メモリセル１の蓄積容量16に蓄えられ
た電荷がビツト線11に放出された後、時刻t2にセンスア
ンプ２を活性化信号Ｓにより活性化してビツト線11をV
ccレベルまたはGNDレベルに増幅し、これをストレージ
ノード14に書き込む。次いで時刻t3にワード線12を立ち
下げる。この動作により、リーク電流で低下したストレ
ージノードの“H"レベルの電位をVccまで回復させるこ
とができる。
あり、第７図はリフレツシユ動作を説明するためのタイ
ミング図である。リフレツシユは読み出しと同様の動作
で、先ず時刻t1にワード線12を選択的に立ち上げ、それ
に連結された複数個のメモリセル１のストレージノード
14をプリチヤージレベルに充電されたビツト線11に電気
的に接続する。各メモリセル１の蓄積容量16に蓄えられ
た電荷がビツト線11に放出された後、時刻t2にセンスア
ンプ２を活性化信号Ｓにより活性化してビツト線11をV
ccレベルまたはGNDレベルに増幅し、これをストレージ
ノード14に書き込む。次いで時刻t3にワード線12を立ち
下げる。この動作により、リーク電流で低下したストレ
ージノードの“H"レベルの電位をVccまで回復させるこ
とができる。
ここで、リフレツシユ動作において消費される電流を
見積つてみる。まずビツト線11の充電に必要な電荷QBL
は、ビツト線の浮遊容量をCBLとし、１回のリフレツシ
ユ動作で活性化されるビツト線の本数をＮ本として、Q
BL＝（1/2）Vcc×CBL×Ｎとなる。
見積つてみる。まずビツト線11の充電に必要な電荷QBL
は、ビツト線の浮遊容量をCBLとし、１回のリフレツシ
ユ動作で活性化されるビツト線の本数をＮ本として、Q
BL＝（1/2）Vcc×CBL×Ｎとなる。
この他にアドレスバツフアやワード線駆動回路などで
QPの電荷が消費される。さらに、Ｐ形基板13に負電位を
与えるための基板電圧発生回路などでリフレツシユ動作
に関係なく常時I0の電流が消費される。結局、リフレツ
シユ動作の周波数をf refとすれば、リフレツシユ時の
平均電流I refは I ref＝（QBL＋QP）・f ref＋I0 …（１） となる。式（１）の第１項と第２項の大きさの比は、例
えばf refが64kHzの場合、4MビツトDRAMでは7:3程度で
ある。
QPの電荷が消費される。さらに、Ｐ形基板13に負電位を
与えるための基板電圧発生回路などでリフレツシユ動作
に関係なく常時I0の電流が消費される。結局、リフレツ
シユ動作の周波数をf refとすれば、リフレツシユ時の
平均電流I refは I ref＝（QBL＋QP）・f ref＋I0 …（１） となる。式（１）の第１項と第２項の大きさの比は、例
えばf refが64kHzの場合、4MビツトDRAMでは7:3程度で
ある。
従来のDRAMのメモリセルのストレージノードにはＰ形
基板とＮ形拡散領域とのPN接合のみが存在していたた
め、基板からストレージノードに電子が流入し、ストレ
ージノードの電位を低下させる。このため、データを保
持するためにはリフレツシユを必要とするが、このリフ
レツシユは使用上煩雑な上に、リフレツシユ動作の度に
余分な電力を消費していた。
基板とＮ形拡散領域とのPN接合のみが存在していたた
め、基板からストレージノードに電子が流入し、ストレ
ージノードの電位を低下させる。このため、データを保
持するためにはリフレツシユを必要とするが、このリフ
レツシユは使用上煩雑な上に、リフレツシユ動作の度に
余分な電力を消費していた。
この発明の目的は、DRAMメモリセルにおいて、ストレ
ージノードと基板との間に流れるリーク電流によるスト
レージノードの電位の変動を抑制し、リフレツシユ動作
に伴う負担を軽減することにある。
ージノードと基板との間に流れるリーク電流によるスト
レージノードの電位の変動を抑制し、リフレツシユ動作
に伴う負担を軽減することにある。
この発明のメモリセルは、そのストレージノードを、
相互に電気的に接続された第１導電形（例えばＰ形）の
半導体領域と第２導電形（例えばＮ形）の半導体領域と
によつて構成し、かつ第２導電形の半導体領域は第１の
電位（例えば負電位）を印加した第１導電形の半導体で
囲み、第１導電形の半導体領域は第２の電位（例えば正
電位）を印加した第２導電形の半導体で囲むようにした
ものである。
相互に電気的に接続された第１導電形（例えばＰ形）の
半導体領域と第２導電形（例えばＮ形）の半導体領域と
によつて構成し、かつ第２導電形の半導体領域は第１の
電位（例えば負電位）を印加した第１導電形の半導体で
囲み、第１導電形の半導体領域は第２の電位（例えば正
電位）を印加した第２導電形の半導体で囲むようにした
ものである。
この発明のメモリセルのストレージノードは、例えば
負電位を印加されたＰ形半導体とそれに囲まれたＮ形半
導体領域とからなるPN接合部より電子の流入を受ける
が、他方、正電位を印加されたＮ形半導体とそれに囲ま
れたＰ形半導体領域とからなるPN接合部より正孔の流入
を受け、その流入した電子と正孔が結合して中和するた
め、経時的に電位の変動を起こさず、そのためリフレツ
シユを行わなくてもデータを保持する。
負電位を印加されたＰ形半導体とそれに囲まれたＮ形半
導体領域とからなるPN接合部より電子の流入を受ける
が、他方、正電位を印加されたＮ形半導体とそれに囲ま
れたＰ形半導体領域とからなるPN接合部より正孔の流入
を受け、その流入した電子と正孔が結合して中和するた
め、経時的に電位の変動を起こさず、そのためリフレツ
シユを行わなくてもデータを保持する。
以下、この発明の一実施例を図について説明する。第
１図はこの発明によるメモリセルの等価回路図で、第２
図はそれを実現したメモリセルの断面図である。
１図はこの発明によるメモリセルの等価回路図で、第２
図はそれを実現したメモリセルの断面図である。
第２図において、ストレージノード14は、負の基板電
位を印加したＰ形基板13の中に設けられたＮ形拡散領域
14aと、Vcc＋αを印加されたＮ形ウエル22の中に設けら
れたＰ形拡散領域14bとをアルミニウムなどの金属配線
層14cで接続したものからなつている。この２つのPN接
合の面積は同じである。Ｐ形基板13とＮ形ウエル22でそ
れぞれ熱的に発生する電子と正孔の数が等しい場合、ダ
イオード23で示されたＮ形拡散領域14aの接合からは矢
印ＡのようにＰ形基板13で発生した電子が流入し、ダイ
オード24で示されたＰ形拡散領域14bの接合からは矢印
ＢのようにＮ形ウエル22で発生しこ正孔が流入するが、
上述したように両方の接合の面積が等しいとすれば、流
入する電子と正孔の数はほぼ等しいと考えられ、これら
が互いに結合してストレージノードの電位は変化しな
い。また、Ｐ形基板13とＮ形ウエル22で発生する電荷の
数が異なる場合や、２つの接合から流入する単位面積当
たりの電流が異なる場合は、両方の接合から流入する電
流が等しくなるようにPN接合の面積の比を決定すればよ
い。仮に、ストレージノードに流入する電流を実効的に
０にすることができなくても、その場合のリーク電流値
は従来のメモリセルの電流値に比べてきわめて小さいの
で、リフレツシユの間隔を従来よりずつと長くすること
ができ、リフレツシユ電流を著しく減らすことができ
る。なお、セルプレート15はポリシリコンによつて形成
されている。
位を印加したＰ形基板13の中に設けられたＮ形拡散領域
14aと、Vcc＋αを印加されたＮ形ウエル22の中に設けら
れたＰ形拡散領域14bとをアルミニウムなどの金属配線
層14cで接続したものからなつている。この２つのPN接
合の面積は同じである。Ｐ形基板13とＮ形ウエル22でそ
れぞれ熱的に発生する電子と正孔の数が等しい場合、ダ
イオード23で示されたＮ形拡散領域14aの接合からは矢
印ＡのようにＰ形基板13で発生した電子が流入し、ダイ
オード24で示されたＰ形拡散領域14bの接合からは矢印
ＢのようにＮ形ウエル22で発生しこ正孔が流入するが、
上述したように両方の接合の面積が等しいとすれば、流
入する電子と正孔の数はほぼ等しいと考えられ、これら
が互いに結合してストレージノードの電位は変化しな
い。また、Ｐ形基板13とＮ形ウエル22で発生する電荷の
数が異なる場合や、２つの接合から流入する単位面積当
たりの電流が異なる場合は、両方の接合から流入する電
流が等しくなるようにPN接合の面積の比を決定すればよ
い。仮に、ストレージノードに流入する電流を実効的に
０にすることができなくても、その場合のリーク電流値
は従来のメモリセルの電流値に比べてきわめて小さいの
で、リフレツシユの間隔を従来よりずつと長くすること
ができ、リフレツシユ電流を著しく減らすことができ
る。なお、セルプレート15はポリシリコンによつて形成
されている。
第３図はこの発明の他の実施例の断面図を示したもの
である。第２図の例ではキヤパシタとして拡散領域とポ
リシリコンのセルプレート15とからなるプレーナ形キヤ
パシタを用いたが、本実施例では基板の上部に設けられ
た配線層（ポリシリコンなど）からなるセルプレート15
と配線層14cとからなるスタツクトキヤパシタを用いて
いる。基本的な効果は第２図の場合と同じであるがＮ形
拡散領域14aとＰ形拡散領域14bとを接続する配線層（例
えばタングステン）14cをキヤパシタの１電極として兼
用しているため、メモリセルのレイアウト面積を効率的
に使うことができる。
である。第２図の例ではキヤパシタとして拡散領域とポ
リシリコンのセルプレート15とからなるプレーナ形キヤ
パシタを用いたが、本実施例では基板の上部に設けられ
た配線層（ポリシリコンなど）からなるセルプレート15
と配線層14cとからなるスタツクトキヤパシタを用いて
いる。基本的な効果は第２図の場合と同じであるがＮ形
拡散領域14aとＰ形拡散領域14bとを接続する配線層（例
えばタングステン）14cをキヤパシタの１電極として兼
用しているため、メモリセルのレイアウト面積を効率的
に使うことができる。
第４図はこの発明のさらに他の実施例の断面図を示し
たものである。Ｎ形基板25にＰ形エピ層層26を積み、基
板表面に穴を設け、その内壁に絶縁膜27を形成し、さら
に中にＰ形ポリシリコン14b′を埋めこんで底面にＮ形
基板25との接合を設ける。一方、Ｐ形エピ層26の表面に
Ｎ形拡散領域14aを設け、ここでもPN接合を形成する。
最後に、タングステンなどの高融点金属からなる配線層
14cでＰ形ポリシリコン14b′とＮ形拡散領域14aとを接
続する。このようにトレンチ形にすれば、本発明のメモ
リセルを小さい面積で実現することができる。
たものである。Ｎ形基板25にＰ形エピ層層26を積み、基
板表面に穴を設け、その内壁に絶縁膜27を形成し、さら
に中にＰ形ポリシリコン14b′を埋めこんで底面にＮ形
基板25との接合を設ける。一方、Ｐ形エピ層26の表面に
Ｎ形拡散領域14aを設け、ここでもPN接合を形成する。
最後に、タングステンなどの高融点金属からなる配線層
14cでＰ形ポリシリコン14b′とＮ形拡散領域14aとを接
続する。このようにトレンチ形にすれば、本発明のメモ
リセルを小さい面積で実現することができる。
以上のようにこの発明によれば、DRAMのメモリセルに
おいて、そのストレージノードにＮ形半導体、Ｐ形半導
体の両方の領域を含ませ、例えばＮ形半導体の領域は負
電位を印加したＰ形半導体で囲み、Ｐ形半導体の領域は
正電位を印加したＮ形半導体で囲むようにするとともに
両領域を相互に電気的に接続したことにより、リフレツ
シユが不要か、またはリフレツシユ間隔が非常に長く、
データ保持に要する電力の非常に小さいLSI用メモリが
得られる効果がある。
おいて、そのストレージノードにＮ形半導体、Ｐ形半導
体の両方の領域を含ませ、例えばＮ形半導体の領域は負
電位を印加したＰ形半導体で囲み、Ｐ形半導体の領域は
正電位を印加したＮ形半導体で囲むようにするとともに
両領域を相互に電気的に接続したことにより、リフレツ
シユが不要か、またはリフレツシユ間隔が非常に長く、
データ保持に要する電力の非常に小さいLSI用メモリが
得られる効果がある。
第１図はこの発明によるメモリセルの等価回路図、第２
図はこの発明の一実施例を示すメモリセルの断面図、第
３図および第４図はそれぞれこの発明の他の実施例を示
すメモリセルの断面図、第５図は従来のDRAMのメモリセ
ルの等価回路図および断面図、第６図は一般的なDRAMの
メモリアレイの略図、第７図は一般的なDRAMのリフレツ
シユ動作を説明するためのタイミング図である。 13……Ｐ形基板、14……ストレージノード、14a……Ｎ
形拡散領域、14b……Ｐ形拡散領域、14b′……Ｐ形ポリ
シリコン、14c……配線層、22……Ｎ形ウエル、25……
Ｎ形基板、26……Ｐ形ウエル。
図はこの発明の一実施例を示すメモリセルの断面図、第
３図および第４図はそれぞれこの発明の他の実施例を示
すメモリセルの断面図、第５図は従来のDRAMのメモリセ
ルの等価回路図および断面図、第６図は一般的なDRAMの
メモリアレイの略図、第７図は一般的なDRAMのリフレツ
シユ動作を説明するためのタイミング図である。 13……Ｐ形基板、14……ストレージノード、14a……Ｎ
形拡散領域、14b……Ｐ形拡散領域、14b′……Ｐ形ポリ
シリコン、14c……配線層、22……Ｎ形ウエル、25……
Ｎ形基板、26……Ｐ形ウエル。
Claims (1)
- 【請求項１】半導体中に設けた蓄積ノードに情報を記憶
する半導体メモリセルにおいて、蓄積ノードが、第１の
電位を印加した第１導電形の半導体中に設けた第２導電
形の半導体領域と、第２の電位を印加した第２導電形の
半導体中に設けた第１導電形の半導体領域とを電気的に
接続してなることを特徴とする半導体メモリセル。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2324268A JPH0821691B2 (ja) | 1990-11-26 | 1990-11-26 | 半導体メモリセル |
| US07/795,865 US5359215A (en) | 1990-11-26 | 1991-11-22 | Semiconductor memory cell for holding data with small power consumption |
| US08/223,187 US5473178A (en) | 1990-11-26 | 1994-04-05 | Semiconductor memory cell for holding data with small power consumption |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2324268A JPH0821691B2 (ja) | 1990-11-26 | 1990-11-26 | 半導体メモリセル |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04192463A JPH04192463A (ja) | 1992-07-10 |
| JPH0821691B2 true JPH0821691B2 (ja) | 1996-03-04 |
Family
ID=18163914
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2324268A Expired - Fee Related JPH0821691B2 (ja) | 1990-11-26 | 1990-11-26 | 半導体メモリセル |
Country Status (2)
| Country | Link |
|---|---|
| US (2) | US5359215A (ja) |
| JP (1) | JPH0821691B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5757693A (en) * | 1997-02-19 | 1998-05-26 | International Business Machines Corporation | Gain memory cell with diode |
| US20040010597A1 (en) * | 1999-04-22 | 2004-01-15 | Kirschner Hope L. | System and method for providing enhanced services in a multi-channel interactive distributed environment |
| KR100431814B1 (ko) * | 2002-05-30 | 2004-05-17 | 주식회사 하이닉스반도체 | 메모리 소자의 제조 방법 |
| US8542521B2 (en) * | 2011-09-12 | 2013-09-24 | Kabushiki Kaisha Toshiba | Semiconductor storage device including memory cells capable of holding data |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB1521955A (en) * | 1976-03-16 | 1978-08-23 | Tokyo Shibaura Electric Co | Semiconductor memory device |
| JPS544086A (en) * | 1977-06-10 | 1979-01-12 | Fujitsu Ltd | Memory circuit unit |
| US4392210A (en) * | 1978-08-28 | 1983-07-05 | Mostek Corporation | One transistor-one capacitor memory cell |
| JPS602780B2 (ja) * | 1981-12-29 | 1985-01-23 | 富士通株式会社 | 半導体装置 |
| FR2577339B1 (fr) * | 1985-02-12 | 1991-05-10 | Eurotechnique Sa | Memoire dynamique en circuit integre |
| JP2559397B2 (ja) * | 1987-03-16 | 1996-12-04 | 株式会社日立製作所 | 半導体集積回路装置及びその製造方法 |
| CA1299801C (en) * | 1987-03-31 | 1992-04-28 | Chung J. Lee | Soluble polyimidesiloxanes and methods for their preparation and use |
| US4927779A (en) * | 1988-08-10 | 1990-05-22 | International Business Machines Corporation | Complementary metal-oxide-semiconductor transistor and one-capacitor dynamic-random-access memory cell and fabrication process therefor |
| US5204990A (en) * | 1988-09-07 | 1993-04-20 | Texas Instruments Incorporated | Memory cell with capacitance for single event upset protection |
| US5006909A (en) * | 1989-10-30 | 1991-04-09 | Motorola, Inc. | Dram with a vertical capacitor and transistor |
-
1990
- 1990-11-26 JP JP2324268A patent/JPH0821691B2/ja not_active Expired - Fee Related
-
1991
- 1991-11-22 US US07/795,865 patent/US5359215A/en not_active Expired - Fee Related
-
1994
- 1994-04-05 US US08/223,187 patent/US5473178A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04192463A (ja) | 1992-07-10 |
| US5359215A (en) | 1994-10-25 |
| US5473178A (en) | 1995-12-05 |
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| S111 | Request for change of ownership or part of ownership |
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| R350 | Written notification of registration of transfer |
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