KR100431814B1 - 메모리 소자의 제조 방법 - Google Patents

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Abstract

본 발명은 메모리(Memory) 소자의 제조 방법에 관한 것으로, 특히 MOS(Metal Oxide Semiconductor)형 평판 캐패시터를 구비한 DRAM(Dynamic Random Access Memory) 셀(Cell) 형성 공정에 있어서, 상기 MOS형 평판 캐패시터와 워드 라인(Word Line) 사이에 누설전류의 발생을 방지하여 상기 MOS형 평판 캐패시터의 전하 손실을 억제하므로, DRAM의 리프레쉬(Refresh) 특성을 증가시켜 소자의 특성, 수율 및 신뢰성을 향상시키는 특징이 있다.

Description

메모리 소자의 제조 방법{Method for manufacturing a memory device}
본 발명은 메모리(Memory) 소자의 제조 방법에 관한 것으로, 특히 MOS(MetalOxide Semiconductor)형 평판 캐패시터를 구비한 DRAM(Dynamic Random Access Memory) 셀(Cell) 형성 공정에 있어서, 상기 MOS형 평판 캐패시터와 워드 라인(Word Line) 사이에 누설전류의 발생을 방지하여 소자의 특성, 수율 및 신뢰성을 향상시키는 메모리 소자의 제조 방법에 관한 것이다.
반도체 기판을 하부 전극으로 사용하고 상기 반도체 기판 상부에 유전막을 개재하며 형성되는 도전층을 상부 전극으로 사용하는 MOS형 평판 캐패시터를 사용한 메모리 소자의 제조 방법은 워드 라인 형성 공정과 MOS형 평판 캐패시터의 상부전극이 동시에 형성되기 때문에, 동일한 형태의 반복되는 모양을 가지는 상기 워드 라인 형성을 위한 DRAM 디자인 룰(Design rule)을 적용할 수 없어 일반적인 로직(Logic) 디자인 룰을 적용하여 DRAM 셀의 크기를 증가시키는 문제가 있었다.
상기 문제점은 공정 기술과 설계 기술의 발전에 의해 해결되고, 또한 최근 메모리 소자와 로직 소자를 동일 기판 상에 구현하는 SoC(System on a Chip)을 위하여 상기 MOS형 평판 캐패시터를 사용하는 제품들이 구현되고 있다.
도 1은 종래의 MOS형 평판 캐패시터를 구비한 DRAM 셀을 도시한 평면도이고, 도 2는 도 1의 Ⅰ-Ⅰ선상의 비트 라인용 콘택 형성전의 공정 단계를 도시한 단면도이다.
도 1과 도 2를 참조하면, 종래의 MOS형 평판 캐패시터를 구비한 DRAM 셀은 활성 영역(A)을 정의하는 소자분리막(12)이 구비된 반도체 기판(11) 상에 절연막(13)을 각각 개재하며 형성된 워드 라인(15)과 MOS형 평판 캐패시터의 상부전극(17), 상기 워드 라인(15)의 측벽과 MOS형 평판 캐패시터의 상부전극(17) 측벽에 각각 형성된 절연막 스페이서(Spacer)(19), 상기 워드 라인(15) 양측 및 상기 워드 라인(15)과 MOS형 평판 캐패시터의 상부전극(17) 사이의 반도체 기판(11) 표면 내에 형성된 소오스/드레인 영역(21), 상기 워드 라인(15), MOS형 평판 캐패시터의 상부전극(17) 및 소오스/드레인 영역(21) 각각의 상부부위에 형성되는 살리사이드(Salicide)층(22) 및 상기 워드 라인(15)과 MOS형 평판 캐패시터의 상부전극(17)을 포함한 하부 구조물 상측에 형성되며 상기 워드 라인(15) 사이의 소오스/드레인 영역(21)과 콘택(C)되는 비트 라인(Bit line)(23)으로 구성된다.
여기서, 상기 워드 라인(15)과 MOS형 평판 캐패시터의 상부전극(17) 사이의 간격이 일반적인 로직 디자인 룰을 따라야 하기 때문에 상기 절연막 스페이서(19) 형성 공정 시, 상기 워드 라인(15)과 MOS형 평판 캐패시터의 상부전극(17) 사이의 반도체 기판(11)이 노출되어, 상술한 바와 같이 상기 워드 라인(15)과 상기 MOS형 평판 캐패시터의 상부전극(17) 사이의 반도체 기판(11) 표면 내에도 소오스/드레인 영역(21)과 살리사이드층(22)이 형성된다.
그러나 종래의 메모리 소자의 제조 방법은 MOS형 평판 캐패시터를 구비한 DRAM 셀 형성 공정 시, 워드 라인과 상기 MOS형 평판 캐패시터 사이에 소오스/드레인 영역과 살리사이드층이 형성되어 누설전류가 증가하므로, 상기 MOS형 평판 캐패시터의 전하 손실이 발생되어 DRAM의 리프레쉬(Refresh) 특성이 감소되는 문제점이 있었다.
본 발명은 상기의 문제점을 해결하기 위해 안출한 것으로 MOS형 평판 캐패시터를 구비한 DRAM 셀 형성 공정 시 워드 라인과 상기 MOS형 평판 캐패시터 사이에 소오스/드레인 영역과 살리사이드층이 형성되는 것을 방지하는 소자의 제조 방법을 제공하는데 그 목적이 있다.
도 1은 종래의 MOS형 평판 캐패시터를 구비한 DRAM 셀을 도시한 평면도.
도 2는 도 1의 Ⅰ-Ⅰ선상의 비트 라인용 콘택 형성전의 공정 단계를 도시한 단면도.
도 3a 내지 도 3d는 본 발명의 실시 예에 따른 메모리 소자의 제조 방법을 도시한 단면도.
< 도면의 주요부분에 대한 부호의 설명 >
11, 31 : 반도체 기판 12 : 소자분리막
13 : 절연막 15, 33 : 워드 라인
17, 35 : MOS형 평판 캐패시터의 상부전극 19, 41: 절연막 스페이서
21 : 소오스/드레인 영역 22 : 살리사이드층
23 : 비트 라인 37 : 절연막
39 : BARC층
이상의 목적을 달성하기 위한 본 발명은,
MOS형 평판 캐패시터의 하부 전극을 반도체 기판으로 사용하는 메모리 소자의 제조 방법에 있어서,
상기 반도체 기판 상에 다수의 워드 라인과 다수의 MOS형 평판 캐패시터의 상부 전극을 형성하되, 상기 워드 라인간의 간격보다 상기 워드 라인에 인접하여 상기 상부 전극을 형성하는 단계와,
상기 구조 전면에 절연막을 형성하되. 상기 구조의 프로파일에 따라 상기 워드 라인간보다 상기 워드 라인과 MOS형 평판 캐패시터 사이에 작은 홈이 발생되는 단계와,
상기 작은 홈에 식각방지막을 형성하는 단계와,
상기 절연막을 전면 식각하여 상기 워드 라인의 측벽과 MOS형 평판 캐패시터의 상부 전극 측벽에 각각 절연막 스페이서를 형성하되, 상기 식각방지막에 의해 상기 워드 라인 사이의 반도체 기판만 노출되는 단계를 포함하는 메모리 소자의 제조 방법을 제공하는 것과,
상기 식각방지막을 BARC층 또는 SOG층으로 형성하는 것과,
상기 식각방지막을 감광막으로 형성하는 것을 특징으로 한다.
본 발명의 원리는 MOS형 평판 캐패시터를 구비한 DRAM 셀 형성 공정에 있어서, 상기 MOS형 평판 캐패시터의 상부 전극 측벽과 워드 라인의 측벽에 절연막 스페이서 형성 공정 시, 상기 워드 라인과 MOS형 평판 캐패시터 사이의 반도체 기판을 노출시키지 않으므로, 후속 공정에서 상기 워드 라인과 MOS형 평판 캐패시터 사이에 소오스/드레인 영역과 살리사이드층이 형성되지 않아 누설전류가 방지되고, 누설전류의 방지로 상기 MOS형 평판 캐패시터의 전하 손실을 억제하여 DRAM의 리프레쉬 특성을 증가시키기 위한 발명이다.
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하면 다음과 같다.
도 3a 내지 도 3d는 본 발명의 실시 예에 따른 메모리 소자의 제조 방법을 도시한 단면도이다.
도 3a를 참조하면, 활성 영역을 정의하는 소자분리막(32)이 구비된 반도체 기판(31) 상에 산화막, 다결정 실리콘층 및 감광막(도시하지 않음)을 순차적으로 형성한다.
그리고, 상기 감광막을 워드 라인과 MOS형 평판 캐패시터가 형성될 부위에 만 남도록 선택적으로 노광 및 현상한다.
그 후, 상기 감광막을 마스크로 상기 다결정 실리콘층과 산화막을 식각하여 워드 라인(33)과 MOS형 평판 캐패시터의 상부전극(35)을 형성한 다음, 상기 감광막을 제거한다.
그리고, 전면에 저농도 불순물 이온을 이온주입하고 드라이브인(Drive-in) 확산 공정을 진행하여 저농도 불순물 영역(36)을 형성한다.
이어, 상기 워드 라인(33)과 MOS형 평판 캐패시터의 상부전극(35)을 포함한 전면에 절연막(37)을 형성한다.
여기서, 상기 워드 라인(33) 사이의 간격보다 상기 워드 라인(33)과 MOS형 평판 캐패시터의 상부전극(35) 사이 간격이 작기 때문에, 상기 절연막(37)의 프로파일(Profile)은 상기 워드 라인(33)과 MOS형 평판 캐패시터의 상부전극(35) 사이에 상기 워드 라인(33) 사이보다 패턴 크기가 작은 홈(H)을 포함한다.
도 3b를 참조하면, 상기 절연막(37) 상에 상기 홈(H)을 채울 수 있는 두께로 BARC(Bottom Anti Reflective Coating)층(39)을 형성한다. 이때, 상기 BARC층(39) 대신에 감광막 또는 SOG(Spin On Glass)층과 같은 스핀 코팅(Spin coating) 방식으로 도포할 수 있는 절연막으로 형성할 수도 있다.
도 3c를 참조하면, 상기 BARC층(39)을 에치백하여 제거한다.
이때, 상기 BARC층(39)의 에치백 공정 시, 상기 홈(H)에만 상기 BARC층(39)이 잔류된다.
도 3d를 참조하면, 상기 절연막(37)을 에치백하여 절연막 스페이서(41)를 형성한다.
이때, 상기 절연막 스페이서(41) 형성 공정 시, 상기 홈(H)에 발생된 BARC층(39)의 잔류층에 의해 상기 워드 라인(33) 사이의 반도체 기판(31)만 노출되는 즉 상기 워드 라인(33)과 MOS형 평판 캐패시터의 상부전극(35) 사이의 반도체 기판(31)이 노출되지 않아, 후속 공정에서 상기 워드 라인(33)과 MOS형 평판 캐패시터 사이에 소오스/드레인 영역과 살리사이드층이 형성되지 않는다.
그 후, 후속 공정에 의해 상기 워드 라인(33) 양측의 반도체 기판(31) 표면 내에 소오스/드레인 영역을 형성하고, 상기 워드 라인(33), MOS형 평판 캐패시터의 상부전극(35) 및 소오스/드레인 영역 각각의 상부부위에 살리사이드층을 형성하며, 상기 워드 라인(33)과 MOS형 평판 캐패시터의 상부전극(35)을 포함한 하부 구조물 에 콘택된 비트 라인을 형성한다.
본 발명의 메모리 소자의 제조 방법은 MOS형 평판 캐패시터를 구비한 DRAM 셀 형성 공정에 있어서, 상기 MOS형 평판 캐패시터의 상부 전극 측벽과 워드 라인의 측벽에 절연막 스페이서 형성 공정 시, 상기 워드 라인과 MOS형 평판 캐패시터 사이의 반도체 기판을 노출시키지 않으므로, 후속 공정에서 상기 워드 라인과 MOS형 평판 캐패시터 사이에 소오스/드레인 영역과 살리사이드층이 형성되지 않아 누설전류가 방지되고, 누설전류의 방지로 상기 MOS형 평판 캐패시터의 전하 손실을 억제하여 DRAM의 리프레쉬 특성을 증가시켜 소자의 특성, 수율 및 신뢰성을 향상시키는 효과가 있다.

Claims (3)

  1. MOS형 평판 캐패시터의 하부 전극을 반도체 기판으로 사용하는 메모리 소자의 제조 방법에 있어서,
    상기 반도체 기판 상에 다수의 워드 라인과 다수의 MOS형 평판 캐패시터의 상부 전극을 형성하되, 상기 워드 라인간의 간격보다 상기 워드 라인에 인접하여 상기 상부 전극을 형성하는 단계와,
    상기 구조 전면에 절연막을 형성하되. 상기 구조의 프로파일에 따라 상기 워드 라인간보다 상기 워드 라인과 MOS형 평판 캐패시터 사이에 작은 홈이 발생되는 단계와,
    상기 작은 홈에 식각방지막을 형성하는 단계와,
    상기 절연막을 전면 식각하여 상기 워드 라인의 측벽과 MOS형 평판 캐패시터의 상부 전극 측벽에 각각 절연막 스페이서를 형성하되, 상기 식각방지막에 의해 상기 워드 라인 사이의 반도체 기판만 노출되는 단계를 포함하는 메모리 소자의 제조 방법.
  2. 제 1 항에 있어서,
    상기 식각방지막을 BARC층 또는 SOG층으로 형성함을 특징으로 하는 메모리 소자의 제조 방법.
  3. 제 1 항에 있어서,
    상기 식각방지막을 감광막으로 형성함을 특징으로 하는 메모리 소자의 제조 방법.
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