KR970000717B1 - 캐패시터 제조방법 - Google Patents
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Abstract
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Description
제1도는 종래기술에 따른 캐패시터 단면도.
제2도는 본 발명의 일실시예에 따른 캐패시터 제조 공정 단면도.
* 도면의 주요부분에 대한 부호의 설명
1 : 실리콘 기판 2 : 필드산화막
3 : 게이트 산화막 4 : 게이트 전극
5 : 스페이서 산화막 6 : 소오스/드레인 이온주입영역
7,12 : 포토레지스트 8 : 질화막
9,11 : 전하저장전극용 폴리실리콘막
10 : 산화막 13 : 유전체막
14 : 플레이트 전극
본 발명은 반도체 소자의 제조공정중 캐패시터 제조방법에 관한 것으로, 특히 소자들을 전기적으로 절연시키기 위한 필드 산화막내에 트렌치를 형성하여 캐패시턴스를 증대시키기 위한 캐패시터 제조방법에 관한 것이다.
디램(Dynamic Random Access Memory : DRAM)을 비롯한 범용의 반도체 소자가 점차 고집적화 되어감에 따라 단위 셀당 전하저장전극이 형성될 메모리 셀(cell)의 면적이 감소되고 있어 이에 따른 단위 셀당 필요시되는 전하저장 용량의 확보에 있어서 한계에 부딪히고 있다.
특히, 초고집적용 반도체 소자에 있어서는 캐패시터의 전하저장전극의 용량 감소로 알파(α) 입자에 의한 소프트 에러(soft error)가 증대되게 된다.
이에 따라 일정수준 이상의 전하저장전극의 용량 확보를 위해 고도의 공정기술 개발과 아울러 소자의 신뢰성 확보는 절실한 해결과제가 되고 있다.
종래의 캐패시터중 비교적 많은 양의 전하저장전극의 용량을 확보할 수 있는 캐패시터의 구조는 첨부된 도면 제1도에 도시된 바와 같다.
여기서 도면부호1은 실리콘 기판, 2는 필드 산화막, 3은 게이트 산화막, 4는 게이트 전극, 5는 산화막 스페이서, 6은 소오스/드레인 이온주입영역, 8은 질화막, 9,11'는 전하저장전극, 13은 유전체막 및 14는 플레이트 전극을 각각 나타낸다.
도면에 도시된 바와 같이 전하저장전극의 모서리 부분에서 수직한 구조로 형성됨으로써 표면적을 넓혀 비교적 많은 양의 전하저장전극의 용량을 얻을 수 있다.
그러나, 상기와 같은 종래기술에 따라 캐패시터를 형성하게 될 경우 소자의 고집적화에 따라 수직으로 형성되는 전하저장전극의 높이에 제한이 있게 되고, 따라서 더 이상의 전하저장전극의 용량 확보는 어렵게 된다.
상기와 같은 문제점을 해결하기 위하여 안출된 본 발명은 고집적화에 부응하여 주어진 메모리 셀 내에서 충분한 크기의 전하저장전극의 용량을 확보할 수 있는 캐패시터 제조방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위하여 본 발명은 필드 산화막이 기형성된 반도체 기판상에 통상적인 트랜지스터를 형성하는 단계 ; 소정부위의 상기 필드 산화막을 식각하여 트렌치를 형성하는 단계 ; 상기 트렌치된 필드산화막의 절연 효과를 증가시키기 위한 절연막을 전체구조 상부에 증착한 후, 식각하여 상기 트렌치 내부에 잔류시키는 단계 ; 전체구조 상부에 전하저장전극용 제1전도막을 형성하고, 식각하여 패턴을 정의하는 단계 ; 전체구조 상부에 제1평탄화막을 형성하고, 소정부위의 상기 제1평탄화막을 선택식각하여 상기 전하저장전극용 제1전도막 패턴을 노출시키는 단계 ; 전체구조 상부에 전하저장전극용 제2전도막을 형성하는 단계 ; 상기 제2전도막상에 제2평탄화막을 형성하는 단계 ; 상기 제1평탄화막상에 수평으로 형성된 상기 전하저장전극용 제2전도막을 제거하여 전하저정전극용 제2전도막 패턴을 정의하여 최종적인 전하저장전극을 정의하는 단계 ; 상기 제2평탄화막을 제거하는 단계 및 상기 전하저장전극상에 유전체막과 플레이트 전극을 차례로 형성하는 단계를 포함하는 것을 특징으로 한다.
이하, 첨부된 도면 제2도를 참조하여 본 발명을 상술한다.
제2a도 내지 제2d도는 본 발명의 일실시예에 따른 캐패시터를 제조 공정 단면도이다.
먼저, 제2a도는 실리콘 기판(1)상에 필드 산화막(2), 게이트 산화막(3) 및 게이트 전극(4)을 차례로 형성하고, 상기 실리콘 기판(1)에 대해 저농도 불순물 이온주입 공정을 실시한 후, 상기 게이트 전극(4) 측벽에 산화막 스페이서(5)를 형성한 다음, 고농도 불순물 이온주입 공정을 실시하여 LDD(Lightly Doped Drain)구조의 소오스/드레인 영역(6)을 형성하여 통상적인 트랜지스터를 구성한 상태의 단면도이다.
이어서, 제2b도는 전체구조 상부에 제1포토레지스트(7)를 도포하고, 소정의 마스크를 사용한 일련의 노광·현상 공정에 의해 제1포토레지스트(7)를 정의한 다음, 이를 식각마스크로 상기 필드 산화막(2)의 소정영역을 식각하여 트렌치를 형성한 상태의 단면도이다.
이때, 상기 필드 산화막(2)의 일부를 식각하여 상기 필드 산화막(2)내에 트렌치를 형성하는 것은 본 발명의 요지 단계로, 상기 트렌치 형성을 위한 필드 산화막(2)의 식각 타겟은 상기 필드 산화막(2)의 전체두께의 절반이상이 되도록 설정하며, 이는 보다 많이 전하저장전극의 용량을 확보함과 동시에 필드 산화막의 원역할인 소자 상호간의 절연도를 최상으로 유지할 수 있을 만큼의 두께로 한다.
계속해서, 제2c도는 상기 제1포토레지스트(7)를 제거하고, 상기 트렌치된 필드 산화막(2)의 절연 효과를 증가시키기 위한 질화막(8)을 전체 구조 상부에 증착한 후, 소정의 마스크를 사용한 식각 공정에 의해 상기 질화막(8)을 패터닝한 다음, 전체구조 상부에 전하저장전극용 제1폴리실리콘막의 증착 및 불순물 도핑 공정을 실시하고, 사진 식각법에 의해 식각하여 전하저장전극용 제1폴리실리콘막(9)을 정의한다.
이어서, 전체구조 상부에 화학기상증착(CVD ; Chemical Vapor Deposition)방식에 의해 산화막(10)을 증착하여 평탄화하고 상기 산화막(10)을 선택식각하여 상기 전하저장전극용 제1폴리실리콘막(9)이 드러날때까지 상기 산화막(10)을 제거한 후, 전체구조 상부에 전하저장전극용 제2폴리실리콘막(11)을 형성한 다음, 전체구조 상부에 제2포토레지스트(12)를 도포하고 에치백하여 평탄화한 단면도로서, 상기 제2포토레지스트(12)는 반드시 상기 전하저장전극용 제2폴리실리콘막(11)의 최상부면이 드러나도록 한다.
이때, 상기 평탄화를 위한 제2포토레지스트 대신 SOG(Spin-On-Glass)막을 사용할 수 있다.
마지막으로, 제2d도는 상기 제2포토레지스트(12)를 식각장벽으로 상기 산화막(10)이 드러날때까지 상기 산화막(10) 상부에 수평으로 형성된 상기 전하저장전극용 제2폴리실리콘막(11)을 제거하여 상기 전하저장전극용 제1폴리실리콘막(9)과 접하면서 수직한 구조를 갖는 전하저장전극용 제2폴리실리콘막(11')을 정의하여 상기 트렌치 측벽에까지 확장된 전하저장전극을 형성한 후, 상기 산화막(10) 및 제2포토레지스트(12)를 제거한 다음, 전체구조 상부에 유전막(13)과 플레이트 전극(14)을 각각 형성하여 최종적인 캐패시터를 구성한 상태를 도시한 단면도이다.
상기와 같이 이루어지는 본 발명은 필드 산화막의 소정부위를 식각하여 트렌치를 형성한 후, 상기 트렌치 측벽에까지 확장된 전하저장전극을 형성하여 전하저정전극의 표면적을 증대시킴으로써, 종래의 기판 상부로의 전하저장전극 표면적 확대의 한계를 극복하고 전하저장전극의 용량을 극대화시킬 수 있는 효과가 있다.
Claims (6)
- 필드 산화막이 기형성된 반도체 기판상에 통상적인 트랜지스터를 형성하는 단계 ; 소정부위의 상기 필드 산화막을 식각하여 트렌치를 형성하는 단계 ; 상기 트렌치된 필드 산화막의 절연 효과를 증가시키기 위한 절연막을 전체구조 상부에 증착한 후, 식각하여 상기 트렌치 내부에 잔류시키는 단계 ; 전체구조 상부에 전하저장전극용 제1전도막을 형성하고, 식각하여 패턴을 정의하는 단계 ; 전체구조 상부에 제1평탄화막을 형성하고, 소정부위의 상기 제1평탄화막을 선택식각하여 상기 전하저장전극용 제1전도막 패턴을 노출시키는 단계 ; 전체구조 상부에 전하저장전극용 제2전도막을 형성하는 단계 ; 상기 제2전도막상에 제2평탄화막을 형성하는 단계 ; 상기 제1평탄화막상에 수평으로 형성된 상기 전하저장전극용 제2전도막을 제거하여 전하저장전극용 제2전도막 패턴을 정의하여 최종적인 전하저장전극을 정의하는 단계 ; 상기 제2평탄화막을 제거하는 단계 ; 및 상기 전하저장전극상에 유전체막과 플레이트 전극을 차례로 형성하는 단계를 포함해서 이루어진 캐패시터 제조방법.
- 제1항에 있어서, 상기 트렌치 형성을 위한 상기 필드 산화막의 식각 공정시 식각 타겟은 상기 필드 산화막의 전체 두께의 1/2 이상인 것을 특징으로 하는 캐패시터 제조방법.
- 제1항에 있어서, 상기 제1평탄화막은 화학기상증착방식에 의해 형성된 산화막인 것을 특징으로 하는 캐패시터 제조방법.
- 제1항에 있어서, 상기 제2평탄화막은 포토레지스트 또는 스핀-온-글래스막 중 어느 하나인 것을 특징으로 하는 캐패시터 제조방법.
- 제1항에 있어서, 상기 트렌치된 필드 산화막의 절연 효과를 증가시키기 위해 형성하는 절연막을 질화막인 것을 특징으로 하는 캐패시터 제조방법.
- 제1항 또는 제3항에 있어서, 상기 산화막의 식각 공정시 트렌치내에 소정 두께로 잔류시켜 상기 필드 산화막의 소자간 절연 특성을 증진시키는 것을 특징으로 하는 캐패시터 제조방법.
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