JP2000208728A - 半導体装置およびその製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 本発明はストレージノードを備える半導体装
置に関し、高い集積度と、優れた省電力特性とを有し、
安価に、かつ高い歩留まりで製造するうえで好適な構造
を実現することを目的とする。 【解決手段】 シリコン基板３２上に複数のトランスフ
ァゲート３４を形成する。トランスファゲート３４を覆
う層間膜４４を設ける。層間膜４４の上に、導電材料に
より、中空ノード４８を形成する。トランスファゲート
４４を露出させることなく層間膜４４を貫通して、中空
ノード４８の内部にシリコン基板３２の表面を露出させ
るコンタクトホール４６を形成する。中空ノード４８の
内面からシリコン基板３２の露出部に至る領域におい
て、コンタクトホール４６の内面を所定膜厚で覆う導電
層５０を形成する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体装置および
その製造方法に係り、特に、ストレージノードを備える
半導体装置およびその製造方法に関する。

【０００２】

【従来の技術】図２４は、従来の半導体装置１０の断面
図を示す。また、図２５は、従来の半導体装置１０の構
造を上面から透視して表した図を示す。図２４に示す如
く、半導体装置１０は、複数のビットライン１２を備え
ている。ビットライン１２は、ＴＥＯＳ（Tetra Ethyl
Ortho Silicate）膜１４により覆われている。ＴＥＯＳ
膜１４の上部にはＳｉＮ膜１６が形成されている。

【０００３】半導体装置１０は、また、ＴＥＯＳ膜１４
やＳｉＮ膜１６等を貫通するストレージノードコンタク
ト（以下、「ＳＣ」と称す）１８を備えている。更に、
半導体装置１０は、ＳｉＮ膜１６の上部に、ＳＣ１８と
接触するストレージノード２０を備えている。ＳＣ１８
およびストレージノード２０は、共にドープトポリシリ
コンで構成されている。ストレージノード２０の上部に
は、図示しないセルプレートおよび電極層が、それぞれ
誘電材料および導電材料により形成される。ストレージ
ノード２０は、セルプレートおよび電極層と共に、電荷
を蓄えるキャパシタとして機能する。

【０００４】図２５において、半導体装置１０は、ビッ
トライン１２が左右方向に延在するように描かれてい
る。図２５に示す如く、半導体装置１０のシリコン基板
には、分離酸化膜により分離された複数の活性領域２２
が形成されている。活性領域２２の上層には、ビットラ
イン１２と直交する方向に延在する複数のトランスファ
ゲート２４が形成されている。トランスファゲート２４
の両側には、シリコン酸化膜により配線枠２６が設けら
れている。トランスファゲート２４とビットライン１２
との間には、両者を絶縁するための層間膜が形成されて
いる。

【０００５】活性領域２２において、トランスファゲー
ト２４の下部に位置する領域は、トランジスタのチャネ
ル領域として機能する。また、活性領域２２の、チャネ
ル領域の両側に位置する領域は、それぞれ、トランジス
タのソース・ドレイン領域として機能する。それらのソ
ース・ドレイン領域は、ＳＣ１８またはビットラインコ
ンタクト（以下、「ＢＣ」と称す）２８を介して、スト
レージノード２０およびビットライン１２の何れか一方
に接続されている。

【０００６】

【発明が解決しようとする課題】従来の半導体装置１０
において、ＳＣ１８は、ビットライン１２と干渉しない
ように、すなわち、ビットライン１２と短絡しないよう
に形成することが必要である。また、従来の半導体装置
１０において、ＳＣ１８は、シリコン基板の活性領域２
２とストレージノード２０との間に介在する複数の層、
すなわち、トランスファゲート２４やビットライン１２
を含む複数の層間膜を貫通するように形成することが必
要である。このため、上述した従来の構造で６４メガビ
ット程度のＤＲＡＭを構成するためには、ＳＣ１８の形
状を、０．１μｍ程度の直径を有し、かつ、１μｍ程度
の長さを有する形状とすることが要求される。

【０００７】半導体装置１０の製造過程において、ＳＣ
１８の直径を０．１μｍ程度とするためには、ＳＣ１８
用のコンタクトホールを開口するための写真製版を、高
精度な装置を用いて、すなわち、高精度な位置合わせを
可能とするステッパモータを備える装置を用いて行うこ
とが必要である。また、このようなコンタクトホールの
形成には、高精度な写真製版を可能とするハーフトーン
マスクを用いること、および、ホールの開口後にその径
を縮小させるための処理を行うことが必要となる。この
ため、従来の構造によっては、集積度の高いＤＲＡＭを
安価に製造することが困難であった。

【０００８】半導体装置１０において、ＳＣ１８と活性
領域２２との接触抵抗、および、ＳＣ１８とストレージ
ノード２０との接触抵抗は、ＳＣ１８の直径が細いほど
大きくなる。従って、ＳＣ１８の直径が０．１μｍ程度
しか確保できない構造においては、ストレージノード２
０と活性領域２２との間に大きな電気抵抗が生じ易い。
このため、上記従来の構造によっては、集積度が高く、
かつ、消費電力の少ないＤＲＡＭを実現することが困難
であった。

【０００９】更に、半導体装置１０において、個々のメ
モリセルにおける容量を確保するためには、ストレージ
ノード２０の表面積を確保することが必要である。上記
従来の構造において、ストレージノード２０の表面積
は、その高さを高めることにより増大させることができ
る。しかし、ストレージノード２０の高さを高めるほ
ど、製造過程においてストレージノード２０が倒れ易く
なる。このため、上記従来の構造によっては、集積度の
高いＤＲＡＭを高い歩留まりで製造することが困難であ
った。

【００１０】本発明は、上記のような課題を解決するた
めになされたもので、高い集積度と、優れた省電力特性
とを有し、安価に、かつ高い歩留まりで製造することの
できる半導体装置を提供することを第１の目的とする。
また、本発明は、高い集積度と優れた省電力特性とを有
する半導体装置を、安価に、かつ、高い歩留まりで製造
することのできる製造方法を提供することを第２の目的
とする。

【００１１】

【課題を解決するための手段】請求項１記載の発明は、
半導体装置であって、シリコン基板上に形成される複数
の第１配線と、前記第１配線を覆う層間膜と、前記層間
膜の上に導電材料で形成される中空ノードと、前記第１
配線を露出させることなく前記層間膜を貫通して、前記
中空ノードの内部に前記シリコン基板の表面を露出させ
るコンタクトホールと、前記中空ノードの内面から前記
シリコン基板の露出部に至る領域において、前記コンタ
クトホールの内面を所定膜厚で覆う導電層と、を備える
ことを特徴とするものである。

【００１２】請求項２記載の発明は、請求項１記載の半
導体装置であって、前記中空ノードの上部に、前記中空
ノードと絶縁された複数の第２配線を備えることを特徴
とするものである。

【００１３】請求項３記載の発明は、請求項２記載の半
導体装置であって、前記中空ノードは、前記第２配線と
垂直な方向に、前記第２配線の間隔に比して大きな幅を
有することを特徴とするものである。

【００１４】請求項４記載の発明は、請求項１記載の半
導体装置であって、前記層間膜は、第１層間膜と第２層
間膜とを備え、前記第１層間膜と前記第２層間膜との間
に、前記コンタクトホールと干渉しないように形成され
た複数の第２配線を備えることを特徴とするものであ
る。

【００１５】請求項５記載の発明は、請求項２乃至４の
何れか１項記載の半導体装置であって、前記第１配線の
側面を所定の膜厚で覆う配線枠と、前記配線枠の間の領
域において前記シリコン基板と前記第２配線とを導通さ
せる第２配線用コンタクトと、を備えると共に、前記中
空ノードは、前記第２配線と平行な方向に、前記第１配
線のピッチの０．５倍より大きく、前記第１配線の間隔
と、前記第１配線の幅の２倍の幅と、前記配線枠の膜厚
の２倍の厚さとの和より小さな幅を有することを特徴と
するものである。

【００１６】請求項６記載の発明は、請求項１乃至５の
何れか１項記載の半導体装置であって、前記コンタクト
ホールの内面を覆う前記導電層の表面には、粗面化処理
が施されていることを特徴とするものである。

【００１７】請求項７記載の発明は、請求項１乃至６の
何れか１項記載の半導体装置であって、前記層間膜は、
リンおよびボロンを含まないＴＥＯＳ膜で構成された絶
縁層を備えることを特徴とするものである。

【００１８】請求項８記載の発明は、請求項１乃至６の
何れか１項記載の半導体装置であって、前記層間膜は、
リンおよびボロンを含むＢＰＴＥＯＳ膜で構成された絶
縁層を備えることを特徴とするものである。

【００１９】請求項９記載の発明は、半導体装置の製造
方法であって、シリコン基板上に複数の第１配線を形成
するステップと、前記第１配線を覆う層間膜と、前記層
間膜の上に導電材料を堆積させるステップと、前記導電
材料をエッチングして、中空ノードの内面を形成するス
テップと、前記第１配線を露出させないように前記層間
膜をエッチングすることにより、前記中空ノードの内部
に、前記シリコン基板の表面を露出させるコンタクトホ
ールを形成するステップと、前記中空ノードの内面から
前記シリコン基板の露出部に至る領域において、前記コ
ンタクトホールの内面を所定膜厚で覆う導電層を形成す
るステップと、前記導電材料をエッチングして、中空ノ
ードの外面を形成するステップと、を備えることを特徴
とするものである。

【００２０】請求項１０記載の発明は、請求項９記載の
製造方法であって、前記中空ノードの上部に、前記中空
ノードと絶縁された複数の第２配線を形成するステップ
を備えることを特徴とするものである。

【００２１】請求項１１記載の発明は、請求項１０記載
の製造方法であって、前記中空ノードは、前記第２配線
と垂直な方向に、前記第２配線の間隔に比して大きな幅
を有するように形成されることを特徴とするものであ
る。

【００２２】請求項１２記載の発明は、請求項９記載の
製造方法であって、前記層間膜を形成するステップは、
第１層間膜を形成するステップと、第２層間膜を形成す
るステップとを備え、前記第１層間膜と前記第２層間膜
との間に、前記コンタクトホールと干渉しないように、
複数の第２配線を形成するステップと、を備えることを
特徴とするものである。

【００２３】請求項１３記載の発明は、請求項９乃至１
２の何れか１項記載の製造方法であって、前記層間膜
は、前記第１配線の配線間にくぼみを有するように形成
されると共に、前記コンタクトホールを形成するステッ
プは、前記中空ホールの内部において、前記層間膜の、
前記くぼみを含む所定領域をエッチングするステップを
含むことを特徴とするものである。

【００２４】請求項１４記載の発明は、請求項９乃至１
３の何れか１項記載の製造方法であって、前記第１配線
の側面を所定の膜厚で覆う配線枠を形成するステップ
と、前記配線枠の間の領域において前記シリコン基板と
前記第２配線とを導通させる第２配線用コンタクトを形
成するステップとを備えると共に、前記中空ノードは、
前記第２配線と平行な方向に、前記第１配線のピッチの
０．５倍より大きく、前記配線枠の膜厚の２倍の厚さと
前記ピッチとの和より小さな幅を有するように形成され
ることを特徴とするものである。

【００２５】請求項１５記載の発明は、請求項９乃至１
４の何れか１項記載の製造方法であって、前記コンタク
トホールの内面を覆う前記導電層を形成するステップ
は、前記中空ノードの内面、前記コンタクトホールの内
面、および、前記コンタクトホールの底部に、所定の表
面粗度を有する導電膜を形成する粗面化処理を含むこと
を特徴とするものである。

【００２６】

【発明の実施の形態】以下、図面を参照してこの発明の
実施の形態について説明する。尚、各図において共通す
る要素には、同一の符号を付して重複する説明を省略す
る。

【００２７】実施の形態１．図１は、本発明の実施の形
態１の半導体装置３０の断面図を示す。また、図２は、
本実施形態の半導体装置３０の構造を上面から透視して
表した図を示す。

【００２８】図１に示す如く、本実施形態の半導体装置
３０は、シリコン基板３２を備えている。シリコン基板
３２の上部には、平行に延在する複数のトランスファゲ
ート３４が形成されている。トランスファゲート３４
は、ドープトポリシリコンで形成される下層３６と、タ
ングステンシリサイドで形成される上層３８とを備えて
いる。トランスファゲート３４の上面は、酸化膜４０に
より覆われている。また、トランスファゲート３４の側
面は、酸化膜で形成された配線枠４２により覆われてい
る。

【００２９】トランスファゲート３４を覆う酸化膜４０
および配線枠４２は、更に、一部の部位を除き、酸化膜
（ＴＥＯＳ）で形成された層間膜４４により覆われてい
る。層間膜４４には、コンタクトホール４６が形成され
ている。コンタクトホール４６は、トランスファゲート
３４を覆う酸化膜４０および配線枠４２の一部を露出さ
せると共に、隣り合う２本のトランスファゲート３４の
間においてシリコン基板３２を露出させるように形成さ
れている。

【００３０】層間膜４４の上部には、コンタクトホール
４６を取り囲むように中空ノード４８が形成されてい
る。中空ノード４８は、ドープトポリシリコンにより構
成されている。中空ノード４８の上面および内面、コン
タクトホール４６の内面（酸化膜４２および配線枠の露
出面を含む）、およびコンタクトホール４６の内部に露
出するシリコン基板３２の表面は、所定の表面粗度を有
する導電層５０で覆われている。導電層５０は、ドープ
トポリシリコンにより構成されている。

【００３１】中空ノード４８の壁面および導電層５０
（以下、これらを合わせて「ストレージノード５１」と
称す）は、誘電材料で形成されるセルプレート（図示せ
ず）により覆われる。更に、そのセルプレートは、導電
材料で形成される電極層（電極層）により覆われる。ス
トレージノード５１は、セルプレートおよび電極層と共
に、メモリセルのキャパシタとして機能する。

【００３２】図２において、半導体装置３０は、トラン
スファゲート３４が上下方向に延在するように描かれて
いる。図２に示す如く、シリコン基板３２の表面には、
分離酸化膜により分離された複数の活性領域５２が形成
されている。活性領域５２のうち、トランスファゲート
２４の下部に位置する領域は、トランジスタのチャネル
領域として機能する。また、活性領域５２の、チャネル
領域の両側に位置する領域は、それぞれ、トランジスタ
のソース・ドレイン領域として機能する。

【００３３】半導体装置３０において、ストレージノー
ド５１は、コンタクトホール４６の底部が活性領域５２
のソースドレイン領域に開口するように設けられる。換
言すると、半導体装置３０は、ストレージノード５１の
底部が活性領域５２のソースドレイン領域と電気的に導
通するように製造される。

【００３４】また、半導体装置３０において、ストレー
ジノード５１の上層には、トランスファゲート３４と直
交する方向に延在する複数のビットライン５４が形成さ
れる。ビットライン５４は、ビットラインコンタクト
（ＢＣ）５６を介して、活性領域２２のソースドレイン
領域（ストレージノード５１と導通していない側のソー
スドレイン領域）と導通している。上記の構造が実現さ
れることにより、活性領域５２に形成されるトランジス
タとストレージノード５１とによってメモリセルが実現
される。

【００３５】上述の如く、本実施形態の半導体装置３０
においては、ビットライン５４が、ストレージノード５
１の上部に形成される。このため、ストレージノード５
１は、ビットライン５４との干渉を考慮することなく設
計することができる。換言すると、ストレージノード５
１の設計は、ストレージノード５１相互の干渉、およ
び、ストレージノード５１とＢＣ５２との干渉だけを考
慮して行うことができる。

【００３６】このため、半導体装置３０において、スト
レージノード５１は、図２に示す如く、ビットライン５
４と直交する方向に、相互干渉が生じない範囲で、ビッ
トライン５４の間隔に比して大きな幅を有している。ま
た、ストレージノード５１は、ビットライン５４と平行
な方向に、ＢＣ５６との干渉が生じない程度に十分に大
きな幅を有している。より具体的には、ストレージノー
ド５１には、トランスファゲートのピッチの半分より大
きく、かつ、トランスファゲート３４のピッチの約１．
５倍（正確には、トランスファゲート３４の間隔と、ト
ランスファゲート３４の２本分の幅と、配線枠４２の２
本分の幅との和）を越えない幅が、ビットライン５４と
平行な方向に確保されている。

【００３７】更に、半導体装置３０において、コンタク
トホール４６の底部、すなわち、ストレージノード５１
と活性領域５２との接触部は、ビットライン５４と直交
する方向に、ほぼビットライン５４の間隔と等しい幅を
有している。また、コンタクトホール４６の底部は、ビ
ットライン５４と平行な方向に、トランスファゲート３
４の間隔の半分程度の幅を有している。

【００３８】このように、本実施形態においては、スト
レージノード５１およびコンタクトホール４６の底部
が、共に大きな断面積を有している。

【００３９】ストレージノード５１が、上記の如く大き
な断面積を有していると、ストレージノード５１の高さ
をさほど高くすることなく、大きなキャパシタンスを得
ることができる。更に、本実施形態においては、ストレ
ージノード５１の内壁が上記の如く粗面化されている。
このため、半導体装置３０によれば、高い集積度が要求
される場合であっても、ストレージノード５１の高さを
十分に抑制しつつ、十分なキャパシタンスを確保するこ
とができる。ストレージノード５１の高さが抑制できる
と、製造過程におけるストレージノード５１の倒れを有
効に防止することができる。従って、本実施形態の半導
体装置３０によれば、高い集積度と高い歩留まりとを実
現することができる。

【００４０】コンタクトホール４６の底部が上記の如く
大きな断面積を有する場合、コンタクトホール４６を形
成するための写真製版の際に、さほど高い精度が必要と
されない。従って、半導体装置３０は、安価な装置およ
び安価なマスクを用いて、安価に製造することができ
る。更に、コンタクトホール４６の底部が上記の如く大
きな断面積を有していると、シリコン基板３２の活性領
域５２とストレージノード５１との間の電気抵抗を十分
に小さな値とすることができる。このため、半導体装置
３０によれば、十分に優れた省電力特性を実現すること
ができる。

【００４１】次に、図３乃至図１０を参照して、本実施
形態の半導体装置３０の製造方法について説明する。図
３に示す如く、半導体装置３０の製造過程では、公知の
手法により、シリコン基板３２の上部に、トランスファ
ゲート３４、酸化膜４０および配線枠４２が形成され
る。

【００４２】シリコン基板３２の上部には、トランスフ
ァゲート３４が覆われるように層間膜４４（酸化膜）が
形成される。層間膜４４は、シリコン基板３２の全面に
ＴＥＯＳを所定膜厚だけ堆積させることにより形成され
る。層間膜４４の表面には、トランスファゲート３４の
膜厚に起因する段差が形成される。すなわち、層間膜４
４の、トランスファゲート３４の間の領域にはくぼみ５
８が形成される。

【００４３】層間膜に適した酸化膜としては、ＢＰＴＥ
ＯＳ、すなわち、ボロン（Ｂ）およびリン（Ｐ）を含有
するＴＥＯＳが知られている。ＢＰＴＥＯＳを用いて層
間膜を形成することによれば、ＴＥＯＳを用いて層間膜
を形成する場合に比して、層間膜の表面を平坦化するこ
とができる。しかしながら、ＢＰＴＥＯＳを用いて層間
膜を形成するためには、ウェハ毎の処理（枚葉処理）を
行う必要がある。一方、ＴＥＯＳを用いて層間膜を形成
する場合には、複数のウェハをバッチ処理することがで
きる。

【００４４】層間膜４４の表面に現れる段差は、その下
部に形成される配線層が多数となるほど大きくなりやす
い。本実施形態において、層間膜４４の下部には、配線
層が一層（トランスファゲート３４の層）だけ形成され
る。このため、半導体装置３０において、層間膜４４の
段差は、配線層４４をＴＥＯＳで形成しても比較的小さ
く抑制することができる。従って、本実施形態の半導体
装置３０によれば、配線層４４の段差を抑制しつつ、優
れた生産性を実現することができる。

【００４５】層間膜４４の上部には、所定濃度で不純物
を含有するポリシリコン層６０が形成される。ポリシリ
コン層６０には、８０００オングストローム程度の膜厚
が付与される。

【００４６】図４に示す如く、ポリシリコン層６０の上
部には、写真製版によりフォトレジスト６２が形成され
る。フォトレジスト６２には、中空ノード４８（図１参
照）の中空部に対応する開口６４が形成されている。開
口６４の幅は、トランスファゲート３４と垂直な方向、
および、トランスファゲート３４と平行な方向の何れに
おいても、十分に大きく確保することができる。従っ
て、フォトレジスト６２を形成するための写真製版処理
は、安価な設備を用いて、かつ、安価なマスクを用いて
行うことができる。

【００４７】図５に示す如く、ポリシリコン層６０は、
フォトレジスト６２をマスクとする異方性エッチングに
よりエッチングされる。上記の異方性エッチングが行わ
れることにより、開口６４の内部に、層間膜４４の所定
領域（くぼみ５８を含む領域）が露出する。

【００４８】次に、開口６４の内部に露出した層間膜４
４が、ドライエッチングにより除去される。上記のドラ
イエッチングは、シリコン基板３２に対して酸化膜を高
い選択比で除去し得る条件で行われる。また、上記のド
ライエッチングは、くぼみ５８の部分における層間膜４
４が除去されて、その部分にシリコン基板３２が露出す
るまで継続される。

【００４９】層間膜４４は、くぼみ５８の部分と、酸化
膜４０を覆う部分とに、ほぼ同じ膜厚を有している。従
って、上記のドライエッチングによれば、トランスファ
ゲート３４の間の領域においてシリコン基板３２を露出
させ、かつ、トランスファゲート３４の上部において酸
化膜４０および配線枠４２の一部を露出させるコンタク
トホール４６が形成される（図６）。

【００５０】上述の如く、本実施形態の半導体装置３０
においては、コンタクトホール４６の底部に、大きな断
面積が確保されている。すなわち、コンタクトホール４
６の最も径の小さな部分に、十分に大きな断面積が確保
されている。径の小さなコンタクトホールを形成するた
めには、その開口のためのドライエッチングに高性能な
酸化膜エッチャを用いる必要がある。これに対して、本
実施形態の構造によれば、安価な酸化膜エッチャを用い
て十分にコンタクトホール４６を形成することができ
る。

【００５１】本実施形態の製造方法において、上記のド
ライエッチングは、具体的にはＣＦ径のガスを用いて行
われる。このようなドライエッチングによってコンタク
トホール４６を形成すると、コンタクトホール４６の底
部に露出したシリコン基板３２にＣが注入され、その部
分に１００オングストローム程度の厚さを有するダメー
ジ層６６が形成される（図６参照）。

【００５２】本実施形態の製造方法では、コンタクトホ
ール４６が形成された後、フォトレジスト６２が除去さ
れ、更に、公知の手法（ダウンフローエッチャによるケ
ミカルドライエッチング）によりダメージ層６６が除去
される（図７）。

【００５３】上記の処理が終了すると、次に、ポリシリ
コン層６０の表面および内壁、コンタクトホール４６の
内壁、および、コンタクトホール４６の内部に露出した
シリコン基板３２の表面を覆う導電層５０が形成される
（図８）。本実施形態においては、導電層５０として、
１．５〜２．５程度の粗面度、好ましくは２．０程度の
粗面度を有するドープトポリシリコン層が上記の各領域
に形成される。このような導電層５０は、シリコン基板
３２を含むウェハに、枚葉式減圧ＣＶＤ装置を用いて、
適当な条件で粗面化処理を施すことにより形成すること
ができる。

【００５４】導電層５０が形成されると、次に、写真製
版により、コンタクトホール４６の内部、および、ポリ
シリコン層６０の所定領域を覆うフォトレジスト６８が
形成される（図９）。フォトレジスト６８は、具体的に
は、中空ノード４８（図１参照）の外形と対応する領域
を覆うように形成される。

【００５５】上記の処理が終了すると、次に、フォトレ
ジスト６８をマスクとする異方性ドライエッチングが行
われる。上記のエッチングによってポリシリコン層６０
の不要部分が除去されることにより、中空ノード４８の
外壁が形成される（図１０）。以後、フォトレジスト６
８を除去することにより、図１に示す構造を得ることが
できる。

【００５６】上記の製造方法によれば、中空ノード４８
の外面、および、粗面化処理の施された導電層５０の面
（中空ノード４８の内面およびコンタクトホール４６の
内面）をコンデンサの一部として利用し得るストレージ
ノード５１を、簡単な工程で形成することができる。こ
のようなストレージノード５１によれば、さほど大きな
高さを必要とすることなく、十分なキャパシタンスを確
保することができる。従って、本実施形態の製造方法に
よれば、優れた歩留まりで所望の構造を製造することが
できる。このように、本実施形態の製造方法によれば、
安価な装置および安価なマスクを用いて、高い歩留まり
で、図１に示す半導体装置を製造することができる。

【００５７】次に、図１１および図１２を参照して、本
実施形態の製造方法が備える他の利点について説明す
る。図１１および図１２は、それぞれ、上記図５および
図６に対応する断面図である。図５および図６は、コン
タクトホール４６を形成するためのフォトレジスト６２
が、正規の位置に開口６４を有する状態、すなわち、開
口６４の中心と２本のトランスファゲート３４の中央と
がほぼ一致する状態を示す。一方、図１１および図１２
は、フォトレジスト６２の開口６４の位置が、正規の位
置からトランスファゲート３４と垂直な方向にずれてい
る状態を示す。

【００５８】図１１に示す如く、開口６４の位置が正規
の位置からずれている場合、ポリシリコン層６０には、
２本のトランスファゲート３４の中央からずれた位置に
中空部が形成される。しかしながら、ポリシリコン層６
０の中空部に上記のずれが生じていても、層間膜５８の
くぼみ５８は、正確に２本のトランスファゲート３４の
中央付近に位置している。

【００５９】本実施形態の製造方法によれば、コンタク
トホール４６の開口部（シリコン基板３２が露出する部
分）は、くぼみ５８の下部に形成される。このため、フ
ォトレジスト６２の開口６４の位置、および、ポリシリ
コン層６０の中空部の位置にある程度のずれが生じてい
ても、コンタクトホール４６の開口部は、図１２に示す
如く、正確に２本のトランスファゲート３４の間に形成
される。

【００６０】このように、本実施形態の製造方法によれ
ば、コンタクトホール４６の開口部の位置を自己整合的
に適正な位置に合わせることができる。従って、本実施
形態の製造方法によれば、写真製版に伴うある程度の誤
差を吸収して、コンタクトホール４６の開口部に、すな
わち、ストレージノード５１とシリコン基板３２との接
触部に、常に十分な大きさを確保することができる。

【００６１】尚、上記の実施形態においては、トランス
ファゲート３４が前記請求項１記載の「第１配線」に、
また、ビットライン５４が前記請求項１記載の「第２配
線」に、それぞれ相当している。

【００６２】実施の形態２．次に、本発明の実施の形態
２の半導体装置、およびその製造方法について説明す
る。実施の形態１の半導体装置３０およびその製造方法
では、上記の如く、層間膜４４にＴＥＯＳが用いられて
いる。本実施形態の半導体装置およびその製造方法は、
実施の形態１の構造および方法において、層間膜４４に
ＢＰＴＥＯＳを用いることにより実現される。

【００６３】層間膜４４をＢＰＴＥＯＳで形成すること
によれば、公知の熱シンター処理を行うことにより、そ
の表面を平坦化させることができる。層間膜４４を平坦
化させることができると、その上部に積層される各層の
膜厚や寸法を制御し易くなる。従って、本実施形態の半
導体装置およびその製造方法によれば、実施の形態１の
場合に比して、半導体装置の寸法精度を高めることがで
きる。

【００６４】実施の形態３．次に、本発明の実施の形態
３の半導体装置およびその製造方法について説明する。
実施の形態１の半導体装置３０およびその製造方法で
は、上記の如く、中空ノード４８の内面やコンタクトホ
ール４６の内面を覆う導電層５０が、粗面化処理の施さ
れたドープトポリシリコンの層で実現されている。本実
施形態の半導体装置およびその製造方法は、実施の形態
１の構造および方法において、導電層５０の表面の粗面
化を省略することにより実現される。

【００６５】実施の形態１において、導電層５０の表面
の粗面化は、ストレージノード５１の表面積を効率良く
増大させて、効率良くキャパシタンスを確保するために
行われる。本実施形態の半導体装置およびその製造方法
は、粗面化を行うことなく十分なキャパシタンスが確保
できる場合に有効である。すなわち、本実施形態の半導
体装置および製造方法によれば、粗面化処理を省略する
ことにより、実施の形態１の場合に比して簡単な工程
で、所望の機能を満たす半導体装置を得ることができ
る。

【００６６】実施の形態４．次に、本発明の実施の形態
４の半導体装置の製造方法について説明する。実施の形
態１の製造方法では、フォトレジスト６２を用いたポリ
シリコン層６０のエッチングが終了した後（図５参
照）、フォトレジスト６２を残存させたまた、コンタク
トホール４６の開口処理が実行される（図６参照）。本
実施形態の製造方法は、実施の形態１の方法において、
フォトレジスト６２を用いてポリシリコン層６０の中空
部をエッチングした後、フォトレジスト６２を除去した
後、ポリシリコン層６０をマスクとしてコンタクトホー
ル４６の開口処理を実行することにより実現される。コ
ンタクトホール４６は、このような手順でエッチングを
行うことによっても、適切に開口することができる。

【００６７】実施の形態５．次に、図１３および図１４
を参照して、本発明の実施の形態５の半導体装置につい
て説明する。図１３（Ａ）は、本発明の実施の形態５の
半導体装置７０をトランスファゲート３４に垂直な面で
切断することにより得られる断面図を示す。また、図１
３（Ｂ）は、半導体装置７０をトランスファゲート３４
に平行な面で切断することにより得られる断面図を示
す。更に、図１４は、半導体装置７０の構造を上面から
透視して表した図を示す。

【００６８】図１３（Ａ）および図１３（Ｂ）に示す如
く、本実施形態の半導体装置７０において、トランスフ
ァゲート３４の上層には、ＴＥＯＳによって第１層間膜
７２が形成されている。第１層間膜７２の上部には、ド
ープトポリシリコンの下層とタングステンシリサイドの
上層とを有するビットライン５４が形成されている。更
に、ビットライン５４の上層には、ＴＥＯＳによって第
２層間膜７４が形成されている。

【００６９】本実施形態の半導体装置７０においては、
第２層間膜７４の上部に中空ノード４８が形成されてい
ると共に、コンタクトホール４６が、第１および第２層
間膜７２，７４を貫通し、かつ、ビットライン５４と干
渉しないように形成されている。中空ノード４８の上面
および内面、コンタクトホール４６の内面、およびコン
タクトホール４６の内部に露出するシリコン基板３２の
表面は、実施の形態１の場合と同様に、所定の表面粗度
を有する導電層５０で覆われている。

【００７０】図１４において、半導体装置７０は、トラ
ンスファゲート３４が上下方向に延在するように描かれ
ている。本実施形態の半導体装置７０において、ビット
ライン５４は、上記の如く中空ノード４８の下層に形成
される。このため、中空ノード４８とシリコン基板３２
とをつなぐコンタクトホール４６は、ビットライン５４
およびＢＣ５６の何れとも干渉しないように設計する必
要がある。

【００７１】図１４に示す如く、コンタクトホール４６
には、上記の条件を満たすべく、ビットライン５４と直
交する方向に、ビットライン５４の間隔に比してわずか
に小さな幅が与えられている。また、コンタクトホール
４６には、ビットライン５４と平行な方向に、ＢＣ５６
との干渉が生じない範囲で十分に大きな幅が、より具体
的には、トランスファゲート３４のピッチの半分より大
きく、かつ、トランスファゲート３４のピッチの約１．
５倍（正確には、トランスファゲート３４の間隔と、ト
ランスファゲート３４の２本分の幅と、配線枠４２の２
本分の幅との和）を越えない幅が与えられている。

【００７２】このように、本実施形態の半導体装置７０
は、実施の形態１の場合に比べるとわずかに小さいもの
の、十分に大きなコンタクトホール４６を備えている。
このようなコンタクトホール４６によれば、その底部
に、実施の形態１の場合と同程度の断面積を確保するこ
とができる。従って、半導体装置７０によれば、ストレ
ージノード５１とシリコン基板３２との接触部に、実施
の形態１の場合と同程度の面積を確保することができ
る。

【００７３】コンタクトホール４６の底部が、上記の如
く大きな断面積を有している場合、(1) ストレージノー
ド５１とシリコン基板３２との間に大きな接触面積を確
保すること、(2) コンタクトホール４６の内面をコンデ
ンサの一部として利用して中空ノードの高さを抑制する
こと、および(3) コンタクトホール４６を安価に製造す
ること、などが可能となる。このため、本実施形態の構
造によれば、実施の形態１の場合と同様に、高い集積度
と優れた省電力特性とを有する半導体装置を、高い歩留
まりで安価に実現することができる。

【００７４】次に、図１５（Ａ）〜図２３（Ｂ）を参照
して、本実施形態の半導体装置３０の製造方法について
説明する。尚、図１５（Ａ）〜図２３（Ａ）は、半導体
装置７０をトランスファゲート３４と垂直な面で切断す
ることにより得られる断面図である。一方、図１５
（Ｂ）〜図２３（Ｂ）は、半導体装置７０をビットライ
ン５４と垂直な面で切断することにより得られる断面図
である。

【００７５】図１５（Ａ）に示す如く、本実施形態の製
造方法では、シリコン基板３２の上部に、トランスファ
ゲート３４、酸化膜４０および配線枠４２が形成された
後、それらを覆う第１層間膜７２が形成される。第１層
間膜７２は、シリコン基板３２の全面にＴＥＯＳを所定
膜厚だけ堆積させることにより形成される。第１層間膜
７２の表面には、トランスファゲート３４の膜厚に起因
して、くぼみ５８が形成される。第１層間膜７２の上部
には、ビットライン５４が形成される（図１５
（Ｂ））。

【００７６】図１６（Ａ）および図１６（Ｂ）に示す如
く、ビットライン５４の上層には、第２層間膜７４が形
成される。第２層間膜７４は、第１層間膜７２の全面に
ＴＥＯＳを所定膜厚だけ堆積させることにより形成され
る。第２層間膜７２の表面には、くぼみ５８が反映され
る。第２層間膜７４の上部には、８０００オングストロ
ーム程度の膜厚でポリシリコン層６０が形成される。

【００７７】図１７（Ａ）および図１７（Ｂ）に示す如
く、ポリシリコン層６０の上部には、写真製版によりフ
ォトレジスト６２が形成される。フォトレジスト６２に
は、中空ノード４８（図１３（Ａ）および図１３（Ｂ）
参照）の中空部に対応する開口６４が形成されている。
開口６４の幅は、トランスファゲート３４と垂直な方
向、および、トランスファゲート３４と平行な方向の何
れにおいても、十分に大きく確保することができる。従
って、フォトレジスト６２を形成するための写真製版処
理は、安価な設備を用いて、かつ、安価なマスクを用い
て行うことができる。

【００７８】図１８（Ａ）および図１８（Ｂ）に示す如
く、ポリシリコン層６０は、フォトレジスト６２をマス
クとする異方性エッチングによりエッチングされる。上
記の異方性エッチングが行われることにより、開口６４
の内部に、第２層間膜７４の所定領域（くぼみ５８を含
む領域）が露出する。

【００７９】次に、開口６４の内部に露出した第２層間
膜７４、および、その下層に位置する第１層間膜７２が
ドライエッチングにより除去される。上記のドライエッ
チングが実行されることにより、トランスファゲート３
４のほぼ中間においてシリコン基板３２を露出させるコ
ンタクトホール４６が、自己整合的に形成される（図１
９（Ａ）および図１９（Ｂ））。

【００８０】上述の如く、本実施形態の半導体装置７０
においては、コンタクトホール４６の底部に、大きな断
面積が確保されている。このため、コンタクトホール４
６を開口するためのエッチングは、実施の形態１の場合
と同様に、安価な酸化膜エッチャを用いて行うことがで
きる。

【００８１】コンタクトホール４６が形成されると、次
に、フォトレジスト６２を除去する処理、および、ダメ
ージ層６６を除去する処理が実行される（図２０（Ａ）
および図２０（Ｂ））。

【００８２】次に、ポリシリコン層６０の表面および内
壁、コンタクトホール４６の内壁、および、コンタクト
ホール４６の内部に露出したシリコン基板３２の表面を
覆う導電層５０が形成される（図２１（Ａ）および図２
１（Ｂ））。導電層５０は、実施の形態１の場合と同様
に、枚葉式減圧ＣＶＤ装置を用いた粗面化処理により形
成される。

【００８３】次に、コンタクトホール４６の内部、およ
び、ポリシリコン層６０の所定領域を覆うフォトレジス
ト６８、具体的には、中空ノード４８（図１３（Ａ）お
よび図１３（Ｂ）参照）の外形と対応する領域を覆うフ
ォトレジスト６８が形成される（図２２（Ａ）および図
２２（Ｂ））。

【００８４】上記の処理が終了すると、次に、フォトレ
ジスト６８をマスクとする異方性ドライエッチングが行
われる。上記のエッチングによってポリシリコン層６０
の不要部分が除去されることにより、中空ノード４８の
外壁が形成される（図２２（Ａ）および図２２
（Ｂ））。以後、フォトレジスト６８を除去することに
より、図１３（Ａ）および図１３（Ｂ）に示す構造を得
ることができる。

【００８５】上記の製造方法によれば、実施の形態１の
場合と同様に、倒れを抑制し、かつ、十分なキャパシタ
ンスを確保するうえで好適な構造を有するストレージノ
ード５１を簡単な工程で形成することができる。従っ
て、本実施形態の製造方法によれば、安価な装置および
安価なマスクを用いて、高い歩留まりで、図１３（Ａ）
および図１３（Ｂ）に示す半導体装置を製造することが
できる。

【００８６】実施の形態６．次に、本発明の実施の形態
６の半導体装置、およびその製造方法について説明す
る。実施の形態５の半導体装置３０およびその製造方法
では、上記の如く、第１および第２層間膜７２および７
４にＴＥＯＳが用いられている。本実施形態の半導体装
置およびその製造方法は、実施の形態５の構造および方
法において、第１および第２層間膜７２，７４にＢＰＴ
ＥＯＳを用いることにより実現される。

【００８７】それらの層間膜７２および７４をＢＰＴＥ
ＯＳで形成することによれば、公知の熱シンター処理を
行うことにより、その表面を平坦化させることができ
る。第１および第２層間膜７２，７４を平坦化させるこ
とができると、その上部に積層される各層の膜厚や寸法
を制御し易くなる。従って、本実施形態の半導体装置お
よびその製造方法によれば、実施の形態５の場合に比し
て、半導体装置の寸法精度を高めることができる。

【００８８】実施の形態７．次に、本発明の実施の形態
７の半導体装置およびその製造方法について説明する。
実施の形態５の半導体装置３０およびその製造方法で
は、上記の如く、中空ノード４８の内面やコンタクトホ
ール４６の内面を覆う導電層５０が、粗面化処理の施さ
れたドープトポリシリコンの層で実現されている。本実
施形態の半導体装置およびその製造方法は、実施の形態
５の構造および方法において、導電層５０の表面の粗面
化を省略することにより実現される。本実施形態の半導
体装置および製造方法によれば、粗面化処理を省略する
ことにより、実施の形態５の場合に比して簡単な工程
で、所望の機能を満たす半導体装置を得ることができ
る。

【００８９】実施の形態８．次に、本発明の実施の形態
８の半導体装置の製造方法について説明する。実施の形
態５の製造方法では、フォトレジスト６２を用いたポリ
シリコン層６０のエッチングが終了した後（図１８
（Ａ）および図１８（Ｂ）参照）、フォトレジスト６２
を残存させたまた、コンタクトホール４６の開口処理が
実行される（図１９（Ａ）および図１９（Ｂ）参照）。
本実施形態の製造方法は、実施の形態５の方法におい
て、フォトレジスト６２を用いてポリシリコン層６０の
中空部をエッチングした後、フォトレジスト６２を除去
した後、ポリシリコン層６０をマスクとしてコンタクト
ホール４６の開口処理を実行することにより実現され
る。コンタクトホール４６は、このような手順でエッチ
ングを行うことによっても、適切に開口することができ
る。

【００９０】

【発明の効果】この発明は以上説明したように構成され
ているので、以下に示すような効果を奏する。請求項１
記載の発明によれば、中空ノードの壁面に加えて、導電
層で覆われたコンタクトホールの壁面も、キャパシタの
一部として利用することができる。このような構造によ
れば、中空ノードの高さをさほど高く設定することな
く、十分な容量を確保することができる。従って、本発
明の半導体装置は、高い歩留まりで製造することができ
る。

【００９１】請求項２記載の発明によれば、中空ノード
の上部に第２配線が形成される。このような構造によれ
ば、中空ノードおよびコンタクトホールは、第２配線と
の干渉を考慮することなく形成することができる。すな
わち、中空ノードおよびコンタクトホールに大きな断面
積を付与することができる。中空ノードおよびコンタク
トホールに大きな断面積が付与できると、それらとシリ
コン基板との間の電気抵抗が抑制できると共に、安価な
設備およびマスクを用いてそれらを形成することが可能
となる。このため、本発明によれば、高い集積度と優れ
た省電力特性とを有し、かつ、安価に製造することので
きる半導体装置を得ることができる。

【００９２】請求項３記載の発明によれば、中空ノード
に、第２配線の間隔に比して大きな幅を付与することが
できる。このため、本発明によれば、高い集積度が要求
される場合においても、中空ノードの断面積を比較的大
きく確保することができる。

【００９３】請求項４記載の発明によれば、中空ノード
を第２配線の上層に形成することができる。従って、本
発明によれば、中空ノードの高さを自由に設計すること
ができる。

【００９４】請求項５記載の発明によれば、隣り合う２
本の第１配線が占める幅（それらの配線枠が占める幅を
含む）に比して小さい範囲で、中空ノードに大きな幅を
付与することができる。このような構造によれば、中空
ノードと第２配線用コンタクトとの干渉を避けながら、
中空ノードに大きな断面積を付与することができる。

【００９５】請求項６記載の発明によれば、コンタクト
ホールの内面を覆う導電層に粗面化処理が施されている
ので、その導電層の表面積を大きく確保することができ
る。従って、本発明によれば、小さな占有面積の中で、
効率良く大きな容量を確保することができる。

【００９６】請求項７記載の発明によれば、層間膜にＴ
ＥＯＳが用いられるため、その層間膜の形成をバッチ処
理により行うことができる。従って、本発明の半導体装
置によれば、高い生産性を確保することができる。

【００９７】請求項８記載の発明によれば、層間膜にＢ
ＰＴＥＯＳが用いられるため、層間膜を形成すること
で、第１配線に起因する高低差を平坦化することができ
る。このため、本発明の半導体装置によれば、優れた寸
法精度を得ることができる。

【００９８】請求項９記載の発明によれば、コンタクト
ホールの壁面を、キャパシタの一部として利用できる構
造を形成することができる。従って、本発明によれば、
個々のメモリセルが十分な容量を有する半導体装置を、
高い歩留まりで製造することができる。

【００９９】請求項１０記載の発明によれば、中空ノー
ドの上部に第２配線を形成することができる。従って、
本発明によれば、第２配線との干渉を考慮することな
く、中空ノードおよびコンタクトホールに大きな断面積
を付与することができる。このため、本発明によれば、
高い集積度と優れた省電力特性とを有する半導体装置を
安価に製造することができる。

【０１００】請求項１１記載の発明によれば、第２配線
の間隔に比して大きな幅を有する中空ノードを形成する
ことができる。このため、本発明によれば、高い集積度
を有し、かつ、中空ノードが大きな断面積を有する半導
体装置を製造することができる。

【０１０１】請求項１２記載の発明によれば、中空ノー
ドを第２配線の上層に形成することができる。従って、
本発明によれば、中空ノードを、その高さを自由に設計
して製造することができる。

【０１０２】請求項１３記載の発明によれば、第１配線
の間に形成されているくぼみ部分の層間膜が除去される
ことによりコンタクトホールが形成される。上記の製造
方法によれば、写真製版の位置ずれに関わらず、自己整
合的にコンタクトホールを正しい位置に開口させること
ができる。

【０１０３】請求項１４記載の発明によれば、隣り合う
２本の第１配線が占める幅（それらの配線枠が占める幅
を含む）に比して小さい範囲で、大きな幅を有する中空
ノードを形成することができる。従って、本発明によれ
ば、中空ノードと第２配線用コンタクトとの干渉を避け
ながら、大きな中空ノードを形成することができる。

【０１０４】請求項１５記載の発明によれば、中空ノー
ドの内面、コンタクトホールの内面、および、コンタク
トホールの底部に粗面化処理を施すことで、所定の表面
粗度を有する導電層を形成することができる。このた
め、本発明によれば、簡単な工程で効率良く大きな容量
を有するメモリセルを形成することができる。

【図面の簡単な説明】

【図１】 本発明の実施の形態１の半導体装置の断面図
である。

【図２】 図１に示す半導体装置を上部から透視して表
した図である。

【図３】 図１に示す半導体装置の製造方法を説明する
ための図（その１）である。

【図４】 図１に示す半導体装置の製造方法を説明する
ための図（その２）である。

【図５】 図１に示す半導体装置の製造方法を説明する
ための図（その３）である。

【図６】 図１に示す半導体装置の製造方法を説明する
ための図（その４）である。

【図７】 図１に示す半導体装置の製造方法を説明する
ための図（その５）である。

【図８】 図１に示す半導体装置の製造方法を説明する
ための図（その６）である。

【図９】 図１に示す半導体装置の製造方法を説明する
ための図（その７）である。

【図１０】 図１に示す半導体装置の製造方法を説明す
るための図（その８）である。

【図１１】 本実施形態の実施の形態１の製造方法の効
果を説明するための図（その１）である。

【図１２】 本実施形態の実施の形態１の製造方法の効
果を説明するための図（その２）である。

【図１３】 本発明の実施の形態５の半導体装置の断面
図である。

【図１４】 図１３に示す半導体装置を上部から透視し
て表した図である。

【図１５】 図１３に示す半導体装置の製造方法を説明
するための図（その１）である。

【図１６】 図１３に示す半導体装置の製造方法を説明
するための図（その２）である。

【図１７】 図１３に示す半導体装置の製造方法を説明
するための図（その３）である。

【図１８】 図１３に示す半導体装置の製造方法を説明
するための図（その４）である。

【図１９】 図１３に示す半導体装置の製造方法を説明
するための図（その５）である。

【図２０】 図１３に示す半導体装置の製造方法を説明
するための図（その６）である。

【図２１】 図１３に示す半導体装置の製造方法を説明
するための図（その７）である。

【図２２】 図１３に示す半導体装置の製造方法を説明
するための図（その８）である。

【図２３】 図１３に示す半導体装置の製造方法を説明
するための図（その９）である。

【図２４】 従来の半導体装置の断面図である。

【図２５】 従来の半導体装置を上部から透視して表し
た図である。

【符号の説明】

３０；７０ 半導体装置、 ３２ シリコン基板、
３４ トランスファゲート、 ４４ 層間膜、
４６ コンタクトホール、 ４８ 中空ノード、
５０ 導電層、 ５１ ストレージノード、 ５２
活性領域、７２ 第１層間膜、 ７４ 第２層間
膜。

Claims (15)

【特許請求の範囲】
1. 【請求項１】 シリコン基板上に形成される複数の第１
   配線と、 前記第１配線を覆う層間膜と、 前記層間膜の上に導電材料で形成される中空ノードと、 前記第１配線を露出させることなく前記層間膜を貫通し
   て、前記中空ノードの内部に前記シリコン基板の表面を
   露出させるコンタクトホールと、 前記中空ノードの内面から前記シリコン基板の露出部に
   至る領域において、前記コンタクトホールの内面を所定
   膜厚で覆う導電層と、 を備えることを特徴とする半導体装置。
2. 【請求項２】 前記中空ノードの上部に、前記中空ノー
   ドと絶縁された複数の第２配線を備えることを特徴とす
   る請求項１記載の半導体装置。
3. 【請求項３】 前記中空ノードは、前記第２配線と垂直
   な方向に、前記第２配線の間隔に比して大きな幅を有す
   ることを特徴とする請求項２記載の半導体装置。
4. 【請求項４】 前記層間膜は、第１層間膜と第２層間膜
   とを備え、 前記第１層間膜と前記第２層間膜との間に、前記コンタ
   クトホールと干渉しないように形成された複数の第２配
   線を備えることを特徴とする請求項１記載の半導体装
   置。
5. 【請求項５】 前記第１配線の側面を所定の膜厚で覆う
   配線枠と、 前記配線枠の間の領域において前記シリコン基板と前記
   第２配線とを導通させる第２配線用コンタクトと、を備
   えると共に、 前記中空ノードは、前記第２配線と平行な方向に、前記
   第１配線のピッチの０．５倍より大きく、前記第１配線
   の間隔と、前記第１配線の幅の２倍の幅と、前記配線枠
   の膜厚の２倍の厚さとの和より小さな幅を有することを
   特徴とする請求項２乃至４の何れか１項記載の半導体装
   置。
6. 【請求項６】 前記コンタクトホールの内面を覆う前記
   導電層の表面には、粗面化処理が施されていることを特
   徴とする請求項１乃至５の何れか１項記載の半導体装
   置。
7. 【請求項７】 前記層間膜は、リンおよびボロンを含ま
   ないＴＥＯＳ膜で構成された絶縁層を備えることを特徴
   とする請求項１乃至６の何れか１項記載の半導体装置。
8. 【請求項８】 前記層間膜は、リンおよびボロンを含む
   ＢＰＴＥＯＳ膜で構成された絶縁層を備えることを特徴
   とする請求項１乃至６の何れか１項記載の半導体装置。
9. 【請求項９】 シリコン基板上に複数の第１配線を形成
   するステップと、 前記第１配線を覆う層間膜と、 前記層間膜の上に導電材料を堆積させるステップと、 前記導電材料をエッチングして、中空ノードの内面を形
   成するステップと、 前記第１配線を露出させないように前記層間膜をエッチ
   ングすることにより、前記中空ノードの内部に、前記シ
   リコン基板の表面を露出させるコンタクトホールを形成
   するステップと、 前記中空ノードの内面から前記シリコン基板の露出部に
   至る領域において、前記コンタクトホールの内面を所定
   膜厚で覆う導電層を形成するステップと、 前記導電材料をエッチングして、中空ノードの外面を形
   成するステップと、 を備えることを特徴とする半導体装置の製造方法。
10. 【請求項１０】 前記中空ノードの上部に、前記中空ノ
    ードと絶縁された複数の第２配線を形成するステップを
    備えることを特徴とする請求項９記載の製造方法。
11. 【請求項１１】 前記中空ノードは、前記第２配線と垂
    直な方向に、前記第２配線の間隔に比して大きな幅を有
    するように形成されることを特徴とする請求項１０記載
    の製造方法。
12. 【請求項１２】 前記層間膜を形成するステップは、第
    １層間膜を形成するステップと、第２層間膜を形成する
    ステップとを備え、 前記第１層間膜と前記第２層間膜との間に、前記コンタ
    クトホールと干渉しないように、複数の第２配線を形成
    するステップと、を備えることを特徴とする請求項９記
    載の製造方法。
13. 【請求項１３】 前記層間膜は、前記第１配線の配線間
    にくぼみを有するように形成されると共に、 前記コンタクトホールを形成するステップは、前記中空
    ホールの内部において、前記層間膜の、前記くぼみを含
    む所定領域をエッチングするステップを含むことを特徴
    とする請求項９乃至１２の何れか１項記載の製造方法。
14. 【請求項１４】 前記第１配線の側面を所定の膜厚で覆
    う配線枠を形成するステップと、 前記配線枠の間の領域において前記シリコン基板と前記
    第２配線とを導通させる第２配線用コンタクトを形成す
    るステップとを備えると共に、 前記中空ノードは、前記第２配線と平行な方向に、前記
    第１配線のピッチの０．５倍より大きく、前記配線枠の
    膜厚の２倍の厚さと前記ピッチとの和より小さな幅を有
    するように形成されることを特徴とする請求項９乃至１
    ３の何れか１項記載の製造方法。
15. 【請求項１５】 前記コンタクトホールの内面を覆う前
    記導電層を形成するステップは、前記中空ノードの内
    面、前記コンタクトホールの内面、および、前記コンタ
    クトホールの底部に、所定の表面粗度を有する導電膜を
    形成する粗面化処理を含むことを特徴とする請求項９乃
    至１４の何れか１項記載の製造方法。