JP3122297B2 - 半導体装置 - Google Patents

半導体装置

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JP3122297B2 JP05349070A JP34907093A JP3122297B2 JP 3122297 B2 JP3122297 B2 JP 3122297B2 JP 05349070 A JP05349070 A JP 05349070A JP 34907093 A JP34907093 A JP 34907093A JP 3122297 B2 JP3122297 B2 JP 3122297B2
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    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
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Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明は、たとえば同一基板上
に不揮発性半導体メモリセル部と二層以上の金属配線を
有するロジック部とを混載してなる半導体装置に関する
もので、特に不揮発性半導体メモリとして紫外線消去型
のＥｒａｓａｂｌｅ ａｎｄ Ｐｒｏｇｒａｍｍａｂｌ
ｅ Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ（ＥＰＲＯＭ）
を混載する半導体集積回路装置に用いられるものであ
る。
【０００２】
【従来の技術】従来、不揮発性半導体メモリセル部とロ
ジック部とを同一基板上に混載してなる半導体装置とし
て、たとえば紫外線消去型のＥＰＲＯＭを用いてなる半
導体集積回路装置が実用化されている。
【０００３】この種の半導体集積回路装置の場合、ロジ
ック部には、その高機能化および高集積化にともなっ
て、二層以上の多層Ａｌ配線が用いられるようになって
いる。
【０００４】一方、メモリセル部（ＥＰＲＯＭ）は、多
層Ａｌ配線を用いても集積度がほとんど向上しないなど
の理由から、一層のＡｌ配線により設計されている場合
が多い。
【０００５】すなわち、従来の半導体集積回路装置にお
いては、たとえば同一基板上に、二層以上のＡｌ配線を
有するロジック部と、一層のＡｌ配線を有するメモリセ
ル部とが混載され、さらに、その周囲にＩ／Ｏ部が配置
された構成となっている。
【０００６】また、近年では、ＥＰＲＯＭの大容量化が
進められており、メモリセル部が半導体集積回路装置の
半分以上を占めるようになりつつある。
【０００７】ここで、上記した、一層のＡｌ配線を有し
てなるメモリセル部の構成について説明する。
【０００８】図８は、メモリセル部の断面構造を示すも
のである。
【０００９】すなわち、上記メモリセル部は、半導体基
板１００の表面に選択的に形成されたフィールド酸化膜
１０１、このフィールド酸化膜１０１の相互間上に絶縁
膜１０２を介して形成されたフローティングゲート１０
３、その上部に形成されたポリシリコンからなるワード
線１０４、このワード線１０４上に層間絶縁膜１０５を
介して形成された一層のＡｌ配線１０６ａ，１０６ｂ、
および表面を保護するパッシベーション膜１０７などか
ら構成されている。
【００１０】そして、上記Ａｌ配線１０６ａ，１０６ｂ
のうち、ビット線１０６ａは、図示していないドレイン
拡散領域とドレインコンタクトにより接続され、ソース
線１０６ｂは、図示していないソース拡散領域とソース
コンタクトにより接続されるようになっている。
【００１１】さて、このような一層のＡｌ配線１０６
ａ，１０６ｂを有するメモリセル部と二層以上のＡｌ配
線を有するロジック部とを混載してなる半導体集積回路
装置においては、ロジック部の二層目以降のＡｌ配線を
形成する際に、二層目以降のＡｌ配線が細りやすいとい
う問題があった。
【００１２】たとえば、Ａｌ配線の形成はエッチング処
理により行われるものであるが、このエッチングが、い
わゆるフォトレジストの被覆率によって影響を受け、レ
ジストパターンが疎であるとアンダーカットによってＡ
ｌ配線が余計に削られることになる。
【００１３】これは、ＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏ
ｎ Ｅｔｃｈｉｎｇ）時に、反応化合物となるＡｌ配線
上のレジスト中の炭素がＡｌ配線をカバーしきれなくな
って、異方性にエンチングされるためである。
【００１４】したがって、ロジック部の二層目以降のＡ
ｌ配線をエッチング処理する場合、メモリセル部にはこ
のＡｌ配線が存在しないため、Ａｌ配線のレジストによ
る被覆率が非常に小さくなる。この結果、Ａｌ配線に対
する炭素化合物の供給量が激減し、Ａｌ配線が細りやす
いものとなっていた。
【００１５】通常、このようなＡｌ配線の細りを防止す
るため、Ａｌ配線のパターンが疎なところでは、ダミー
のマスクパターン（被覆率を稼ぐためだけに配置される
パターン）をセットして被覆率を上げるか、ライン／ス
ペースの単純なパターンを手配置によりセットして被覆
率を上げるなどの手法が取られる。
【００１６】しかしながら、紫外線消去型のＥＰＲＯＭ
を採用してなる半導体集積回路装置の場合、被覆率を上
げるためのパターンが紫外線の透過率を低下させる原因
となるため、メモリセル部上にはそれらをセットするこ
とができないという欠点があった。
【００１７】このように、従来装置においては、メモリ
セル部上に紫外線透過率の減少を最小限に抑えつつ、二
層目以降の金属配線の被覆率を最大限に向上することが
可能なパターンを配置するのが難しいため、ロジック部
における二層目以降のＡｌ配線の細りを防止することが
できないという問題があった。
【００１８】
【発明が解決しようとする課題】上記したように、従来
においては、メモリセル部上に二層目以降の金属配線の
被覆率を稼ぐためのパターンを配置する方法では、メモ
リセル部での紫外線透過率の減少を招くなどの欠点があ
り、ロジック部における二層目以降のＡｌ配線の細りを
防止できないといった問題があった。
【００１９】そこで、この発明は、紫外線の透過率を妨
げたりすることなしに被覆率を向上でき、ロジック部に
おける二層目以降の金属配線の細りを簡単に防止するこ
とが可能な半導体装置を提供することを目的としてい
る。
【００２０】
【課題を解決するための手段】上記の目的を達成するた
めに、この発明の半導体装置にあっては、同一基板上に
不揮発性半導体メモリセル部と二層以上の金属配線を有
するロジック部とを混載してなるものにおいて、前記不
揮発性半導体メモリセル部の、当該メモリマトリクス内
に同一パターンからなる複数層の金属配線を配した構成
とされている。
【００２１】また、この発明の半導体装置にあっては、
同一基板上に不揮発性半導体メモリセル部と二層以上の
金属配線を有するロジック部とを混載してなるものにお
いて、前記不揮発性半導体メモリセル部の、当該メモリ
マトリクス内にｎ層目（ただし、ｎ≧１とする）の金属
配線の一部のパターンと同一パターンを有するｎ＋１層
目以降の金属配線を配した構成とされている。
【００２２】
【作用】この発明は、上記した手段により、第一層目の
金属配線と同一もしくはその一部分からなる第二層目の
金属配線を、少なくとも上記第一層目の金属配線上に配
置できるようになるため、設計上の手間などを要するこ
となく、紫外線透過率の減少を最小限に抑え、かつ被覆
率を最大限に向上することが可能となるものである。
【００２３】
【実施例】以下、この発明の一実施例について図面を参
照して説明する。
【００２４】図１は、本発明にかかる不揮発性半導体メ
モリセル部とロジック部とを混載してなる半導体集積回
路装置の概略構成を示すものである。
【００２５】すなわち、この半導体集積回路装置１０
は、たとえば同一基板１１上に、二層以上のＡｌ配線を
有するロジック部２０と、複数層のＡｌ配線を有するメ
モリ部（ＥＰＲＯＭ）３０とが混載され、さらに、その
周囲にＩ／Ｏ部４０が配置された構成となっている。
【００２６】図２は、上記半導体集積回路装置１０にお
けるメモリセル部３０の構造を示すものである。なお、
同図（ａ）には素子の平面を、同図（ｂ）にはＡ−Ａ´
線に沿う素子の断面をそれぞれ示している。
【００２７】メモリセル部３０は、たとえば半導体基板
１１の表面に選択的に形成されたフィールド酸化膜３
１、このフィールド酸化膜３１の相互間上に絶縁膜３２
を介して形成されたフローティングゲート３３、その上
部に形成されたポリシリコンからなるワード線３４、こ
のワード線３４上に層間絶縁膜３５を介して形成された
第一層目のＡｌ配線３６ａ，３６ｂ、この第一層目のＡ
ｌ配線３６ａ，３６ｂ上に層間絶縁膜３７を介して形成
された第二層目のＡｌ配線３８、および表面を保護する
パッシベーション膜３９などから構成されている。
【００２８】そして、メモリマトリクス内の、上記第一
層目のＡｌ配線３６ａ，３６ｂはビット線とソース線と
からなり、ビット線（３６ａ）は、ドレイン拡散領域３
０1とドレインコンタクト３０2 により接続されてい
る。
【００２９】また、ソース線（３６ｂ）は、ソース拡散
領域３０3 とソースコンタクト３０4 により接続されて
おり、たとえば８つのトランジスタ（フローティングゲ
ート３３）で１つのソースが共有されるようになってい
る。
【００３０】この場合、上記Ａｌ配線３６ａ，３６ｂの
うち、ビット線３６ａの下にはスタックトゲート構造の
フローティングゲート３３が配置され、ソース線３６ｂ
の下には上記スタックトゲート構造のフローティングゲ
ート３３は存在しない。
【００３１】上記第二層目のＡｌ配線３８は、被覆率を
稼ぐためだけに配置される、いわゆるダミーパターンで
あり、この場合、フローティング状態（電気的浮遊の状
態）あるいはある電位に固定されるようになっている。
【００３２】この第二層目のＡｌ配線３８は、たとえば
図３に示すように、上記第一層目のＡｌ配線３６ａ，３
６ｂとまったく同じパターンを有した構成とされてい
る。
【００３３】すなわち、本実施例装置の場合、上記メモ
リセル部３０の第一層目のＡｌ配線３６ａ，３６ｂ上
に、その第一層目のＡｌ配線３６ａ，３６ｂと同一パタ
ーンからなる第二層目のＡｌ配線３８が、層間絶縁膜３
７を介して配置された構成となっている。
【００３４】この、第二層目のＡｌ配線を形成するに際
しては、半導体集積回路装置１０における第二層目のＡ
ｌ配線の全マスクデータは、メモリセル部３０の第一層
目のＡｌ配線３６ａ，３６ｂのパターン（実際のダミー
パターン）と、ロジック部２０の第二層目のＡｌ配線
（図示していない）のパターンとの和になる。
【００３５】したがって、メモリセル部３０の第二層目
のＡｌ配線３８を作り込む際には、メモリマトリクス内
の第一層目のＡｌ配線３６ａ，３６ｂのパターンデータ
をそのまま利用できるため、設計上の手間をかなり省く
ことができる。
【００３６】しかも、もともと第一層目のＡｌ配線３６
ａ，３６ｂが形成されている部分に第二層目のＡｌ配線
３８が配置されることになるため、仮にメモリセル部３
０が紫外線消去型のＥＰＲＯＭの場合にも、その紫外線
透過率をほとんど低下させることがない。
【００３７】このように、第一層目のＡｌ配線３６ａ，
３６ｂと同一パターンの第二層目のＡｌ配線３８を設け
ることで、メモリセル部３０での紫外線透過率をほとん
ど低下させることなく、ロジック部２０における第二層
目のＡｌ配線の被覆率を稼ぐことが可能となる。
【００３８】よって、ＲＩＥ時のレジストからの炭素の
供給量を増加できるようになるため、たとえ第二層目の
Ａｌ配線パターンが疎であったとしても、より多くの反
応化合物によって第二層目のＡｌ配線にアンダーカット
が入るのを防ぐことが可能となり、第二層目のＡｌ配線
の細りを防止できるようになるものである。
【００３９】なお、ダミーパターンとしては、第一層目
のＡｌ配線３６ａ，３６ｂとまったく同一のものに限ら
ず、たとえば図４に示すように、第一層目のＡｌ配線３
６ａ，３６ｂの各配線パターンからコンタクト余裕部を
除いた、より簡素なパターンからなる第二層目のＡｌ配
線５１としても良い。
【００４０】この場合、第一層目のＡｌ配線３６ａ，３
６ｂのパターンに少しの手を加えるだけで、マスクデー
タを簡単に得ることができる。
【００４１】上記したように、第一層目のＡｌ配線と同
一（もしくは、ほぼ同一）パターンからなる第二層目の
Ａｌ配線を、少なくとも上記第一層目のＡｌ配線上に配
置できるようにしている。
【００４２】すなわち、第一層目のＡｌ配線上に、その
第一層目のＡｌ配線のマスクデータを用いてダミーパタ
ーンを作り込むようにしている。これにより、メモリセ
ル部上に同一パターンからなる多層のＡｌ配線を容易に
形成できるようになるため、設計上の手間などを要する
ことなく、しかも紫外線透過率の減少を最小限に抑え、
かつ被覆率を最大限に向上することが可能となる。した
がって、紫外線の透過率を妨げたりすることなしに、Ｒ
ＩＥ時の炭素化合物の供給量を増加させることが可能と
なり、よってアンダーカットが入ってＡｌ配線が細るの
を防止できるようになるものである。
【００４３】なお、上記実施例においては、第一層目の
Ａｌ配線と同一か、ほぼ同一のパターンからなるダミー
パターンを例に説明したが、これに限らず、たとえば図
５，図６に示すように、第一層目のＡｌ配線３６ａ，３
６ｂのうち、ソース線３６ｂの上部にのみ配線パターン
を有してなるダミーパターン（第二層目のＡｌ配線６
１）、もしくは図７に示すように、それをより簡素化し
てなるダミーパターン（第二層目のＡｌ配線７１）とし
ても良い。
【００４４】すなわち、第二層目のＡｌ配線を形成する
に際しては、半導体集積回路装置１０における第二層目
のＡｌ配線の全マスクデータは、メモリセル部３０の第
一層目のＡｌ配線３６ａ，３６ｂのうちのソース線パタ
ーン（実際のダミーパターン）と、ロジック部２０の第
二層目のＡｌ配線（図示していない）のパターンとの和
になる。
【００４５】いずれの場合においても、マスクデータを
得る上で、第一層目のＡｌ配線３６ａ，３６ｂのパター
ンの一部を利用することができるため、設計の手間が省
ける。
【００４６】また、第一層目のＡｌ配線３６ａ，３６ｂ
のうち、ソース線３６ｂの上部にのみダミーパターンが
形成されることになるため、被覆率としてはやや低下す
るが、紫外線透過率に関しては逆に向上する。
【００４７】さらに、ソース線３６ｂの下にはフローテ
ィングゲート３３が存在しないため、下地の段差が少な
く、その上にのみダミーパターンを設けた場合には断線
を防ぐことができる。
【００４８】また、ダミーパターンを第二層目のＡｌ配
線とした場合について説明したが、たとえば三層以上の
Ａｌ配線を配してなる半導体集積回路装置の、第二層目
以降のＡｌ配線についても同様に実施可能である。
【００４９】さらに、ＥＰＲＯＭを混載してなる半導体
集積回路装置に適用する場合に限らず、たとえばＥ2 Ｐ
ＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｙ Ｅｒａｓａｂｌｅ
ａｎｄ Ｐｒｏｇｒａｍｍａｂｌｅ ＲＯＭ）やフラッ
シュメモリを混載してなる各種の半導体集積回路装置に
適用可能であり、設計上の手間を省きつつ、第二層目以
降のＡｌ配線の細りを効果的に防止できるようになる。
【００５０】その他、この発明の要旨を変えない範囲に
おいて、種々変形実施可能なことは勿論である。
【００５１】
【発明の効果】以上、詳述したようにこの発明によれ
ば、紫外線の透過率を妨げたりすることなしに被覆率を
向上でき、ロジック部における二層目以降の金属配線の
細りを簡単に防止することが可能な半導体装置を提供で
きる。
【図面の簡単な説明】
【図１】この発明の一実施例にかかる半導体集積回路装
置の概略構成を示す平面図。
【図２】同じく、半導体集積回路装置におけるメモリセ
ル部の概略を示す構成図。
【図３】同じく、メモリセル部におけるメモリマトリク
ス内の第一層目のＡｌ配線に対する第二層目のＡｌ配線
のパターンの一例を示す図。
【図４】同じく、メモリセル部におけるメモリマトリク
ス内の第一層目のＡｌ配線に対する第二層目のＡｌ配線
の他のパターン例を示す図。
【図５】この発明の他の実施例にかかる半導体集積回路
装置のメモリセル部の概略構成を示す断面図。
【図６】同じく、メモリセル部におけるメモリマトリク
ス内の第一層目のＡｌ配線に対する第二層目のＡｌ配線
のパターンの一例を示す図。
【図７】同じく、メモリセル部におけるメモリマトリク
ス内の第一層目のＡｌ配線に対する第二層目のＡｌ配線
の他のパターン例を示す図。
【図８】従来技術とその問題点を説明するために示す半
導体集積回路装置のメモリセル部の断面図。
【符号の説明】
１０…半導体集積回路装置、１１…半導体基板、２０…
ロジック部、３０…メモリセル部、３３…フローティン
グゲート、３４…ワード線、３６ａ…第一層目のＡｌ配
線（ビット線）、３６ｂ…第一層目のＡｌ配線（ソース
線）、３８，５１，６１，７１…第二層目のＡｌ配線。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 松本 修 神奈川県川崎市幸区堀川町580番１号 株式会社東芝半導体システム技術センタ ー内 (56)参考文献 特開 平５−29563（ＪＰ，Ａ) 特開 平４−162773（ＪＰ，Ａ) 特開 平４−168765（ＪＰ，Ａ) 特開 平１−235098（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 27/115 H01L 21/8247 H01L 29/788 H01L 29/792

Claims (6)

    (57)【特許請求の範囲】
  1. 【請求項１】 同一基板上に不揮発性半導体メモリセル
    部と二層以上の金属配線を有するロジック部とを混載し
    てなる半導体装置において、 前記不揮発性半導体メモリセル部の、当該メモリマトリ
    クス内に同一パターンからなる複数層の金属配線を配し
    たことを特徴とする半導体装置。
  2. 【請求項２】 同一基板上に不揮発性半導体メモリセル
    部と二層以上の金属配線を有するロジック部とを混載し
    てなる半導体装置において、 前記不揮発性半導体メモリセル部の、当該メモリマトリ
    クス内にｎ層目（ただし、ｎ≧１とする）の金属配線の
    一部のパターンと同一パターンを有するｎ＋１層目以降
    の金属配線を配したことを特徴とする半導体装置。
  3. 【請求項３】 前記ｎ層目（ただし、ｎ≧１とする）の
    金属配線の一部のパターンと同一パターンを有するｎ＋
    １層目以降の金属配線は、前記ｎ層目の金属配線のう
    ち、セルのソース配線の上部にのみ配線が存在するもの
    であることを特徴とする請求項２に記載の半導体装置。
  4. 【請求項４】 前記不揮発性半導体メモリセル部のｎ＋
    １層目（ただし、ｎ≧１とする）以降の金属配線は、電
    位的にフローティング状態もしくはある電位に固定され
    ることを特徴とする請求項１，２のいずれかに記載の半
    導体装置。
  5. 【請求項５】 前記不揮発性半導体メモリセル部は、前
    記第一層目の金属配線のうち、セルのソース配線下には
    スタックトゲート構造のフローティングゲートが存在し
    ないことを特徴とする請求項１，２のいずれかに記載の
    半導体装置。
  6. 【請求項６】 前記不揮発性半導体メモリセル部は、紫
    外線消去型のメモリセルを有することを特徴とする請求
    項１，２のいずれかに記載の半導体装置。
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