JP3450310B2

JP3450310B2 - 半導体記憶装置

Info

Publication number: JP3450310B2
Application number: JP2001129834A
Authority: JP
Inventors: 雅章木下
Original assignee: エヌイーシーマイクロシステム株式会社
Priority date: 2001-04-26
Filing date: 2001-04-26
Publication date: 2003-09-22
Anticipated expiration: 2021-04-26
Also published as: JP2002328458A

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ダイナミック・ラ
ンダム・アクセス・メモリ等の半導体記憶装置に関し、
特に、素子分離領域を区画する際のフォトレジスト膜の
剥離の防止を図った半導体記憶装置に関する。

【０００２】

【従来の技術】近年の微細加工技術の進展に伴い、ダイ
ナミック・ランダム・アクセス・メモリ（ＤＲＡＭ：Dy
namic Random Access Memory）を代表とする半導体記憶
装置では、特にメモリセル（記憶素子）アレイ領域の外
周に、ダミーセル及びダミーパターンを配置することが
避けられなくなってきている。これは、メモリセルアレ
イ領域とその周辺回路が形成される領域との間では、パ
ターンの疎密が著しく相違しており、素子領域を区画す
るためのフォトリソグラフィ技術における近接効果の影
響によって、端部に近づくほどメモリセルの配線幅、配
線間隔及びコンタクトサイズがばらつき、中心部に配置
されたメモリセルと端部に配置されたメモリセルとの間
で寸法が相違したり、端部に配置されたメモリセルの寸
法が設計寸法からずれたりすることがあるからである。
つまり、メモリセルアレイと同時にその周辺に形成され
た数列のセル及びパターンは、予め近接効果の影響を受
ける領域として認識しておき、この部分で近接効果の影
響を吸収するためにダミーとされている。

【０００３】また、ダミーパターンは、近接効果の影響
を低減する目的の他に、疎密の軽減、段差の低減、応力
集中対策又は層間絶縁膜の熱伸縮の影響対策等を目的と
して挿入されることもある。

【０００４】半導体記憶装置の微細化が更に進んだと
き、従来と同様にダミーセルをメモリセルアレイの内部
と同様に配置しようとすると、例えばダミーの素子領域
もメモリセルアレイ内部の素子領域と同じ大きさで挿入
しようとすると、ダミー素子領域による無駄な面積によ
って、チップサイズの低減が制限されてしまう。例え
ば、メモリセルアレイが２バンクから構成され、冗長的
に伸ばした領域の長さが約０．６μｍ、１バンク当たり
メモリセルアレイの分割数が１６プレートである場合、
約０．６×１６×２（プレートの両側）×２（バンク
数）＝３８．４μｍだけ全体的に長くなる。

【０００５】そこで、ダミー素子領域の大きさを半分に
したハーフセルを採用した構造が検討されている。図７
は従来のハーフセルを採用したＤＲＡＭのレイアウトを
示す平面図である。従来のＤＲＡＭには、互いに同一の
方向に延びる複数の素子領域１ｂが複数の列をなして配
置されている。隣り合う列の間で、素子領域１ｂの配置
位置は互いに半ピッチずれている。従って、素子領域１
ｂが延びる方向における端部においては、２列に１列の
割合で、メモリセルアレイ領域Ｂに属する部分及び近接
効果吸収領域Ａに属する部分からなる素子領域１ｂが存
在する。また、ＤＲＡＭには、素子領域１ｂが延びる方
向に対して直交する方向に延びるセンスアンプ領域１０
が、素子領域１ｂから離間し、メモリセルアレイ領域Ｂ
との間で近接効果吸収領域Ａを挟むようにして配置され
ている。更に、センスアンプ領域１０側の末端に位置す
る素子領域１ｂがメモリセルアレイ領域Ｂ内に収まった
列とセンスアンプ領域１０との間において、ダミー素子
領域１ａが近接効果吸収領域Ａ内に配置されている。メ
モリセルアレイ領域Ｂ内の素子領域１ｂに形成される素
子がアクティブな記憶素子として機能し、ダミー素子領
域１ａ及び近接効果吸収領域Ａ内の素子領域１ｂに形成
される素子は、電気的に動作しないダミーの素子とな
る。なお、図７に示す領域内で、素子領域１ｂ、ダミー
素子領域１ａ又はセンスアンプ領域１０が存在しない素
子分離領域２には、素子分離絶縁膜（図示せず）が形成
される。

【０００６】図８は図７に示すレイアウトに基づいて構
成された従来のＤＲＡＭの構造を示す平面図である。

【０００７】従来のＤＲＡＭでは、素子領域１ｂ上に、
その素子領域１ｂを平面視で３つの領域に区画する２本
のゲート線２が形成され、更にその素子領域１ｂの両端
部上を通過する２本のゲート線２が形成されている。い
ずれのゲート線２も、素子領域１ｂが延びる方向に対し
て直交する方向に延びるようにして形成されている。近
接効果吸収領域Ａに属する部分を有する素子領域１ｂの
センスアンプ領域１０側端部上を通過するゲート線２
は、ダミー素子領域１ａを平面視で２つの領域に区画
し、その１つメモリセルアレイ領域Ｂ側に位置するゲー
ト線２はダミー素子領域１ａの端部上を通過している。

【０００８】素子領域１ｂ及びダミー素子領域１ａ内
で、平面視でゲート線２と重なり合わない領域には拡散
層７が形成されている。１個の素子領域１ｂには、３個
の拡散層７が形成され、１個のダミー素子領域１ａに
は、２個の拡散層７が形成されている。これらの拡散層
７のうち、素子領域１ｂに形成されたものにあっては両
端に位置する２個が、ダミー素子領域１ａに形成された
ものにあってはメモリセルアレイ領域Ｂ側に位置するも
のがストレージノードコンタクト４を介してキャパシタ
（図示せず）に接続されている。

【０００９】更に、素子領域１ｂの列毎にその上を通過
するビット線３が設けられている。このビット線３に
は、ダミー素子領域１ａに形成された拡散層７のうち中
央に位置するものがビットコンタクト５を介して接続さ
れている。

【００１０】図９乃至図１２は、夫々素子領域１ｂ及び
ダミー素子領域１ａ、ゲート線２、ビット線３、ストレ
ージノードコンタクト４及びビットコンタクト５を形成
する際に使用するフォトレジスト膜のパターンを示す平
面図である。なお、図９乃至図１２では、フォトレジス
ト膜の残存部にハッチングを入れてある。

【００１１】図７に示すようなレイアウトを半導体ウェ
ハの表面に形成する場合には、半導体ウェハ上にフォト
レジスト膜を形成し、フォトマスクを使用してフォトレ
ジスト膜を露光し、続いてフォトレジスト膜を現像する
ことにより、図９に示すようなパターンをフォトレジス
ト膜に形成する。次いで、このフォトレジスト膜をマス
クとして素子分離絶縁膜（図示せず）を形成することに
より、素子分離領域２を区画する。

【００１２】その後、図８に示す構造を構成する際に
は、図１０に示すパターンのフォトレジスト膜を使用し
たゲート絶縁膜及びゲート線２のパターニング、拡散層
７の形成、図１２に示すパターンのフォトレジスト膜を
使用した層間絶縁膜へのコンタクトホールの形成、並び
に図１１に示すパターンのフォトレジスト膜を使用した
ビット線３のパターニング等を行う。

【００１３】このようなハーフセルを採用した従来のＤ
ＲＡＭにおいては、ダミー素子領域１ａを確保できる近
接効果吸収領域Ａを設ければよいので、チップサイズの
増大が抑制される。

【００１４】また、フォトマスクに形成されたパターン
をフォトレジスト膜に転写する際の解像度の限界に鑑み
て、所望のパターンをフォトレジスト膜に形成するため
の光学的近接効果補正（ＯＰＣ：Optical Proximity Co
rrection）という技術が知られている。図１３はＯＰＣ
を行わない場合の転写パターンを示す図であって、
（ａ）はフォトマスクに形成されたパターンを示す模式
図、（ｂ）はフォトレジスト膜に転写されたパターンを
示す模式図である。また、図１４はＯＰＣを行う場合の
転写パターンを示す図であって、（ａ）はフォトマスク
に形成されたパターンを示す模式図、（ｂ）はフォトレ
ジスト膜に転写されたパターンを示す模式図である。

【００１５】微細なマスクパターンをフォトレジスト膜
に転写する場合、例えば、図１３（ａ）に示すような矩
形のマスクパターン２１ａをフォトレジスト膜にそのま
ま転写した場合、図１３（ｂ）に示すように、四隅が丸
まったパターン２１ｂがフォトマスクに形成される場合
がある。

【００１６】これに対し、ＯＰＣの一手法として、図１
４（ａ）に示すように、マスクパターン２１ａと同様の
パターン３１ａに対し、その四隅に補助パターン３１ｂ
をふかしてマスクパターンを形成しておけば、それを転
写した場合には、図１４（ｂ）に示すように、四隅の丸
まりが低減されてパターン３１ａに近似した形状のパタ
ーン３１ｃが得られるようになる。

【００１７】

【発明が解決しようとする課題】しかしながら、従来の
ＤＲＡＭでは、素子分離絶縁膜を形成する際に使用する
フォトレジスト膜のうちダミー素子領域１ａに相当する
部分が、特に現像時に剥がれやすいという問題点があ
る。ダミー素子領域１ａのフォトレジスト膜が剥がれや
すいのは、その面積及び縦横比（アスペクト比）が素子
領域１ｂのものよりも小さく、半導体ウェハとの付着が
弱いためである。

【００１８】現像時にフォトレジスト膜が剥がれてしま
うと、その部分に素子分離絶縁膜が形成されるので、そ
の部分には素子領域が形成されないことになる。ダミー
素子領域１ａが形成されない場合、本来はその部分をダ
ミーの拡散層として近接効果の影響を受け止めるはずの
ものが、近接効果がメモリセルアレイ内部のパターンに
まで及ぶことになる。この結果、アクティブな部分で均
一な記憶素子が得られない虞がある。

【００１９】また、剥がれたフォトレジスト膜がウェハ
の他の部位に付着した場合、異常なパターンが形成され
る虞がある。例えば素子領域１ｂの拡散層７間に付着し
た場合は、拡散層７同士のショートの原因となり得る。

【００２０】ダミー素子領域１ａの面積は、微細加工技
術の進展に伴ってより一層小さくなってきている。ダミ
ー素子領域１ａ用のフォトレジスト膜の剥がれ、及びそ
れに伴う再付着による収率の低下を恐れて、１ａの拡散
層を形成しないのでは、近接効果の影響によって、アク
ティブな領域での記憶素子の均一性が失われてしまう。
また、フォトレジスト膜の剥がれ及び近接効果の影響を
避けるために、ダミー素子領域１ａの大きさを素子領域
１ｂのサイズと等しくしたのでは、冗長な長さが存在す
ることになり、１枚のウェハ上に搭載可能な総チップ数
を減少させ、安価なチップを提供するという上で、問題
点となってくる。

【００２１】また、ＯＰＣによれば、所望の形状のパタ
ーンに近づけることは可能であるが、上述のようなフォ
トレジスト膜の剥離を防止することはできない。

【００２２】本発明はかかる問題点に鑑みてなされたも
のであって、素子分離領域を区画する際のフォトレジス
ト膜の剥離を防止することができる半導体記憶装置を提
供することを目的とする。

【００２３】

【課題を解決するための手段】本発明に係る半導体記憶
装置は、データを記憶する記憶素子が形成され第１の方
向に延びる矩形状の複数個の素子領域を備えたメモリセ
ルアレイ領域と、このメモリセルアレイ領域のパターン
形成用露光と同時に露光されて前記パターン形成用露光
時における近接効果の影響を吸収し前記素子領域におけ
る近接効果の影響を防止する近接効果吸収領域と、を有
し、この近接効果吸収領域は、前記素子領域を第１の方
向に沿って二分した半分の形状の基部及び前記基部に連
結された補助部を有する複数個のダミー素子領域を備
え、前記メモリセルアレイ領域に隣接して設けられてい
ることを特徴とする。

【００２４】本発明においては、従来のハーフセルに相
当する領域である基部の他に補助部が設けられているた
め、素子分離領域を区画するためのフォトレジスト膜に
おけるダミー素子領域のための残存部が従来のものより
も大きくなる。このため、フォトレジスト膜とウェハと
の密着性が向上し、フォトレジスト膜は、その現像時に
おいても剥がれにくくなる。

【００２５】なお、前記補助部は、前記基部の第１の方
向に延びる側縁に連結されていてもよく、前記基部の第
２の方向に延びる側縁に連結されていてもよい。また、
前記補助部の面積は、前記基部の面積の１０乃至５０％
であることが好ましい。また、前記基部の面積が０．１
５μｍ^２以下である場合、又は前記基部の第２の方向に
沿った長さを１としたとき第１の方向に沿った長さが３
以下である場合に、フォトレジスト膜の剥離を防止する
効果が高くなる。

【００２６】

【発明の実施の形態】以下、本発明の実施例に係る半導
体記憶装置について、添付の図面を参照して具体的に説
明する。図１は本発明の第１の実施例に係るＤＲＡＭの
レイアウトを示す平面図である。

【００２７】第１の実施例においては、従来のダミー素
子領域１ａと同様の形状の基部１ｃと、この基部１ｃの
メモリセルアレイ領域Ｂから離間した側の端部の両隅に
設けられた凸状の補助部１ｄとからダミー素子領域１ｅ
が構成されている。補助部１ｄは、本実施例におけるダ
ミー素子領域１ｅの素子領域１ｂが延びる方向（縦方
向）における長さが従来のダミー素子領域１ａのそれよ
りも大きくならないように、縦方向とは直交する方向
（横方向）に突出するようにして設けられている。

【００２８】例えば、基部１ｃの長辺の長さは約０．５
５μｍ、短辺の長さは約０．２μｍである。従って、そ
の面積は約０．１１μｍ^２であり、縦横比は約０．５５
／０．２＝２．７５である。また、補助部１ｄは、例え
ば一辺の長さが約０．０７μｍの正方形状であり、その
面積は約０．００５μｍ^２であるが、縦横比が０．７乃
至１．５程度の矩形状であってもよい。一方、例えば、
素子領域１ｂの長辺の長さは約１．１μｍ、短辺の長さ
は０．２μｍである。従って、その面積は約０．２２μ
ｍ^２であり、縦横比は約１．１／０．２＝５．５であ
る。

【００２９】なお、ダミー領域（近接効果吸収領域）
は、メモリセルアレイ領域Ｂのセンスアンプ領域１０側
だけでなく、その反対側にも設けられている。

【００３０】このように構成された第１の実施例におい
ては、ダミー素子領域１ｅ及び近接効果吸収領域Ａ内の
素子領域１ｂに形成される素子がダミーの素子としてデ
ータの記憶には寄与しない。従って、この部分で近接効
果の影響が吸収され、従来のハーフセルを採用したＤＲ
ＡＭと同様に、メモリセルアレイ領域Ａ内の記憶素子に
は近接効果の影響は及ばない。

【００３１】また、近接効果吸収領域Ａの大きさについ
ては、補助部１ｄが形成されてはいるが、素子領域１ｂ
が延びる方向における長さには何ら影響を及ぼさないの
で、従来のものと比しても、チップサイズを大きくする
ことはない。

【００３２】このようなレイアウトの第１の実施例に係
るＤＲＡＭを製造するには、このレイアウトと同一のパ
ターンを有するフォトレジスト膜を半導体ウェハ上に残
存させ、このフォトレジスト膜をマスクとして素子分離
絶縁膜を形成すればよい。

【００３３】前記フォトレジスト膜を形成する際には、
フォトレジスト膜の露光及び現像を行うが、現像の際に
は、補助部１ｄを覆う部分も半導体ウェハに付着してい
るので、従来のものと比して、極めてフォトレジスト膜
は剥がれにくくなる。

【００３４】なお、素子領域１ｂと補助部１ｄとの最短
距離Ｄ２は、素子領域１ｂと基部１ｃとの最短距離Ｄ１
より長いことが望ましい。これは、最短距離Ｄ２が最短
距離Ｄ１より短い場合には、露光マージンが最短距離Ｄ
２により制限されるからである。つまり、最短距離Ｄ２
によって露光マージンを制限しない場合には、露光条件
が意図せず最適値からずれたときに、最短距離Ｄ２を挟
む拡散層間で短絡が発生するからである。なお、露光マ
ージンとは、露光時間及びフォーカスが微妙にずれて
も、フォトレジスト膜にマスクパターンを十分転写でき
るマージンをいう。但し、このような短絡が発生したと
しても、近接効果吸収領域Ａ内における短絡なので、メ
モリセルアレイ領域Ｂ内で誤書込又は誤読出は発生せ
ず、特段の問題は起こらないので、必ずしも最短距離Ｄ
２が最短距離Ｄ１より長い必要はない。

【００３５】次に、素子領域形成用のフォトレジスト膜
の剥がれに注目した理由について説明する。図９乃至図
１２に示すフォトレジスト膜のパターンを比較すると、
ダミー素子領域１ａを区画するためのフォトレジスト膜
の面積及び縦横比が最も小さい。このことは、ダミー素
子領域１ａを区画するためのフォトレジスト膜が最も剥
がれやすいことを示している。他の工程では、フォトレ
ジスト膜の残存部の面積が比較的大きいため、剥がれは
起こりにくい。

【００３６】なお、本実施例と前述のＯＰＣとは補助パ
ターンを挿入しているという点で共通しているが、ＯＰ
Ｃは、あくまでもフォトレジスト膜の形状をあるべきパ
ターンに近づけるための技術であり、できるだけ狭い近
接効果吸収領域で近接効果を吸収しながらフォトレジス
ト膜の剥離を防止しようとする本実施例とは目的も効果
も異なる。例えばメモリセルアレイの素子領域を区画す
る工程、即ち素子分離絶縁膜を形成する工程にＯＰＣを
採用する場合には、ダミー素子領域１ａだけでなく素子
領域１ｂに対しても補助パターンが必要になる。また、
その場所は、図１４に示すように、各素子領域の４隅に
おける略対角線上となる。これに対し、本実施例では、
補助部１ｄはダミー素子領域１ａのセンスアンプ領域１
０側のみとなっており、また、横方向にずれた位置とな
っている。

【００３７】次に、本発明の第２の実施例について説明
する。第２の実施例は、例えばメモリセルアレイ領域Ｂ
の拡散層とセンスアンプ領域１０との間隔に多少のゆと
り、即ちマージンがある場合に適用可能なものである。
図２は本発明の第２の実施例に係るＤＲＡＭのレイアウ
トを示す平面図である。

【００３８】メモリセルアレイ領域Ｂの拡散層とセンス
アンプ領域１０との間隔にマージンがある場合には、矩
形状の基部１ｃと、この基部１ｃのメモリセルアレイ領
域Ｂから離間する側に設けられ幅が基部１ｃよりも広い
補助部１ｆとからダミー素子領域１ｇを構成することが
できる。補助部１ｆは、第１の実施例における補助部１
ｄがメモリセルアレイ領域Ｂから離間する方向に伸び、
１個の基部１ｃについて設けられた２個の補助部同士が
連結された略矩形の形状を有している。

【００３９】但し、補助部１ｄが設けられたことで、露
光マージンが制限されず、かつチップサイズに影響が及
ばない範囲であることが望ましい。露光マージンに関
し、補助部１ｆと素子領域１ｂとの最短距離Ｄ２及び補
助部１ｆとセンスアンプ領域１０との最短距離Ｄ４は、
素子領域１ｂ同士の最短距離Ｄ１よりも長いことが望ま
しい。また、補助部１ｆ同士の最短距離Ｄ３は最短距離
Ｄ１よりも長いことが望ましい。

【００４０】なお、最短距離Ｄ４を短縮して縦方向に補
助部１ｆを伸ばしても、単にダミー素子領域１ｇの形状
が素子領域１ｂの形状に近づく傾向にあるだけなので、
近接効果による問題は発生しないが、最短距離Ｄ３を短
縮して横方向に補助部１ｆを伸ばす場合には、ダミー素
子領域１ｇと素子領域１ｂとの形状の相違が著しくなっ
て近接効果の影響がメモリセルアレイ領域Ｂに及ぶ虞が
あることに注意すべきであり、横方向へ伸ばす長さは最
大でも０．１５μｍ程度であることが望ましい。

【００４１】また、基部１ｃのメモリセルアレイ領域Ｂ
から離間する側の端部と補助部１ｆのメモリセルアレイ
領域Ｂから離間する側の端部との距離が０．１４μｍ
（第１の実施例では０μｍ）、基部１ｃの幅が０．２μ
ｍ、補助部１ｆの基部１ｃから横方向に突出する程度が
０．０７μｍであるとすると、補助部１ｆの面積は第１
の実施例における補助部１ｄと比較すると、０．１４×
｛０．２＋（０．０７×２）｝≒０．０４８μｍ^２程度
大きくなっている。なお、補助部１ｆ全体の面積は
（０．００５μｍ^２×２）＋０．０４８μｍ^２＝０．０
５８μｍ^２程度となる。従って、基部１ｃの面積が０．
１１μｍ^２であるとすると、補助部１ｆの面積は、基部
１ｃの約５０％となる。このように、面積比で１０乃至
５０％程度の補助部を設けることにより、歩留りは少な
くとも２乃至３％向上する。

【００４２】次に、本発明の第３の実施例について説明
する。図３は本発明の第３の実施例に係るＤＲＡＭのレ
イアウトを示す平面図である。第３の実施例は、第１の
実施例における補助部１ｄを基部１ｃの１個当たり１個
だけ設けたものである。

【００４３】このような第３の実施例においても、従来
のものと比較するとフォトレジスト膜の剥がれは生じに
くくなる。

【００４４】次に、本発明の第４の実施例について説明
する。第４の実施例は、第２の実施例と同様に、例えば
メモリセルアレイ領域Ｂの拡散層とセンスアンプ領域１
０との間隔に多少のゆとり、即ちマージンがある場合に
適用可能なものである。図４は本発明の第４の実施例に
係るＤＲＡＭのレイアウトを示す平面図である。

【００４５】第４の実施例においては、矩形状の基部１
ｃ及び補助部１ｈからダミー素子領域１ｉが構成されて
いる。基部１ｃ及び補助部１ｈの横方向における一方の
端部は同じ位置にあり、他方の端部については、補助部
１ｈの端部が基部１ｃの端部よりも隣り合う素子領域１
ｂの列に、例えば０．０７μｍ近くなっている。なお、
基部１ｃのメモリセルアレイ領域Ｂから離間する側の端
部と補助部１ｈのメモリセルアレイ領域Ｂから離間する
側の端部との距離は、例えば０．１４μｍである。

【００４６】但し、補助部１ｈが設けられたことで、露
光マージンが制限されず、かつチップサイズに影響が及
ばない範囲であることが望ましい。また、最短距離Ｄ１
よりも、最短距離Ｄ３及びＤ４の方が長いことが望まし
い。

【００４７】なお、最短距離Ｄ４を短縮して縦方向（素
子領域１ｂが延びる方向）に補助部１ｈを伸ばしても、
単にダミー素子領域１ｉの形状が素子領域１ｂの形状に
近づく傾向にあるだけなので、近接効果による問題は発
生しないが、最短距離Ｄ３を短縮して横方向に補助部１
ｈを伸ばす場合には、ダミー素子領域１ｉと素子領域１
ｂとの形状の相違が著しくなって近接効果の影響がメモ
リセルアレイ領域Ｂに及ぶ虞があることに注意すべきで
ある。

【００４８】また、第１及び第３の実施例における補助
部１ｄの面積は、１個当たり０．００５μｍ^２程度であ
るが、第４の実施例における補助部１ｈの面積は、０．
００５＋（０．１４×（０．２＋０．０７））＝０．４
２８μｍ^２となり、フォトレジスト膜の剥がれがより一
層発生しにくくなる。

【００４９】次に、本発明の第５及び第６の実施例につ
いて説明する。図５は本発明の第５の実施例に係るＤＲ
ＡＭのレイアウトを示す平面図であり、図６は本発明の
第６の実施例に係るＤＲＡＭのレイアウトを示す平面図
である。

【００５０】近接効果吸収領域Ａ内のダミー素子領域１
ａ及び素子領域１ｂの半分の部分は、電気的に動作する
領域ではなく、そこに形成される拡散層は電気的に動作
しない。これらの拡散層は電気的に動作しない。従っ
て、第５の実施例では、センスアンプ領域１０のメモリ
セルアレイ領域Ｂ側の端部に形成された拡散層がビット
線の電圧平衡回路の平衡電圧の拡散層とすると共に、基
部１ｃと、この基部１ｃと平衡電圧の拡散層が形成され
るセンスアンプ領域１０の端部とを連結する補助部１ｊ
とからダミー素子領域１ｋが構成されている。

【００５１】このようにダミー素子領域１ａとセンスア
ンプ領域１０とが連結されていても、基部１ｃ及び補助
部１ｊはダミーパターンとして近接効果を吸収し、フォ
トレジスト膜の剥がれを防止し、かつメモリセルアレイ
領域Ｂとセンスアンプ領域１０との間を埋める作用を有
するだけであり、チップサイズは増大しない。

【００５２】なお、縦方向における素子領域１ｂと基部
１ｃとの最短距離Ｄ５が素子領域１ｂとセンスアンプ領
域１０との最短距離Ｄ６よりも短い。

【００５３】これに対し、第６の実施例では、最短距離
Ｄ５が最短距離Ｄ６よりも長く、最短距離Ｄ６によっ
て、メモリセルアレイ領域Ｂとセンスアンプ領域１０と
の距離が決まるように構成されている。このような場
合、基部１ｃとセンスアンプ領域１０との間隔も狭まる
ので、補助部１ｊの面積を小さくして、例えば最短距離
Ｄ５と最短距離Ｄ６程度まで小さくすることができる。

【００５４】このような第６の実施例によれば、フォト
レジスト膜の剥離を防止できるだけでなく、チップサイ
ズを小さくすることも可能である。

【００５５】このような実施例は、ダミー素子領域の面
積が約０．１５μｍ^２以下、かつ縦横比が約３以下とな
った場合、例えば長辺の長さが約０．７μｍ以下となっ
た場合に特に有効である。

【００５６】また、これらの実施例では、ダミー素子領
域が設けられた素子領域１ｂの列では、ダミー素子領域
のみが含まれるように近接効果吸収領域Ａ及びメモリセ
ルアレイ領域Ｂが区画されているが、図１に示すよう
に、その列においてダミー素子領域に隣接する１個の素
子領域１ｂの半分までが含まれるように近接効果吸収領
域Ｃ及びメモリセルアレイ領域Ｄが区画されていてもよ
い。この場合、その列に隣接する列においては、１個の
素子領域１ｂが近接効果吸収領域Ｃに含まれるようにな
る。

【００５７】

【発明の効果】以上詳述したように、本発明によれば、
素子分離領域を区画するためのフォトレジスト膜におけ
るダミー素子領域のための残存部が従来のものよりも大
きくなるため、フォトレジスト膜とウェハとの密着性が
向上し、フォトレジスト膜の剥離を防止することができ
る。また、フォトレジスト膜とウェハとの間の密着性が
確保されればよいため、ダミー素子領域を素子領域と同
程度まで大きくする必要はなく、チップサイズの増大を
防止することができる。

【図面の簡単な説明】

【図１】本発明の第１の実施例に係るＤＲＡＭのレイア
ウトを示す平面図である。

【図２】本発明の第２の実施例に係るＤＲＡＭのレイア
ウトを示す平面図である。

【図３】本発明の第３の実施例に係るＤＲＡＭのレイア
ウトを示す平面図である。

【図４】本発明の第４の実施例に係るＤＲＡＭのレイア
ウトを示す平面図である。

【図５】本発明の第５の実施例に係るＤＲＡＭのレイア
ウトを示す平面図である。

【図６】本発明の第６の実施例に係るＤＲＡＭのレイア
ウトを示す平面図である。

【図７】従来のハーフセルを採用したＤＲＡＭのレイア
ウトを示す平面図である。

【図８】図７に示すレイアウトに基づいて構成された従
来のＤＲＡＭの構造を示す平面図である。

【図９】素子領域１ｂ及びダミー素子領域１ａを形成す
る際に使用するフォトレジスト膜のパターンを示す平面
図である。

【図１０】ゲート線２を形成する際に使用するフォトレ
ジスト膜のパターンを示す平面図である。

【図１１】ビット線３を形成する際に使用するフォトレ
ジスト膜のパターンを示す平面図である。

【図１２】夫々素子領域１ｂ及びダミー素子領域１ａ、
ゲート線２、ビット線３、ストレージノードコンタクト
４及びビットコンタクト５を形成する際に使用するフォ
トレジスト膜のパターンを示す平面図である。

【図１３】ＯＰＣを行わない場合の転写パターンを示す
図であって、（ａ）はフォトマスクに形成されたパター
ンを示す模式図、（ｂ）はフォトレジスト膜に転写され
たパターンを示す模式図である。

【図１４】ＯＰＣを行う場合の転写パターンを示す図で
あって、（ａ）はフォトマスクに形成されたパターンを
示す模式図、（ｂ）はフォトレジスト膜に転写されたパ
ターンを示す模式図である。

【符号の説明】

１ａ、１ｅ、１ｇ、１ｉ、１ｋ；ダミー素子領域１ｂ；素子領域１ｃ；基部１ｄ、１ｆ、１ｈ、１ｊ；補助部２；ゲート線３；ビット線４；ノードコンタクト５；ビットコンタクト６；素子分離領域７；拡散層１０；センスアンプ領域Ｄ１〜Ｄ６；最短距離

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) G03F 1/08 H01L 27/10

Claims

(57)【特許請求の範囲】

【請求項１】データを記憶する記憶素子が形成され第
１の方向に延びる矩形状の複数個の素子領域を備えたメ
モリセルアレイ領域と、このメモリセルアレイ領域のパ
ターン形成用露光と同時に露光されて前記パターン形成
用露光時における近接効果の影響を吸収し前記素子領域
における近接効果の影響を防止する近接効果吸収領域
と、を有し、この近接効果吸収領域は、前記素子領域を
第１の方向に沿って二分した半分の形状の基部及び前記
基部に連結された補助部を有する複数個のダミー素子領
域を備え、前記メモリセルアレイ領域に隣接して設けら
れていることを特徴とする半導体記憶装置。
【請求項２】前記補助部は前記基部の第１の方向に延
びる側縁に連結されていることを特徴とする請求項１に
記載の半導体記憶装置。
【請求項３】前記補助部は前記基部の第２の方向に延
びる側縁に連結されていることを特徴とする請求項１又
は２に記載の半導体記憶装置。
【請求項４】前記補助部の面積は前記基部の面積の１
０乃至５０％であることを特徴とする請求項１乃至３の
いずれか１項に記載の半導体記憶装置。
【請求項５】前記基部の面積は０．１５μｍ^２以下で
あることを特徴とする請求項１乃至４のいずれか１項に
記載の半導体記憶装置。
【請求項６】前記基部の第２の方向に沿った長さを１
としたとき第１の方向に沿った長さは３以下であること
を特徴とする請求項１乃至５のいずれか１項に記載の半
導体記憶装置。