JPH04346470A - 半導体メモリー装置 - Google Patents

半導体メモリー装置

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JPH04346470A
JPH04346470A JP3119681A JP11968191A JPH04346470A JP H04346470 A JPH04346470 A JP H04346470A JP 3119681 A JP3119681 A JP 3119681A JP 11968191 A JP11968191 A JP 11968191A JP H04346470 A JPH04346470 A JP H04346470A
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、一つの絶縁ゲート電極
効果型トランジスタと一つの蓄積容量部からなる半導体
メモリーセルを含む半導体メモリー装置とその製造方法
に関する。
【０００２】
【従来の技術】１チップ上に形成されるダイナミックメ
モリー（ＤＲＡＭ）の記憶容量は、３年に４倍の割合で
向上してきており、今後も同様な向上が期待される。記
憶容量の増大は、微細加工技術の進歩に伴う集積度の向
上によって図られてきた。ところで、ダイナミックメモ
リーのメモリーセルは１つの絶縁ゲート電界効果トラン
ジスタと１つの蓄積容量から構成されており、メモリー
セルの占有面積は記憶容量の向上とともに小さくする必
要がある。しかし、記憶を保持する蓄積電荷量は信頼性
を保つためにある一定の値以上にする必要があり、狭い
面積で大きな蓄積容量を得る工夫が必要である。蓄積容
量の増大は、容量絶縁膜の実効的な厚さを薄くすること
と実効的な容量面積を増大させることによって可能とな
る。後者の方法の一つとして蓄積容量を上部に積み重ね
て形成するスタック型メモリーセルがある。この構造を
用いれば容量電極の高さを高くすることで単位面積当り
の容量電極の表面積が増加する。一方、ＤＲＡＭ記憶容
量の増大にともなって動作速度も向上されてきたが、そ
れは半導体素子の微細化が一つの要因となっている。し
かし、素子の微細化とチップ面積の増加によって配線に
よる動作遅延が問題となっている。特に配線長が長いワ
ード線は、配線遅延をさけるためにトランジスタのゲー
ト電極とは別に金属配線を追加する必要がある。例えば
、エム・サカオ（Ｍ．Ｓａｋａｏ）等によって１９９０
年電子素子国際会議（インターナショナル・エレクトロ
ン・デダイセズ・ミーテング（ＩＥＤＭ））において発
表された論文において、図６に示したようにメモリーセ
ルを構成する絶縁ゲート電界効果トランジスタのゲート
電極となるポリシリコン配線１８に対して、配線遅延を
低減するために適当な間隔をもって抵抗の低いアルミニ
ウム合金配線２８を図示しないコンタクト孔を介して接
続する方法が用いられている。この構造を用いることに
よって、抵抗は高いものの信頼性に優れたポリシリコン
膜をゲート電極として用い、抵抗を下げるために製造工
程が後になる金属配線を重ねてワード線を二層化した構
造となっている。なお、図６において、容量電極配線２
０はＮ＋　拡散層１７と容量蓄積電極２５とを接続して
いる。容量蓄積電極２５の断面は図６に表われていない
。又、その表面には図示しない容量絶縁膜を介してセル
プレート２４（容量蓄積電極２５上の位置を破線で示し
てある）が設けられている。
【０００３】
【発明が解決しようとする課題】容量蓄積部をワード線
の上に形成するスタック型メモリーセル構造では、小さ
な面積に大きな蓄積容量を得るために容量蓄積電極の上
面の面積に加えて側面の面積を大きくするために蓄積電
極の高さが高くなり、メモリーセルアレイ領域とメモリ
ーセルアレイ領域以外とでは金属ワード線を形成する際
に高さが異なってしまう。その結果、ワード線を含む金
属配線のパターンを形成するための微細なパターン解像
度を必要とするフォトレジスト工程において、高さの違
いが大きくなりすぎると焦点の違いによってメモリーセ
ルアレイ部とそれ以外を同時に満足するパターンの解像
が困難となる。
【０００４】従って、図７に示すように、メモリーセル
アレイ形成領域２では、ワード線をアルミニウム合金配
線２８とポリシリコン配線１８の二層構造とすることが
できるが、メモリーセルアレイ形成領域２と行デコーダ
形成領域８とを結ぶ部分では第１層目のポリシリコン配
線１８の単層にせざるを得ない。その結果ワード線の抵
抗が大きくなり高速動作が不能となる。
【０００５】本発明の目的は、メモリーセルアレイ領域
の高さが高くなっても高速動作可能なワード線とその製
造方法を提供することである。
【０００６】
【課題を解決するための手段】本発明の半導体メモリー
装置は、一つの絶縁ゲート電界効果トランジスタおよび
一つの蓄積容量からなる複数の半導体メモリーセルの前
記絶縁ゲート電界効果トランジスタのゲート電極を共通
接続して行方向に配置したゲート電極配線を複数本所定
のピッチで並行に配置したメモリーセルアレイ領域と、
前記メモリーセルアレイ領域の両側にそれぞれ配置した
第１の行デコーダおよび第２の行デコーダと、前記メモ
リーセルアレイ領域において前記ゲート電極配線上の所
定位置にコンタクト孔を有する絶縁膜を介して前記ゲー
ト電極配線と並行に設けられ前記第１の行デコーダまた
は第２の行デコーダのいずれか一方と接続されるワード
線用の金属配線とを有するというものである。
【０００７】又、本発明の半導体メモリー装置の製造方
法は複数の絶縁ゲート電界効果トランジスタのゲート電
極を共通接続して行方向に配置したゲート電極配線を複
数本所定のピッチでメモリーセルアレイ形成領域に配置
する工程と、絶縁膜を堆積したのち前記ゲート電極配線
上に所定のコンタクト孔を形成したのち導電膜を堆積す
る工程と、レジスト膜を形成する工程と、前記ゲート電
極配線のそれぞれに対応する部分を含む第１のパターン
で露光し、前記ゲート電極配線を交互に左または右方向
に延長した部分に対応する部分を含む第２のパターンで
露光する工程を含むリソグラフィー技術を用いて前記導
電膜をパターニングしてワードを形成する工程とを有す
るというものである。
【０００８】
【作用】メモリーセルアレイ領域の両側に第１，第２の
行デコーダを配置することによって、これらの行デコー
ダの近くではワード線のピッチをゲート電極配線ピッチ
の２倍にすることができ、この部分に幅の広いワード線
の金属配線を配置できる。
【０００９】又、高さの低いメモリーセルアレイ領域外
にある第１，第２の行デコーダから伸びるワード線は、
高さの高いメモリーセルアレイ領域にはい上がる端では
ピッチが倍になるために、このピッチが倍になった部分
においてはパターン解像の焦点深度がおおきくなり、大
きな段差のある基板上においても微細なパターンのある
領域に焦点を合わせてもパターン形成が可能となる。
【００１０】更に、高さの異なる領域での露光を別々に
行うと、それぞれ焦点位置を変えることができる。その
結果、微細なワード線を含む金属配線パターンがメモリ
ーセルアレイ領域内および外で形成できる。また、前述
のピッチが倍になる領域に限ってメモリーセルアレイ領
域外に含めることによって、金属配線層を増やすことな
く、或はワード線配線抵抗を増加させることなく、メモ
リーセルアレイ領域内外の金属配線を接続することがで
きる。
【００１１】
【実施例】以下、本発明の実施例について図面を用いて
、詳細に説明する。
【００１２】図１は、本発明半導体メモリー装置の一実
施例におけるワード線構造を示す平面図である。メモリ
ーセルアレイ領域２ａの両側にそれぞれ第１の行デコー
ダ３−１と第２の行デコーダ３−２を配置し、メモリー
セルアレイ領域２ａの中央部には、ゲート電極配線ピッ
チに等しい金属配線４−１，４−２，…、を設け、適当
な間隔をおいて下層のゲート電極配線とコンタクト部で
接続する。金属配線４−１，４−２，…は第１，第２の
行デコーダの側でゲート電極配線ピッチの２倍ピッチの
幅広部６−１，６−２，…、を有している。ワード線は
、行デコーダの近くでは幅が広い金属配線であり、メモ
リーセルアレイ領域では金属配線とゲート電極配線の２
層構造になっているので、低抵抗となり、高速動作可能
な半導体メモリー装置が得られる。
【００１３】図２〜図５は一実施例の製造方法を説明す
るための平面図である。
【００１４】通常用いられる方法により、図２に示すよ
うに、素子分離酸化膜を形成し、メモリーセルアレイ形
成領域２の両側に第１の行デコーダ形成領域８−１，第
２の行デコーダ形成領域８−２を有する半導体チップ１
を用意し、メモリーセルアレイ形成領域２のゲート酸化
膜上に所定の幅，ピッチでゲート電極配線７−１，７−
２，…、を第１層目のポリシリコン膜により形成する。 このとき７−１，７−３，…は左方に、７−２，７−４
，…は右方にそれぞれ伸ばして形成してもよい。その後
、Ｎ＋　拡散層、容量電極配線、ビット線、容量蓄積電
極、層間絶縁膜を形成する。
【００１５】次に、図３に示すように、ゲート電極配線
７−１，…上の各種の層間絶縁膜にコンタクト孔９を有
する。
【００１６】次に、アルミニウム合金膜を堆積した後、
フォトレジスト工程によってワード線を含む金属配線を
形成するためのレジストパターンを形成する。すなわち
、図４に示すように、メモリーセルアレイ形成領域中央
のピッチの小さな金属配線４−１，…、を形成するため
、ゲート電極配線対応部１０−１，…、とそれ以外の領
域を遮蔽する第１遮光部１１を有する第１マスクを用い
て焦点をメモリーセルアレイ形成領域のフォトレジスト
膜にあわせて第１回目の露光を行う。次に、図５に示す
ように、メモリーセルアレイ形成領域の端のピッチの大
きなワード線幅広部１２−１，…とゲート電極配線対応
部を遮蔽する第２遮光部１３とワード線以外の金属配線
パターンの存在する周辺領域対応部１４を有する第２マ
スクを用いて焦点をメモリーセルアレイ形成領域以外の
フォトレジスト膜にあわせて第２回目の露光を行う。 以降は、通常の現像を行ってレジストパターンを形成し
た後、アルミニウム合金膜をエッチングすると図１に示
したワード線が形成される。次に、必要に応じて２層目
以降の金属配線を行うと半導体メモリー装置が製造され
る。
【００１７】
【発明の効果】以上説明したように、本発明による半導
体メモリー装置においては、蓄積容量を大きくしてもワ
ード線の低抵抗化を達成でき、高速動作を確保できる。
【００１８】又、高さの低いメモリーセルアレイ領域外
にある行デコーダから伸びるワード線の部分は、高さの
高いメモリーセルアレイ領域にはい上がる端ではピッチ
が倍になるために、このピッチが倍になったワード線に
おいてはパターン解像の焦点深度がおおきくなり、大き
な段差のある基板上においても微細なパターンのある領
域に焦点を合わせてもパターン形成が可能となる。又、
高さの異なる領域での露光を別々に行うことが可能とな
り、それぞれ焦点位置を変えることができる。その結果
、微細なワード線を含む金属配線パターンがエモリーセ
ルアレイ領域内および外で形成できる。
【図面の簡単な説明】
【図１】本発明の半導体メモリー装置の一実施例のワー
ド線構造を示す平面図である。
【図２】本発明の一実施例の製造方法の説明に使用する
平面図である。
【図３】本発明の一実施例の製造方法の説明に使用する
平面図である。
【図４】本発明の一実施例の製造方法の説明に使用する
平面図である。
【図５】本発明の一実施例の製造方法の説明に使用する
平面図である。
【図６】従来の技術の説明に使用する断面図である。
【図７】従来の技術の欠点の説明に使用する平面図であ
る。
【符号の説明】
１　　　　半導体チップ ２　　　　メモリーセルアレイ形成領域２ａ　　　　メ
モリーセルアレイ領域 ３−１　　　　第１の行デコーダ ３−２　　　　第２の行デコーダ ４−１，４−２　　　　金属配線 ５　　　　コンタクト部 ６−１，６−２　　　　幅広部 ７−１〜７−４　　　　ゲート電極配線８−１　　　　
第１の行デコーダ形成領域８−２　　　　第２の行デコ
ーダ形成領域９　　　　コンタクト孔 １０−１，１０−２　　　　ゲート電極配線対応部１１
　　　　第１遮光部 １２−１，１２−２　　　　ワード線幅広部対応部１３
　　　　第２遮光部 １４　　　　周辺領域対応部 １５　　　　Ｐ型シリコン基板 １６　　　　素子分離酸化膜 １７　　　　Ｎ＋　拡散層 １８　　　　ポリシリコン配線 １９　　　　層間絶縁膜 ２０　　　　容量電極配線 ２１　　　　層間絶縁膜 ２２　　　　ビット線 ２３　　　　層間絶縁膜 ２４　　　　セルプレート ２５　　　　容量蓄積電極 ２６　　　　層間絶縁膜 ２７　　　　層間絶縁膜

Claims (2)

    【特許請求の範囲】
  1. 【請求項１】　　一つの絶縁ゲート電界効果トランジス
    タおよび一つの蓄積容量からなる複数の半導体メモリー
    セルの前記絶縁ゲート電界効果トランジスタのゲート電
    極を共通接続して行方向に配置したゲート電極配線を複
    数本所定のピッチで並行に配置したメモリーセルアレイ
    領域と、前記メモリーセルアレイ領域の両側にそれぞれ
    配置した第１の行デコーダおよび第２の行デコーダと、
    前記メモリーセルアレイ領域において前記ゲート電極配
    線上の所定位置にコンタクト孔を有する絶縁膜を介して
    前記ゲート電極配線と並行に設けられ前記第１の行デコ
    ーダまたは第２の行デコーダのいずれか一方と接続され
    るワード線用の金属配線とを有することを特徴とする半
    導体メモリー装置。
  2. 【請求項２】　　複数の絶縁ゲート電界効果トランジス
    タのゲート電極を共通接続して行方向に配置したゲート
    電極配線を複数本所定のピッチでメモリーセルアレイ形
    成領域に配置する工程と、絶縁膜を堆積したのち前記ゲ
    ート電極配線上に所定のコンタクト孔を形成したのち導
    電膜を堆積する工程と、レジスト膜を形成する工程と、
    前記ゲート電極配線のそれぞれに対応する部分を含む第
    １のパターンで露光し、前記ゲート電極配線を交互に左
    または右方向に延長した部分に対応する部分を含む第２
    のパターンで露光する工程を含むリソグラフィー技術を
    用いて前記導電膜をパターニングしてワードを形成する
    工程とを有することを特徴とする半導体メモリー装置の
    製造方法。
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