JPH10256506A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH10256506A JPH10256506A JP9081889A JP8188997A JPH10256506A JP H10256506 A JPH10256506 A JP H10256506A JP 9081889 A JP9081889 A JP 9081889A JP 8188997 A JP8188997 A JP 8188997A JP H10256506 A JPH10256506 A JP H10256506A
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- Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)
- Drying Of Semiconductors (AREA)
- Semiconductor Memories (AREA)
- Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
Abstract
(57)【要約】
【課題】 ＣＯＢプロセスにおいてノ−ド電極用コンタ
クトを斜め方向に形成し、活性領域の微細化を実現する
とともに、加工方法の簡略化を実現する。 【解決手段】 半導体基板0 の表面に、前記半導体基板
0 を傾斜した状態でノ−ド電極用コンタクト70を異方性
エッチングし、斜め方向に開口する工程と、前記ノ−ド
電極用コンタクト70を介して活性領域と接続されるノ−
ド電極をビット線より上方に形成する工程とを備え、ノ
−ド電極用コンタクトを斜め方向に形成することによ
り、活性領域の形状パタ−ンの単純化を可能とするとと
もに、活性領域の面積の縮小化を可能とする。
クトを斜め方向に形成し、活性領域の微細化を実現する
とともに、加工方法の簡略化を実現する。 【解決手段】 半導体基板0 の表面に、前記半導体基板
0 を傾斜した状態でノ−ド電極用コンタクト70を異方性
エッチングし、斜め方向に開口する工程と、前記ノ−ド
電極用コンタクト70を介して活性領域と接続されるノ−
ド電極をビット線より上方に形成する工程とを備え、ノ
−ド電極用コンタクトを斜め方向に形成することによ
り、活性領域の形状パタ−ンの単純化を可能とするとと
もに、活性領域の面積の縮小化を可能とする。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置及びそ
の製造方法に関し、特に、任意の記憶情報のランダムな
入出力が可能な半導体装置の高集積化構造及びその製造
方法に関する。
の製造方法に関し、特に、任意の記憶情報のランダムな
入出力が可能な半導体装置の高集積化構造及びその製造
方法に関する。
【０００２】
【従来の技術】半導体集積回路に形成されるキャパシタ
には、ポリシリコン膜を電極とし、誘電体膜としてシリ
コン酸化膜およびシリコン窒化膜を積層した構造のもの
が用いられている。
には、ポリシリコン膜を電極とし、誘電体膜としてシリ
コン酸化膜およびシリコン窒化膜を積層した構造のもの
が用いられている。
【０００３】近年の著しい回路集積化により、キャパシ
タ部の面積の縮小化が求められているが、一つのキャパ
シタに蓄積する電荷量は、センス増幅器の感度、α線耐
性によって制限されるため、極端に縮小することはでき
ない。
タ部の面積の縮小化が求められているが、一つのキャパ
シタに蓄積する電荷量は、センス増幅器の感度、α線耐
性によって制限されるため、極端に縮小することはでき
ない。
【０００４】このため、十分なキャパシタ容量の確保の
ため、キャパシタ構造が種々提案されている。その中
で、キャパシタ電極をビットライン上部に形成するスタ
ックＣＯＢ（キャパシタ・オ−バ−・ビットライン) 構
造は、ビット線コンタクト部を考慮せずに隣接するキャ
パシタ間を分離することが可能であり、ノ−ド電極の垂
直方向への厚膜化により、キャパシタ容量の確保が容易
な構造であると言える。
ため、キャパシタ構造が種々提案されている。その中
で、キャパシタ電極をビットライン上部に形成するスタ
ックＣＯＢ（キャパシタ・オ−バ−・ビットライン) 構
造は、ビット線コンタクト部を考慮せずに隣接するキャ
パシタ間を分離することが可能であり、ノ−ド電極の垂
直方向への厚膜化により、キャパシタ容量の確保が容易
な構造であると言える。
【０００５】図４は、典型的なＣＯＢ構造を示す断面図
であり、例えば特開平1-302851号公報に示されている。
典型的なＣＯＢ構造の形成過程を、図４を参照して説明
する。図４において、シリコン基板 0上に活性領域10、
素子分離領域20、ゲート酸化膜30、第１の層間絶縁膜4
0、ビットライン50及び第２の層間絶縁膜60を形成す
る。その後、ビットライン50上部からビットライン50間
を通り、活性領域10に通じるノ−ド電極用コンタクト70
を形成している。さらに、ノ−ド電極80、誘電膜90及び
プレ−ト電極100 を形成する。
であり、例えば特開平1-302851号公報に示されている。
典型的なＣＯＢ構造の形成過程を、図４を参照して説明
する。図４において、シリコン基板 0上に活性領域10、
素子分離領域20、ゲート酸化膜30、第１の層間絶縁膜4
0、ビットライン50及び第２の層間絶縁膜60を形成す
る。その後、ビットライン50上部からビットライン50間
を通り、活性領域10に通じるノ−ド電極用コンタクト70
を形成している。さらに、ノ−ド電極80、誘電膜90及び
プレ−ト電極100 を形成する。
【０００６】図５は、この時のレイアウトの一例を示す
ものである。ノ−ド電極用コンタクト70は、ビットライ
ン50の両脇を基板に対して垂直方向に開口されており、
ノ−ド電極用コンタクト70に接続される活性領域10の形
状は、ビットライン50に対し周囲に迫り出した多角形の
形状となる。なお、図５において、110 はワードライン
である。
ものである。ノ−ド電極用コンタクト70は、ビットライ
ン50の両脇を基板に対して垂直方向に開口されており、
ノ−ド電極用コンタクト70に接続される活性領域10の形
状は、ビットライン50に対し周囲に迫り出した多角形の
形状となる。なお、図５において、110 はワードライン
である。
【０００７】
【発明が解決しようとする課題】図５からも分かるよう
に、従来のＣＯＢ構造においては、基板に対し垂直にな
るようにしてノ−ド電極用コンタクト70をビット線間に
開口し、ノ−ド電極80と基板上の活性領域10を多結晶シ
リコンなどの導電材料を堆積して接続していた。そのた
め、形成される活性領域10の形状は複雑化し、フォトリ
ゾグラフィ−、エッチングなどの加工が困難になり、活
性領域10の面積縮小の妨げにもなるといった問題があっ
た。
に、従来のＣＯＢ構造においては、基板に対し垂直にな
るようにしてノ−ド電極用コンタクト70をビット線間に
開口し、ノ−ド電極80と基板上の活性領域10を多結晶シ
リコンなどの導電材料を堆積して接続していた。そのた
め、形成される活性領域10の形状は複雑化し、フォトリ
ゾグラフィ−、エッチングなどの加工が困難になり、活
性領域10の面積縮小の妨げにもなるといった問題があっ
た。
【０００８】そこで、本発明は、基板を傾斜し、露光、
異方性エッチングすることにより、活性領域とノ−ド電
極用コンタクトの接点をビット線真下に形成し、活性領
域の形状パタ−ンを単純化し、活性領域面積を縮小する
ことを目的とする。
異方性エッチングすることにより、活性領域とノ−ド電
極用コンタクトの接点をビット線真下に形成し、活性領
域の形状パタ−ンを単純化し、活性領域面積を縮小する
ことを目的とする。
【０００９】
【課題を解決するための手段】本発明の半導体装置の製
造方法は、活性領域およびその活性領域の長手方向に直
角な方向に延設されたワ−ド線を有し、ビット線コンタ
クト領域および活性領域をそれぞれ半分ずつ、少なくと
も含んで１単位とする複数のセルが各々上記長手方向に
沿って配列される半導体基板表面に対して、前記基板を
傾斜した状態でノ−ド電極用コンタクト70を異方性エッ
チングし、斜め方向に開口する工程と、前記ノ−ド電極
用コンタクト70を介して前記活性領域と接続されるノ−
ド電極をビット線より上方に形成する工程とを含むこと
を特徴としている。
造方法は、活性領域およびその活性領域の長手方向に直
角な方向に延設されたワ−ド線を有し、ビット線コンタ
クト領域および活性領域をそれぞれ半分ずつ、少なくと
も含んで１単位とする複数のセルが各々上記長手方向に
沿って配列される半導体基板表面に対して、前記基板を
傾斜した状態でノ−ド電極用コンタクト70を異方性エッ
チングし、斜め方向に開口する工程と、前記ノ−ド電極
用コンタクト70を介して前記活性領域と接続されるノ−
ド電極をビット線より上方に形成する工程とを含むこと
を特徴としている。
【００１０】また、本発明の半導体装置は、半導体基板
の上方に形成された絶縁膜を有する半導体装置におい
て、前記絶縁膜は前記半導体基板に対して傾斜した接続
孔を有することを特徴としている。
の上方に形成された絶縁膜を有する半導体装置におい
て、前記絶縁膜は前記半導体基板に対して傾斜した接続
孔を有することを特徴としている。
【００１１】
【作用】本発明は前記技術手段を有するので、本発明に
よれば、活性領域とノ−ド電極用コンタクトの接点がビ
ット線の真下に形成されるため、活性領域の形状パタ−
ンが単純化され、活性領域の面積を縮小することができ
る。
よれば、活性領域とノ−ド電極用コンタクトの接点がビ
ット線の真下に形成されるため、活性領域の形状パタ−
ンが単純化され、活性領域の面積を縮小することができ
る。
【００１２】
【実施例】以下に、本発明の半導体装置及びその製造方
法の実施例を、図面を参照しながら具体的に説明する。
図１は、本発明の一実施例に係わるＣＯＢ構造を示す概
略縦断面図を示している。また、図１に示すＣＯＢ構造
の形成過程を図２（ａ）〜（ｄ）に分割して具体的に述
べる。
法の実施例を、図面を参照しながら具体的に説明する。
図１は、本発明の一実施例に係わるＣＯＢ構造を示す概
略縦断面図を示している。また、図１に示すＣＯＢ構造
の形成過程を図２（ａ）〜（ｄ）に分割して具体的に述
べる。
【００１３】図２（ａ）に示すように、シリコン基板 0
上に形成した素子分離領域20によって画定された位置に
活性領域10、ゲ−ト酸化膜30及びワ−ドライン110 を形
成し、ＣＶＤ法により第１の層間絶縁膜40を6000Å堆積
した後、ビットライン50を形成し、ＣＶＤ法により第２
の層間絶縁膜60を2000Å堆積する。
上に形成した素子分離領域20によって画定された位置に
活性領域10、ゲ−ト酸化膜30及びワ−ドライン110 を形
成し、ＣＶＤ法により第１の層間絶縁膜40を6000Å堆積
した後、ビットライン50を形成し、ＣＶＤ法により第２
の層間絶縁膜60を2000Å堆積する。
【００１４】次に、図２（ｂ）に示すように、レジスト
塗布後、フォト工程時に基板表面を約３０度傾けて露光
した後、第２の層間絶縁膜60および第１の層間絶縁膜40
を選択的にエッチングし、基板表面に対して傾斜したノ
−ド電極用コンタクト70を形成する。エッチング方法と
して、例えば、プラズマエッチングを用いて、プラズマ
中のイオン飛来方向に対して基板表面を約３０度傾けて
行う。
塗布後、フォト工程時に基板表面を約３０度傾けて露光
した後、第２の層間絶縁膜60および第１の層間絶縁膜40
を選択的にエッチングし、基板表面に対して傾斜したノ
−ド電極用コンタクト70を形成する。エッチング方法と
して、例えば、プラズマエッチングを用いて、プラズマ
中のイオン飛来方向に対して基板表面を約３０度傾けて
行う。
【００１５】この状態で第２の層間絶縁膜60および第１
の層間絶縁膜40をエッチングすると、基板表面に対して
ビットライン50に垂直の方向に傾けてノ−ド電極用コン
タクト70を形成することができる。この傾斜角度は、ノ
−ド電極用コンタクト70が基板表面の活性領域10に到達
するように設定する。
の層間絶縁膜40をエッチングすると、基板表面に対して
ビットライン50に垂直の方向に傾けてノ−ド電極用コン
タクト70を形成することができる。この傾斜角度は、ノ
−ド電極用コンタクト70が基板表面の活性領域10に到達
するように設定する。
【００１６】さらに、図２（ｃ）に示すように、ノ−ド
電極用コンタクト70の内部表面および第２の層間絶縁膜
60上にＣＶＤ法を用いて多結晶シリコン層を5000Å堆積
し、ノ−ド電極80を形成する。そして、所定の形状にパ
タ−ニングした後、図２（ｄ）に示すように、ノ−ド電
極80表面に例えば窒化膜などの誘電体膜90を50Å形成す
る。
電極用コンタクト70の内部表面および第２の層間絶縁膜
60上にＣＶＤ法を用いて多結晶シリコン層を5000Å堆積
し、ノ−ド電極80を形成する。そして、所定の形状にパ
タ−ニングした後、図２（ｄ）に示すように、ノ−ド電
極80表面に例えば窒化膜などの誘電体膜90を50Å形成す
る。
【００１７】さらに、誘電体膜90の表面にＣＶＤ法を用
いて多結晶シリコン層などのセルプレ−ト電極100 を20
00Å形成し、図１に示す状態になる。その後、絶縁層、
配線層を形成して半導体メモリ装置の製造工程が完了す
る。
いて多結晶シリコン層などのセルプレ−ト電極100 を20
00Å形成し、図１に示す状態になる。その後、絶縁層、
配線層を形成して半導体メモリ装置の製造工程が完了す
る。
【００１８】図３は、この時のレイアウトの一例を示す
図である。図３を図５と比較すると、活性領域10はその
形状が多角形から長方形に単純化し、その面積は縮小し
ている。また、ノ−ド電極用コンタクト70は、基板表面
に対して垂直方向( 図５の従来例参照）ではなく斜め方
向に形成しているため、図３に示すように、ノ−ド電極
用コンタクト上部72はビットライン50の間に位置し、ノ
−ド電極用コンタクト下部71はビットライン50の真下に
位置している。
図である。図３を図５と比較すると、活性領域10はその
形状が多角形から長方形に単純化し、その面積は縮小し
ている。また、ノ−ド電極用コンタクト70は、基板表面
に対して垂直方向( 図５の従来例参照）ではなく斜め方
向に形成しているため、図３に示すように、ノ−ド電極
用コンタクト上部72はビットライン50の間に位置し、ノ
−ド電極用コンタクト下部71はビットライン50の真下に
位置している。
【００１９】
【発明の効果】以上説明したように、本発明による半導
体装置は、基板を傾斜し、露光、異方性エッチングを行
うことにより、ノ−ド電極用コンタクトをビット線上方
から斜め下方に形成し、ノ−ド電極用コンタクト底部と
基板上の活性領域の接触部がビット線直下に位置するこ
とで、活性領域の形状パタ−ンを単純化するとともに、
領域面積を縮小化することが可能となり、半導体装置の
集積化に寄与することができる。
体装置は、基板を傾斜し、露光、異方性エッチングを行
うことにより、ノ−ド電極用コンタクトをビット線上方
から斜め下方に形成し、ノ−ド電極用コンタクト底部と
基板上の活性領域の接触部がビット線直下に位置するこ
とで、活性領域の形状パタ−ンを単純化するとともに、
領域面積を縮小化することが可能となり、半導体装置の
集積化に寄与することができる。
【図１】本発明の一実施例を説明するための半導体装置
の概略縦断面図である。
の概略縦断面図である。
【図２】本発明の一実施例に係わる半導体装置の製造方
法を示す工程順の概略縦断面図である。
法を示す工程順の概略縦断面図である。
【図３】図２の半導体装置の概略平面構造図である。
【図４】従来例を説明するための半導体装置の概略縦断
面図である。
面図である。
【図５】図４の半導体装置の概略平面構造図である。
0 シリコン基板 10 活性領域 20 素子分離領域 30 ゲ−ト酸化膜 40 層間酸化膜( 第１の絶縁膜） 50 ビットライン 60 層間酸化膜( 第２の絶縁膜） 70 ノ−ド電極用コンタクト 71 ノ−ド電極用コンタクト下部 72 ノ−ド電極用コンタクト上部 80 ノ−ド電極 90 誘電膜 100 プレ−ト電極
Claims (7)
- 【請求項１】 半導体基板上にレジストを塗布する工程
と、 前記半導体基板に対して斜めに露光光を照射し、前記レ
ジストを露光・現像する工程と、 前記レジストをマスクにして、前記半導体基板に対して
斜めに異方性エッチングをする工程とを有することを特
徴とする半導体装置の製造方法。 - 【請求項２】 半導体基板の上方に形成された絶縁膜を
有する半導体装置において、 前記絶縁膜は前記半導体基板に対して傾斜した接続孔を
有することを特徴とする半導体装置。 - 【請求項３】 請求項２に記載の半導体装置において、 前記接続孔は前記半導体基板内に形成された拡散層と前
記絶縁膜上に形成された導電膜とを電気的に接続するこ
とを特徴とする半導体装置。 - 【請求項４】 半導体基板上に活性領域、素子分離領
域、ゲ−ト酸化膜、ワ−ドライン、第１の層間絶縁膜、
ビットライン、及び第２の層間絶縁膜を形成する工程
と、 前記第１の層間絶縁膜および前記第２の層間絶縁膜を基
板表面に対して斜め方向に異方性エッチングし、傾斜し
たノ−ド電極用コンタクトを形成する工程と、前記ノ−
ド電極用コンタクトを形成後、ノ−ド電極、誘電体膜、
プレ−ト電極を形成してセル構造を形成する工程とを含
むことを特徴とする半導体装置の製造方法。 - 【請求項５】 請求項４に記載の半導体装置の製造方法
であって、 前記ノ−ド電極用コンタクトを開口する傾斜角度は、前
記ノ−ド電極用コンタクトの底部が前記活性領域に到達
するように設定することを特徴とする半導体装置の製造
方法。 - 【請求項６】 請求項４に記載の半導体装置の製造方法
であって、 前記ノ−ド電極用コンタクトを開孔する工程の後、前記
半導体基板上に前記ノ−ド電極を形成する工程を含むこ
とを特徴とする半導体装置の製造方法。 - 【請求項７】 請求項４に記載の半導体装置の製造方法
であって、 前記ノ−ド電極用コンタクトを介して前記活性領域と接
続される前記ノ−ド電極を前記ビットラインより上方に
形成することを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9081889A JPH10256506A (ja) | 1997-03-14 | 1997-03-14 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9081889A JPH10256506A (ja) | 1997-03-14 | 1997-03-14 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10256506A true JPH10256506A (ja) | 1998-09-25 |
Family
ID=13759021
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9081889A Withdrawn JPH10256506A (ja) | 1997-03-14 | 1997-03-14 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10256506A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100940360B1 (ko) * | 2007-01-24 | 2010-02-04 | 주식회사 하이닉스반도체 | 기울어진 스토리지노드콘택을 구비한 반도체 소자 및 그의제조 방법 |
| JP2010080666A (ja) * | 2008-09-26 | 2010-04-08 | Fujitsu Microelectronics Ltd | 固体撮像素子 |
| JP2021506132A (ja) * | 2017-12-12 | 2021-02-18 | ヴァリアン セミコンダクター イクイップメント アソシエイツ インコーポレイテッド | メモリデバイス、半導体デバイスを製造する方法及びデバイス構造 |
-
1997
- 1997-03-14 JP JP9081889A patent/JPH10256506A/ja not_active Withdrawn
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100940360B1 (ko) * | 2007-01-24 | 2010-02-04 | 주식회사 하이닉스반도체 | 기울어진 스토리지노드콘택을 구비한 반도체 소자 및 그의제조 방법 |
| JP2010080666A (ja) * | 2008-09-26 | 2010-04-08 | Fujitsu Microelectronics Ltd | 固体撮像素子 |
| JP2021506132A (ja) * | 2017-12-12 | 2021-02-18 | ヴァリアン セミコンダクター イクイップメント アソシエイツ インコーポレイテッド | メモリデバイス、半導体デバイスを製造する方法及びデバイス構造 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20040601 |