JP3070574B2

JP3070574B2 - 半導体記憶装置及びその製作方法

Info

Publication number: JP3070574B2
Application number: JP10088799A
Authority: JP
Inventors: 隆佐甲
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1998-04-01
Filing date: 1998-04-01
Publication date: 2000-07-31
Anticipated expiration: 2018-04-01
Also published as: JPH11289064A; KR19990082826A; US6172389B1; KR100292594B1

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体記憶装置及
びその製造方法に関し、更に詳細には、抵抗素子の占め
る面積の小さい半導体記憶装置及びその製造方法に関す
るものである。

【０００２】

【従来の技術】ダイナミックランダムアクセス・メモリ
（以下、簡単にＤＲＡＭと表記する）は、代表的な半導
体記憶素子であって、複数個のメモリセルを有するメモ
リセル部と、メモリセル部の制御回路部と、抵抗素子を
有し、メモリセル部の周辺に設けられた電源回路部とを
備えている。ここで、図７を参照して、主として、メモ
リセル部と抵抗素子とに着目して、ＤＲＡＭの層構造を
説明する。図７は従来のＤＲＡＭの要部の構成を示す基
板断面図である。ＤＲＡＭのメモリセル部は、図７に示
すように、選択酸化法（ＬＯＣＯＳ法）による素子分離
酸化膜２で素子分離された領域のシリコン基板１に形成
されたｎ型拡散層領域３上に、膜厚８ｎｍ程度のゲート
酸化膜（図示せず）を介して膜厚２００ｎｍ程度のゲー
ト電極５を有する。ゲート電極５は、膜厚１００ｎｍの
ポリシリコン膜と膜厚１００ｎｍのタングステンシリサ
イド膜との積層構造になっている。２５６ＭＤＲＡＭの
場合、ゲート幅は０．２２μm 程度、また、ゲート電極
５同士の間隔は０．２８μm 程度である。

【０００３】３個のｎ型拡散層領域３は、第１局所配線
９及び第２局所配線１０を介して、それぞれ、上部構造
に電気的に接続している。第１局所配線９及び第２局所
配線１０は、リンドープトポリシリコン膜により形成さ
れていて、ゲート電極５上に存在する膜厚１００ｎｍ程
度のキャップ酸化膜７と、ゲート電極５の側壁に存在す
る膜厚６０ｎｍ程度の側壁酸化膜８とにより、ゲート電
極５から絶縁されている。２５６ＭＤＲＡＭの場合、ゲ
ート電極５を垂直に貫通する断面での第１局所配線９及
び第２局所配線１０の局所配線幅は０．２８μm 程度、
局所配線と局所配線との間隔は０．２２μm 程度であ
る。第１局所配線９は、ポリシリコンプラグ１２を介し
てビット線１３と電気的に接続されている。また、第２
局所配線１０は、膜厚８００ｎｍ程度のリンドープトポ
リシリコン膜で構成された蓄積電極１５に電気的に接続
されている。蓄積電極１５上には、容量絶縁膜と膜厚１
５０ｎｍ程度のリンドープトポリシリコン膜とで構成さ
れたセルプレート電極１６が形成され、更に、セルプレ
ート電極１６上を含めて基板全面に第３層間絶縁膜１７
が成膜されている。容量絶縁膜には、膜厚７ｎｍ程度の
シリコン窒化膜を用いている。

【０００４】一方、メモリセル部の周辺に設けられた電
源回路部の一部である抵抗素子部では、素子分離酸化膜
２上に、第１層間絶縁膜２２及び第２層間絶縁膜２３
が、順次、形成され、更に、第２層間絶縁膜２３上に、
膜厚１００ｎｍ程度のリンドープトポリシリコン膜で構
成された抵抗素子１１が形成されている。セルプレート
電極１６と抵抗素子１１とは、同一のフォトリソグラフ
ィ工程で同一の膜構造により形成されている。２５６Ｍ
ＤＲＡＭの場合、抵抗素子１１の線幅は例えば０．８μ
m 程度、抵抗素子１１の線同士の間隔は例えば０．８μ
m程度である。抵抗素子１１は、抵抗素子引き出し部１
８を有し、第３層間絶縁膜１７を貫通して抵抗素子引き
出し部１８上に達する接続孔１９を介して上層配線と電
気的に接続されている。

【０００５】次に、図８及び図９を参照して、上述した
従来のＤＲＡＭのメモリセル部と抵抗素子を作製する方
法を説明する。図８（ａ）〜（ｃ）及び図９（ｄ）と
（ｅ）は、それぞれ、従来例のＤＲＡＭを作製する際の
工程毎の基板断面図である。まず、図８（ａ）に示すよ
うに、素子分離酸化膜２を設けたシリコン基板１上にゲ
ート酸化膜（図示せず）を例えば膜厚８ｎｍ程度成膜す
る。次いで、ゲート電極５とキャップ絶縁膜７との積層
構造、及び拡散層領域３を所定の位置に形成する。ゲー
ト電極５とキャップ絶縁膜７との積層構造は、例えば膜
厚１００ｎｍ程度のシリコン酸化膜／膜厚１００ｎｍ程
度のタングステンシリサイド膜／膜厚１００ｎｍ程度の
ポリシリコン膜の積層構造となっている。

【０００６】次に、図８（ｂ）に示すように、基板全面
に膜厚６０ｎｍ程度の酸化膜２５を成長させ、次いでメ
モリセル領域のみ酸化膜２５をエッチバックする。続い
て、リンドープトシリコン膜を例えば膜厚１５０ｎｍ程
度成膜し、次いでパターニングして、メモリセル領域内
の所定の位置に第１局所配線９及び第２局所配線１０を
形成する。次いで、図８（ｃ）に示すように、基板全面
に第１層間絶縁膜２２を成膜し、フォトリソグラフィの
技術を用いて第１局所配線９上にビットコンタクト孔を
開孔し、続いてポリシリコンプラグ１２及びビット線１
３を形成する。

【０００７】更に、図９（ｄ）に示すように、基板全面
に第２層間絶縁膜２３を成膜し、フォトリソグラフィの
技術を用いて第２局所配線１０上にキャパシタコンタク
ト孔を開孔し、続いてリンドープトポリシリコン膜を例
えば膜厚８００ｎｍ程度成長させ、次いでパターニング
を行って蓄積電極１５を形成する。次に、図９（ｅ）に
示すように、容量絶縁膜としてシリコン窒化膜を例えば
膜厚８ｎｍ程度、次いでリンドープトポリシリコン膜を
例えば膜厚１５０ｎｍ程度成長させた後、フォトリソグ
ラフィ技術を用いてパターニングを行い、メモリセル部
にセルプレート電極１６を、周辺回路部に抵抗素子１１
を、それぞれ、同時に形成する。第３層間絶縁膜１７を
形成した後に、セルプレート電極１５及び抵抗素子１１
を上部電極に接続するための接続孔を開孔すると、図７
に示したＤＲＡＭのメモリセル部及び抵抗素子の構造を
得ることができる。

【０００８】

【発明が解決しようとする課題】上述のように、従来の
ＤＲＡＭのメモリセル部及び抵抗素子部の構成では、セ
ルプレート電極１６と抵抗素子１１とが同一層により形
成されている結果、次に説明するように、抵抗素子１１
の占める面積が大きくなり、ＤＲＡＭの微細化の上で問
題となっていた。即ち、セルプレート電極１６は、容量
部での空乏化を抑制するために、ある程度高濃度のリン
を導入しておく必要があるので、通常、１．０Ｅ２０
［atom／ｃｍ³］の濃度でリンをドーピングしている。
この場合のリンドープトポリシリコン膜のシート抵抗
は、５０［Ω／□］程度である。一方、高抵抗値を必要
とする抵抗素子１１は、セルプレート電極１６と同じ膜
で形成しているので、図１０に示すように、例えば０．
８μm 程度の線幅を持った配線を長く引き回して高抵抗
を得るようにしている。例えば、１０００ｋΩ程度の抵
抗を得るための抵抗素子１１の配線長は、１６ｍｍ程度
必要になるので、この配線長を確保するために、図１０
に示すように引き回す結果、抵抗素子１１の占める領域
はかなりの面積になる。

【０００９】抵抗素子領域の面積を削減する方法として
は、抵抗素子１１の配線幅を細くする方法が考えられ
る。この方法ならば、抵抗素子領域の面積を縮小するこ
とができるものの、厳しい寸法精度を要求されるリソグ
ラフィ工程が一工程増えることになり、抵抗素子の形成
コストが嵩む。また、先に示した従来のＤＲＡＭでは、
容量絶縁膜をシリコン窒化膜としているが、セルサイズ
を縮小しようとすると、シリコン窒化膜では十分なセル
キャパシタ容量を得ることが困難になるため、例えば容
量絶縁膜としてタンタル酸化膜のような高誘電体膜や強
誘電体膜等を用いることになる。従って、セルプレート
電極もポリシリコンから高融点金属に変わる結果、セル
プレート電極と同一の膜で形成する抵抗素子も高融点金
属となる。このため、抵抗素子の単位あたりの抵抗値が
小さくなり、同じ抵抗値を得ようとするならば、更に配
線長が長くなって、抵抗素子領域の面積を更に大きくし
なければならない。

【００１０】以上のように、従来のＤＲＡＭの抵抗素子
の構成では、抵抗素子領域の面積を縮小することが難し
かった。そこで、本発明の目的は、厳しい寸法精度を要
求されるリソグラフィ工程を増やすことなく、抵抗素子
の占める面積が小さくなる構成の半導体記憶装置を提供
することである。

【００１１】

【課題を解決するための手段】上記目的を達成するため
に、本発明に係る半導体記憶装置は、拡散領域と上部電
極とを局所配線により導通するメモリセルを有するメモ
リセル部と、メモリセル部の周辺回路の一部に抵抗素子
を有する半導体記憶装置において、抵抗素子は、メモリ
セルのゲート電極と同じ層構造でシリコン基板に形成さ
れた電極構造部上に、局所配線と同じ材料で形成されて
いることを特徴とする。本半導体記憶装置の電極構造部
は、ゲート電極を形成する工程でゲート電極と同時に形
成され、抵抗素子は局所配線を形成する工程で局所配線
と同時に形成される。

【００１２】本発明の局所配線及び抵抗素子の材料には
制約はなく、例えば多結晶シリコン膜で形成されてい
る。本発明の好適な実施態様では、半導体記憶装置がダ
イナミックランダムアクセスメモリ（ＤＲＡＭ）であっ
て、電極構造部がメモリセル部のワード線と同じ積層構
造を有し、電極構造部はワード線を形成する工程でワー
ド線と同時に形成される。好適には、電極構造部が、ゲ
ート絶縁膜を介してシリコン基板上に形成されている。
また、電極構造部が、素子分離酸化膜上に存在し、かつ
素子分離酸化膜の上面がシリコン基板表面と同じ面か、
又はシリコン基板表面より下方に位置する。好適には、
上部配線層と抵抗素子とを接続するために設けられた抵
抗素子の接続部が、電極構造部の上面よりも低い位置に
形成されている。また、抵抗素子は、上部配線層と抵抗
素子とを接続するために設けられた接続部を２個備え、
一方の接続部が第１の電極構造部上に、他方の接続部が
第１の電極構造部と同じ層構造を有し、電気的に絶縁さ
れた第２の電極構造部上に形成されている。

【００１３】本発明に係る半導体記憶装置を製作する方
法は、メモリセルのワード線を形成する工程と同じ工程
でワード線と同時に電極構造部を形成し、局所配線を形
成する工程と同じ工程で局所配線と同時に抵抗素子を形
成する。

【００１４】本発明では、メモリセル部の局所配線と同
じ工程で形成する抵抗素子の下地の高さが、局所配線の
下地の高さと同程度であるために、フォトリソグラフィ
によるパターニングの際、露光条件が同じになるので、
局所配線と抵抗素子との設計寸法を同程度の微細寸法に
することができる。また、本発明では、抵抗素子と局所
配線とを同じ工程で形成しており、従来のように抵抗素
子をセルプレート電極と同一の膜で形成することはして
いないので、セルプレート電極を金属膜或いは金属シリ
サイド膜のような低抵抗膜に変えても、従来のように、
抵抗素子領域の面積が増大しない。また、本発明の好適
な実施態様では、上層配線と抵抗素子とを接続するため
に設けた一方の接続部の下地電極構造部と、他方の接続
部の下地電極構造部とが電気的に絶縁されているので、
層間絶縁膜に接続孔を開口する際に接続孔が突き抜けて
下地電極構造部まで接続孔が到達したとしても、下地電
極構造部を介して接続部同士間でショートが生じるよう
なことはない。

【００１５】

【発明の実施の形態】以下に、実施形態例を挙げ、添付
図面を参照して、本発明の実施の形態を具体的かつ詳細
に説明する。実施形態例１本実施形態例は、本発明に係るＤＲＡＭの実施形態の一
例であって、図１は本実施形態例のＤＲＡＭの要部の構
成を示す基板断面図である。図１に示した部位のうち、
図７と同じものには同じ符号を付している。図２から図
６についても同じである。本実施形態例のＤＲＡＭの要
部１００は、メモリセル部１０２と抵抗素子部１０４と
から構成されている。メモリセル部１０２は、図１に示
すように、選択酸化法（ＬＯＣＯＳ法）による素子分離
酸化膜２で素子分離された領域のシリコン基板１に形成
されたｎ型拡散層領域３上に膜厚８ｎｍ程度のゲート酸
化膜（図示せず）を介して膜厚２００ｎｍ程度のゲート
電極５を有する。ゲート電極５は、ポリシリコン膜１０
０ｎｍとタングステンシリサイド膜１００ｎｍとの積層
構造になっている。２５６ＭＤＲＡＭの場合、ゲート幅
は０．２２μm 程度、ゲート電極５同士の間隔は０．２
８μm 程度である。

【００１６】ｎ型拡散層領域３は、第１局所配線９及び
第２局所配線１０を介して、それぞれ、上部構造に電気
的に接続している。第１局所配線９及び第２局所配線１
０は、それぞれ、リンドープトポリシリコン膜により形
成されていて、ゲート電極５上に存在する膜厚１００ｎ
ｍ程度のキャップ酸化膜７と、ゲート電極５の側壁に存
在する膜厚６０ｎｍ程度の側壁酸化膜８とによりゲート
電極５から絶縁されている。２５６ＭＤＲＡＭの場合、
ゲート電極５を垂直に貫通する断面での第１局所配線９
及び第２局所配線１０の局所配線幅は、それぞれ、０．
２８μm 程度であり、局所配線同士の間隔は０．２２μ
m 程度である。

【００１７】第１局所配線９は、ポリシリコンプラグ１
２を介してビット線１３と電気的に接続されている。一
方、第２局所配線１０は、膜厚８００ｎｍ程度のリンド
ープトポリシリコン膜で形成された蓄積電極１５に電気
的に接続されている。そして、蓄積電極１５上には、膜
厚８ｎｍ程度のシリコン窒化膜からなる容量絶縁膜と膜
厚１５０ｎｍ程度のリンドープトポリシリコン膜とで構
成されたセルプレート電極１６が形成されている。更
に、セルプレート電極１６上を含む基板全面に第３層間
絶縁膜１７が成膜されている。

【００１８】一方、メモリセル部１０２の周辺の抵抗素
子１０４領域では、ゲート電極５と同じ積層構造を有す
るゲートパターン６が、シリコン基板１上にゲート酸化
膜（図示せず）を介してゲート電極５と同時に形成され
ている。更に、ゲートパターン６の上にキャップ酸化膜
７を介して、膜厚１５０ｎｍ程度のリンドープトポリシ
リコン膜で構成された抵抗素子１１と、抵抗素子１１の
一部である抵抗素子引き出し部１８とが形成される。抵
抗素子引き出し部１８は、第３、第２及び第１層間絶縁
膜１７、２３、２２を貫通する接続孔１９を介して上部
電極と接続する。本実施形態例では、抵抗素子１１の幅
は０．２４μm 程度、抵抗素子１１同士の間隔は０．３
０μm 程度で形成される。本実施形態例のＤＲＡＭのメ
モリセル部１０２及び抵抗素子部１０４では、第１局所
配線９、第２局所配線１０、抵抗素子１１、及び抵抗素
子引き出し部１８が、同一のフォトリソグラフィ工程に
より形成される。

【００１９】本実施形態例で、抵抗素子１１をゲートパ
ターン６上に形成しているのは、以下に述べるように、
メモリセル部１０２内の第１及び第２局所配線９、１１
と抵抗素子１１との露光面をほぼ同じ面に揃え、双方の
露光条件を同一にするためである。即ち、ゲートパター
ン６上ではく、抵抗素子１１を直接素子分離酸化膜２上
に形成し、第１及び第２局所配線９、１０に対する最良
の露光条件で抵抗素子１１、第１及び第２局所配線９、
１０をパターニングするとするならば、０．４μm程度
ある素子分離膜２の段差の影響により、０．２４μm 程
度の線幅の抵抗素子パターンを解像することは極めて難
しく、所望の抵抗素子を正確な線幅で形成することが難
しい。換言すれば、抵抗素子１１と第１及び第２局所配
線９、１０とを同程度の段差上に配置する必要があるか
ら、本実施形態例では、抵抗素子１１をゲートパターン
６上に形成している。本実施形態例のＤＲＡＭでは、抵
抗素子幅を０．２４μm 程度で形成しているので、１０
００ｋΩ程度の抵抗値を得るための配線長は４ｍｍ程度
であり、厳しい寸法精度を要求されるリソグラフィ工程
を増やさずに従来例の配線長１６ｍｍよりも短い配線幅
となり、従って従来例よりも小さい面積で抵抗素子を形
成できる。これは、以下の実施形態例でも同じである。

【００２０】次に、図２及び図３を参照して、本実施形
態例のＤＲＡＭの作製方法を説明する。図２（ａ）〜
（ｃ）及び図３（ｄ）と（ｅ）は、本実施形態例のＤＲ
ＡＭを作製する際の工程毎の基板断面図である。まず、
図２（ａ）に示すように、素子分離酸化膜２を有するシ
リコン基板１上に、ゲート酸化膜（図示せず）を例えば
膜厚８ｎｍ程度成膜する。次いで、キャップ絶縁膜７と
ゲート電極５との積層パターン、及び拡散層領域３を所
定の位置に形成する。ここで、この積層パターンは、例
えばシリコン酸化膜１００ｎｍ程度／タングステンシリ
サイド膜１００ｎｍ程度／ポリシリコン膜１００ｎｍ程
度の積層構造として形成される。また、抵抗素子部１０
４では、ゲート絶縁膜（図示せず）上に、ゲート電極５
の積層パターンと同じ層構造のゲートパターン６及びキ
ャップ絶縁膜７を同時に形成する。

【００２１】次に、図２（ｂ）に示すように、基板全面
に酸化膜２５を膜厚６０ｎｍ程度成長させ、続いてメモ
リセル領域のみの酸化膜２５をエッチバックした後に、
リンドープトシリコン膜を例えば膜厚１５０ｎｍ程度成
膜し、更にパターニングを行って、メモリセル領域内の
所定の位置に第１局所配線９及び第２局所配線１０を形
成する。また、抵抗素子部１０４では、ゲートパターン
６及びキャップ絶縁膜７の積層構造上に形成した酸化膜
２５の上に抵抗素子１１及び抵抗素子引き出し部１８を
第１局所配線９及び第２局所配線１０と同時に形成す
る。図２（ｃ）に示すように、第１層間絶縁膜２２を基
板全面に成膜した後、フォトリソグラフィの技術を用い
て、第１局所配線９上にビットコンタクト孔を開孔し、
続いてポリシリコンプラグ１２及びビット線１３を形成
する。

【００２２】図３（ｄ）に示すように、第２層間絶縁膜
２３を成膜し、次いでフォトリソグラフィの技術を用い
て、第２局所配線１０上にキャパシタコンタクト孔を開
孔しする。続いて、リンドープポリシリコン膜を例えば
膜厚８００ｎｍ程度成長させ、更にパターニングを行っ
て蓄積電極１５を形成する。次に、図３（ｅ）に示すよ
うに、蓄積電極１５上に、順次、容量絶縁膜としてシリ
コン窒化膜を例えば膜厚８ｎｍ程度、及びリンドープポ
リシリコン膜を例えば膜厚１５０ｎｍ程度、それぞれ、
成長させ、続いてフォトリソグラフィの技術を用いて、
パターニングを行い、メモリセルアレイ部にセルプレー
ト電極１６を形成する。第３層間絶縁膜１７を基板全面
に成膜した後、セルプレート電極１５及び周辺回路部に
接続するために第３、第２及び第１層間絶縁膜１７、２
３、２２を貫通する接続孔１９を開孔すると、図１に示
したＤＲＡＭ１００を得る。

【００２３】本実施形態例では、素子分離酸化膜２をＬ
ＯＣＯＳ法によって形成するとしたが、別の素子分離方
法を使った場合、例えばトレンチ分離法より素子分離を
形成した場合でも、局所配線と抵抗素子との絶対段差に
は大きな影響を与えないので、本発明を適用することが
できる。

【００２４】実施形態例２本実施形態例は、本発明に係るＤＲＡＭの実施形態の別
の例であって、図４は本実施形態例のＤＲＡＭの要部の
構成を示す基板断面図である。本実施形態例のＤＲＡＭ
の要部２００は、メモリセル部２０２と抵抗素子部２０
４とから構成されていて、図４に示すように、メモリセ
ル部２０２は実施形態例１のメモリセル部１０２と同じ
構成を備えている。また、本実施形態例では、素子分離
膜２はトレンチ分離法により形成されている。メモリセ
ル部２０２の周辺回路の一部として設けられた抵抗素子
部２０４では、ゲート電極５と同じ積層構造を有するゲ
ートパターン６が、図４に示すように、シリコン基板１
表面から２０ｎｍ程度窪んでトレンチ分離法により形成
された素子分離酸化膜２上にゲート電極５と同時に形成
され、更に、その上にキャップ絶縁膜７が同時に形成さ
れている。その上に、膜厚１５０ｎｍ程度のリンドープ
トポリシリコン膜からなる抵抗素子１１及び抵抗素子引
き出し部１８が、膜厚１００ｎｍ程度のキャップ酸化膜
７を介してゲートパターン６上に形成されている。

【００２５】本実施形態例のＤＲＡＭのメモリセル部１
０２及び抵抗素子部１０４では、第１局所配線９、第２
局所配線１０、抵抗素子１１、及び抵抗素子引き出し部
１８が、同一のフォトリソグラフィ工程により形成され
る。本実施形態例では、抵抗素子１１の線幅は０．２４
μm 程度、抵抗素子１１の抵抗線同士の間隔は０．３０
μm 程度で形成されている。線幅と間隔との合計、即ち
ピッチは０．２４＋０．３０μm であって、第１及び第
２局所配線９、１０のピッチ（配線幅０．２８μm 程度
＋局所配線同士の間隔０．２２μm 程度）よりも若干広
い設計寸法になっているが、例えばメモりセル部の局所
配線と抵抗素子とを同一のピッチにしても問題はない。

【００２６】本実施形態例では、抵抗素子１１の下にあ
る素子分離酸化膜２がシリコン基板１表面よりも２０ｎ
ｍ程度窪んでいるとしたが、素子分離酸化膜２がシリコ
ン基板１表面よりも突出していなければ良いのであっ
て、例えばシリコン基板１表面と同じ高さでも良い。ま
た、本実施形態例では、素子分離酸化膜をトレンチ分離
法で形成するとしたが、抵抗素子部２０４の素子分離酸
化膜２の上面が、シリコン基板１の表面と同じか下方に
あれば良く、例えば基板エッチングした後、選択酸化を
行うリセスＬＯＣＯＳ法のような方法で素子分離酸化膜
を形成しても良い。

【００２７】実施形態例３本実施形態例は、本発明に係るＤＲＡＭの実施形態の更
に別の例であって、図５（ａ）は本実施形態例の抵抗素
子部の配置図、図５（ｂ）は図５（ａ）の線Ａ−Ａでの
層構造を示す断面図である。本実施形態例のＤＲＡＭ
は、実施形態例１のメモリセル部１０２と同じ構成のメ
モリセル部（図示せず）と、次に説明する抵抗素子部３
０４とを有する。抵抗素子部３０４は、図５（ａ）に示
すように、配線長を長くして高抵抗を得るようにした抵
抗素子１１を備えている。抵抗素子１１は、メモリセル
部の局所配線９（図１参照）及び局所配線１０（図１参
照）と同一の配線層としてゲートパターン６上に形成さ
れている。ゲートパターン６は、ゲート電極５と同じ積
層構造を有し、ゲート電極５と同時に形成されている。
抵抗素子１１の線幅は０．２４μm 程度、抵抗素子１１
の線と線との間隔は０．３０μm 程度である。また、図
５（ｂ）に示すように、抵抗素子１１を上層配線に接続
するための引き出し部１８Ａ、Ｂが、２か所に設けてあ
る。引き出し部の一方１８Ａはゲートパターン６上に、
他方１８Ｂはゲートパターン６から離れた、抵抗素子１
１よりも低い素子分離膜２上にそれぞれ配置されてい
る。抵抗素子１１は、第３、第２及び第１層間絶縁膜１
７、２３、２２を貫通する接続孔１９Ａ、Ｂを介して引
きき出し部１８Ａ、Ｂ経由上層配線と接続される。

【００２８】このような構造により、接続孔１９Ａを開
口するエッチングで抵抗素子引き出し部１８を突き抜
け、下地のゲートパターン６まで接続孔１９Ａが達した
としても、抵抗素子１１の下にあるゲートパターン６を
介して一方の引き出し部１８Ａと他方の引き出し部１８
Ｂとのショートが起こることはない。本実施形態例で
は、一方の引き出し部１８Ａのみ抵抗素子１１より低い
位置に配置したが、もう一方の引き出し部１８Ｂを抵抗
素子１１より低い位置に配置しても、ゲートパターン６
を通してのショートは起こらないので、構わない。

【００２９】実施形態例４本実施形態例は、本発明に係るＤＲＡＭの実施形態の更
に別の例であって、図６（ａ）は本実施形態例の抵抗素
子部の配置図、図６（ｂ）は図６（ａ）の線Ａ−Ａでの
層構造を示す断面図である。本実施形態例のＤＲＡＭ
は、実施形態例１のメモリセル部１０２と同じ構成のメ
モリセル部（図示せず）と、次に説明する抵抗素子部４
０４とを有する。抵抗素子部４０４は、図６（ａ）に示
すように、配線長を長くして高抵抗を得るようにした抵
抗素子１１と、ゲート電極５と同じ積層構造を有し、ゲ
ート電極５と同時に形成され、かつ、相互に電気的に絶
縁された第１及び第２のゲートパターン６Ａ、Ｂを備え
ている。抵抗素子１１は、メモリセル部の局所配線９
（図１参照）及び局所配線１０（図１参照）と同一の配
線層として第１のゲートパターン６Ａ上に形成されてい
る。抵抗素子１１の線幅は０．２４μm 程度、抵抗素子
１１の線と線との間隔は０．３０μm 程度である。

【００３０】また、上層配線に接続するための引き出し
部１８Ａ、Ｂが、２か所に設けてある。一方は第１のゲ
ートパターン６Ａ上に、他方は第１のゲートパターン６
Ａから離間し、第１の層間絶縁膜２２により電気的に絶
縁された第２のゲートパターン６Ｂ上にそれぞれ配置さ
れている。抵抗素子１１は、第３、第２及び第１層間絶
縁膜１７、２３、２２を貫通する接続孔１９Ａ、Ｂを介
して引きき出し部１８Ａ、Ｂ経由上層配線と接続され
る。このような構造にすることにより、接続孔１９Ａ、
Ｂを開口するエッチングで抵抗素子引き出し部１８を突
き抜けて下地の第１のゲートパターン６Ａ又は第２のゲ
ートパターン６Ｂまで接続孔１９Ａ、Ｂが達したとして
も、抵抗素子１１の下にあるゲートパターン６Ａ、Ｂを
通して一方の引き出し部１８Ａと他方の引き出し部１８
Ｂとの間でショートが起きるようなことはない。

【００３１】

【発明の効果】本発明によれば、拡散領域と上部電極と
を導通する局所配線を有するメモリセル部と、メモリセ
ル部の周辺回路の一部に抵抗素子を有する半導体記憶装
置において、メモリセル部のゲート電極又はワード線の
形成と同じ工程で、ゲート電極又はワード線と同じ層構
造の電極構造部をシリコン基板に形成し、局所配線の形
成と同じ工程で局所配線と同じ材料で抵抗素子を形成す
ることにより、リソグラフィ工程を増やすことなく、抵
抗素子の占める面積の小さい構成の半導体記憶装置を実
現することができる。

【図面の簡単な説明】

【図１】図実施形態例１のＤＲＡＭの要部の構成を示す
基板断面図である。

【図２】図２（ａ）〜（ｃ）は、それぞれ、実施形態例
１のＤＲＡＭを作製する際の工程毎の基板断面図であ
る。

【図３】図３（ｄ）と（ｅ）は、それぞれ、図２（ｃ）
に続いて、実施形態例１のＤＲＡＭを作製する際の工程
毎の基板断面図である。

【図４】実施形態例２のＤＲＡＭの要部の構成を示す基
板断面図である。

【図５】図５（ａ）は実施形態例３の抵抗素子部の配置
図、図５（ｂ）は図５（ａ）の線Ａ−Ａでの層構造を示
す断面図である。

【図６】図６（ａ）は実施形態例４の抵抗素子部の配置
図、図６（ｂ）は図６（ａ）の線Ａ−Ａでの層構造を示
す断面図である。

【図７】従来例のＤＲＡＭの要部の構成を示す基板断面
図である。

【図８】図８（ａ）〜（ｃ）は、それぞれ、従来例のＤ
ＲＡＭを作製する際の工程毎の基板断面図である。

【図９】図９（ｄ）と（ｅ）は、それぞれ、図８（ｃ）
に続いて、実施形態例１のＤＲＡＭを作製する際の工程
毎の基板断面図である。

【図１０】従来例のＤＲＡＭの抵抗素子のレイアウト図
である。

【符号の説明】

１シリコン基板２素子分離酸化膜３ｎ型拡散層領域５ゲート電極６Ａ、Ｂゲートパターン７キャップ酸化膜８側壁酸化膜９第１局所配線１０第２局所配線１１抵抗素子１２ポリシリコンプラグ１３ビット線１５蓄積電極１６セルプレート電極１７第３層間絶縁膜１８抵抗素子引き出し部１９接続孔２２第１層間絶縁膜２４第２層間絶縁膜

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01L 27/108 H01L 21/822 H01L 21/8242 H01L 27/04

Claims

(57)【特許請求の範囲】

【請求項１】拡散領域と上部電極とを局所配線により
導通するメモリセルを有するメモリセル部と、メモリセ
ル部の周辺回路の一部に抵抗素子を有する半導体記憶装
置において、抵抗素子は、メモリセルのゲート電極と同じ層構造でシ
リコン基板に形成された電極構造部上に、局所配線と同
じ材料で形成されていることを特徴とする半導体記憶装
置。
【請求項２】半導体記憶装置がダイナミックランダム
アクセスメモリ（ＤＲＡＭ）であって、電極構造部がメ
モリセル部のワード線と同じ積層構造を有することを特
徴とする請求項１に記載の半導体記憶装置。
【請求項３】電極構造部が、ゲート絶縁膜を介してシ
リコン基板上に形成されていることを特徴とする請求項
２に記載の半導体記憶装置。
【請求項４】電極構造部が、素子分離酸化膜上に存在
し、かつ素子分離酸化膜の上面がシリコン基板表面と同
じ面か、又はシリコン基板表面より下方に位置すること
を特徴とする請求項１から３のうちのいずれか１項に記
載の半導体記憶装置。
【請求項５】上部配線層と抵抗素子とを接続するため
に設けられた抵抗素子の接続部が、電極構造部の上面よ
りも低い位置に形成されていることを特徴とする請求項
１から４のうちのいずれか１項に記載の半導体記憶装
置。
【請求項６】抵抗素子は、上部配線層と抵抗素子とを
接続するために設けられた接続部を２個備え、一方の接
続部が第１の電極構造部上に、他方の接続部が第１の電
極構造部と同じ層構造を有し、電気的に絶縁された第２
の電極構造部上に形成されていることを特徴とする請求
項１から４のうちのいずれか１項に記載の半導体記憶装
置。
【請求項７】局所配線及び抵抗素子が、それぞれ、多
結晶シリコン膜で形成されていることを特徴とする請求
項１から６のうちのいずれか１項に記載の半導体記憶装
置。
【請求項８】請求項１から７のうちのいずれか１項に
記載の半導体記憶装置の製作方法であって、メモリセルのワード線を形成する工程と同じ工程でワー
ド線と同時に電極構造部を形成し、局所配線を形成する
工程と同じ工程で局所配線と同時に抵抗素子を形成する
ことを特徴とする半導体記憶装置の製造方法。