JP3779386B2 - 半導体集積回路の製造方法 - Google Patents
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Description
【発明の属する技術分野】
本発明は、半導体集積回路装置、特にダイナミック型ランダムアクセスメモリ装置のように、スイッチ用トランジスタと電荷蓄積キャパシタをもつメモリセルのアレイ領域等の第1の回路領域とメモリの周辺回路等の第2の領域が同一基板上に形成される半導体集積回路装置の構造及びその製造方法に関する。
【0002】
【従来の技術】
ダイナミック型ランダムアクセスメモリ(以下DRAMと略す)は情報を記憶する電荷蓄積用のキャパシタに書き込み読み出し用のスイッチトランジスタを接続したもので、メモリセルの構成素子数が少ないことから高集積化が可能なコンピュータ機器の主記憶装置として広く一般に用いられている。
【0003】
このようなDRAMの記憶容量を増やすためには、メモリセル面積を微細化しメモリセルの集積度を向上する必要がある。しかし、このような過程において、メモリセル面積の縮小によりメモリセルの電荷蓄積用のキャパシタの有効な面積が低下し、蓄積容量が低下することによってS/N比の低下やα線照射により生ずるメモリセルの情報が反転するといった所謂ソフトエラー現象が顕在化し、信頼性上の大きな問題になる。そのためにメモリセルの占有面積を大きくすることなく大きな蓄積容量が得られるいくつかのメモリセル構造がこれまでに考案されてきたが、その一つにキャパシタの電極の厚さを厚くし、電極の側面もキャパシタの電極として利用した立体的なキャパシタを構成したメモリセルがある。
【0004】
図22は立体的なキャパシタを用いた従来のDRAMの部分断面図である。この種のメモリセルについては、例えば日経マイクロデバイス、1993年11月号、頁31に記載されている。同図おいてメモリセルのスイッチ用トランジスタは、p型シリコン基板101上のフィールド酸化膜102で分離された領域に形成されたnチャネル型の絶縁ゲート電解効果トランジスタ(以下MISFETと略す)であり、ゲート電極106は活性領域上でワード線となっている。配線電極109はデータ線であり、コンタクト孔を介してスイッチトランジスタのソース(又はドレイン)の高濃度n型不純物領域103に接続されている。
【0005】
さらに、このスイッチトランジスのドレイン(又はソース)領域の高濃度n型不純物領域104にはシリコン酸化膜108、110に開口された接続孔を介して、ワード線とデータ線の上部に形成された立体状のキャパシタが接続されている。立体状のキャパシタの電極のうち、蓄積電極111は高濃度n型不純物領域104に接続されている。また、蓄積電極111上には五酸化タンタル等のキャパシタ絶縁膜112が設けられ、その上には一定の電位に固定されたプレート電極113が設けられている。ここで、蓄積電極111は膜厚の厚い多結晶シリコンからなり、その平面の面積以外に垂直部分の外壁をも利用してキャパシタの有効面積を増加させている。また、データ線109の上部に蓄積電極111を設けることによって、キャパシタの有効な面積を最大限に大きくすることができ、垂直部分の長さを長くすることによって、即ち蓄積電極の高さを高くすることによって容易にキャパシタの蓄積容量を増加することができる。
【0006】
このように立体状の蓄積電極をもつキャパシタの採用により蓄積容量が増加し、この結果微細なメモリセルでもメモリセル動作や信頼性の確保に充分な蓄積容量を確保することよって大容量のダイナミックRAMの実現が可能になった。
【0007】
【発明が解決しようとする課題】
しかし、立体構造のキャパシタの蓄積容量をさらに増加するためには蓄積電極の垂直部分の高さを高くする必要があり、その結果、図22に示すように、平均的に標高が高いメモリセル群の領域と周辺回路のMISFETと配線からなる平均的に標高の低い周辺回路の領域では大きな標高差が生じる。このように立体状のキャパシタを形成後にメモリセル群の領域と周辺回路の領域との標高差が大きく異なると、メモリセル群の領域上部から周辺回路につながる金属配線115や、それぞれの領域内での金属配線等を形成するためのホトリソグラフィの工程が極めて困難になる。例えば、一般に半導体装置の製造に用いられている縮小投影露光装置においては、解像度と焦点深度とは反比例の関係にあり、微細な寸法を形成するために高解像度のステッパを用いると焦点深度が浅くなり、感光レジスト表面をより平坦にする必要が生じてくる。そのため、メモリセル群の領域と周辺回路の領域との標高差が増加することは微細パターンの解像がより困難にする。
【0008】
つまり、感光の際にメモリセル群部と周辺回路部の解像度を同等にすることが困難になり、何れかの領域で解像不良を起こすようになる。また、このような段差上でホトレジストを塗布するとメモリセル群部と周辺回路部ではホトレジストの膜厚が異なり、定在波効果によってもパターン転写後のパターン寸法の制御が困難になる。これを解決するために多層レジスト等の技術を用いることができるが、この種の技術においても、メモリセル群の領域と周辺回路の領域の広い領域間で標高差が異なるような場合にはやはりこの問題を解決することは困難である。
【0009】
このような問題を解決するために、製造工程の初期段階においてメモリセル群部のシリコン基板表面を低くする方法がある。この種の技術は特開昭63-266866号公報に記載されているが、段差がより高くなるとこの技術の適用すら困難になる。即ち、より一層の高段差に対応するためにはシリコン基板表面により一層の段差を形成しなければならず、このような高段差上のシリコン基板表面に形成する素子や配線の製造が上述した理由で困難になる。
【0010】
さらに、公知のCMP(Cemical Mechanical Polishing)技術を用いれば上記のような標高差を解消することができるが、この場合には周辺回路部分のスルーホールもしくはコンタクトホールの深さが極めて深くなり、この部分で配線が断線するといった新たな問題が生じる。
【0011】
従って、本発明の目的は、DRAMのように、半導体基板に第1の回路領域と第2の回路領域が形成され、上記第1の回路領域が第1トランジスタと上記第1トランジスタに接続された少なくとも1個のキャパシタをもち、上記キャパシタが上記第1トランジスタが形成された基板主面より上部に形成され、上記第1トランジスタに接続された所定の厚さをもつ第1電極、上記第1電極表面上に誘電体を介して形成された第2電極とからなる立体状のキャパシタである半導体集積回路装置において、第1の回路領域と第2の回路領域の標高差を簡易な方法で小さくすることができる半導体集積回路装置及びその製造方法を提供することである。
【0012】
本発明の他の目的は、立体状のキャパシタをもつメモリセル群と周辺回路とをもち、高集積度で、微細配線ができる半導体集積記憶装置を提供することである。さらに詳しくは、必要な蓄積容量を確保するために立体状のキャパシタが設けられた高集積度のメモリ装置で、蓄積容量を増加するために立体状のキャパシタの高さを高くでき、キャパシタより上部の層に微細な配線を形成することができる半導体集積記憶装置及びその製造方法を提供することである。
【0013】
【課題を解決するための手段】
上記目的を達成するため、本発明の半導体集積回路装置では、単一の半導体基板にメモリセル群のような第1の回路領域と、上記メモリセル群の周辺回路のような第2の回路領域が形成され、上記第1の回路領域がトランジスタに接続された少なくとも1個のキャパシタをもち、そのキャパシタが上記トランジスタが形成された基板主面より上部に形成され、上記トランジスタに接続された所定の厚さをもつ第1電極と第1電極表面上に誘電体を介して形成された第2電極とからなる立体状のキャパシタである半導体集積回路装置において、上記第2の回路領域のトランジスタが形成された基板主面より上部に金属配線層が形成され、かつ、上記金属配線層が上記第1電極と同一厚さで、同一材料からなる導電膜で構成される。
【0014】
また、本発明の半導体集積回路装置の製造方法においては、上記本発明の半導体集積回路装置の製造工程において、上記第1及び第2の回路領域のトランジスタを製造工程後、上記第1電極及び上記金属配線層を同一工程で形成する。
上記金属配線層は上記第2の回路領域のトランジスタと接続される場合に限定されず、電気的にフローティングであってもよい。
【0015】
本発明によれば、立体状のキャパシタを構成する第1電極の厚さと上記第1電極と同時に形成した周辺回路部の配線の厚さとが実質的に等しくなるため、上記立体状のキャパシタより上部の絶縁膜に於ては第1の回路(例えばメモリアレー)領域と第2の回路(例えば、周辺回路)領域との間には大きな標高差が生じない。従って、第1の回路領域のキャパシタ上並びに第2の回路領域上の共通の絶縁膜上に微細な配線を容易に形成することができる。特に、本発明は、高集積密度、高信頼が要求され、かつメモリセル群の領域及びその入出力回路等の周辺回路が同一半導体基板上に形成されるダイナミックRAMを構成する場合に有効である。
【0016】
【発明の実施の形態】
以下、実施例を用いて本発明を詳細に説明する。
<実施例1>
図1ないし図10を用いて本発明による半導体集積回路装置であるダイナミックRAMの一実施例を説明する。図1及び図2は、それぞれ上記ダイナミックRAMの部分断面図及び上記ダイナミックRAMのメモリセル領域の平面図を示す。図1の部分断面図は、図2におけるX-X’線部の断面図及び周辺回路領域のMISFET部の断面を示す。図2においてメモリセルのレイアウトは従来知られているメモリセルのレイアウトと同様で、ワード線22(4)がY方向に、データ線24(20)がX方向に設けられており、ワード線22はメモリセル内のMISFETの共通のゲート電極4(図1)であり、データ線24となる配線10(図1)は開口部23を介して上記MISFETの活性領域21(図1の高濃度n型不純物領域6)に接続されている。また、ワード線22とデータ線24の上部には立体的なキャパシタの第1の電極(以下、蓄積電極とも呼ぶ)14が設けられている。
【0017】
図1において、蓄積電極14は周辺回路部の金属配線15と同一層、同一材料の厚い金属電極からなり、ワード線22とデータ線24の隙間の開口部25(図2)に形成されたプラグ電極12を介してメモリセル内MISFETの高濃度n型不純物領域7上に接続されている。一方、蓄積電極14上にはキャパシタ絶縁膜(キャパシタを構成する誘電体層)16が形成されており、キャパシタ絶縁膜16上にはキャパシタの第2の電極(以下、プレート電極とも呼ぶ)17が設けられている。なお、図には示されていないがプレート電極17はメモリセル外部で所定の電位に固定されている。また、上記周辺回路部の金属配線15は周辺回路部のMISFETのソース(もしくはドレイン)の高濃度n型不純物領域8に接続され、金属配線15の上部にはメモリセル群領域に延在する金属配線20が接続されている。
【0018】
なお、本実施例では蓄積電極14、金属配線15、20の下部にはチタンナイトライド等、下地材料との反応を防止するためのバリアメタル膜13、19がそれぞれ設けられている。また、シリコン基板1、フィールド酸化膜2、トランジスタを構成するゲート絶縁膜3、メモリセル内ゲート電極4、トランジスタ上のシリコン酸化膜9、11の構成は従来知られているものと同様である。
【0019】
図3ないし図10は上記実施例の製造工程を説明するための断面図である。
まず、p型のシリコン基板1上に公知の選択酸化法を用いてフィールド酸化膜2を形成した後(図3)、活性領域上に公知の方法によりnチャネルのMISFETを形成する。ここで、メモリセル内のMISFETには高濃度n型不純物領域6、7、ゲート絶縁膜3、ゲート電極4が、周辺回路のMISFETには高濃度n型不純物領域8、ゲート絶縁膜3、ゲート電極5がそれぞれ設けられている(図4)。なお、本実施例では、nチャネルのMISFETについて説明したが、pチャネルのMISFETを用いることもできる。
【0020】
次いでボロンとリンを含んだシリコン酸化膜9を公知の化学気相成長法(以下CVD法と略す)により堆積し、800℃程度の温度でアニールを施すことによりシリコン酸化膜9表面をなだらかにする。次いで、ホトリソグラフィとドライエッチングにより開口部23(図2)をシリコン酸化膜9に形成し、厚さ100nm程度の配線10を堆積し、ホトリソグラフィとドライエッチングによりパターニングする。なお、配線10の材料としては好ましくはタングステン等の高融点金属のシリサイド膜と多結晶シリコン膜の複合膜(所謂ポリサイド膜)、もしくはタングステン等の高融点金属を用いることができる。また、図には示されていないがタングステン等の高融点金属を用いる場合はシリコン基板との反応を防止する目的でチタンナイトライド等のバリヤメタル膜を下層に設けることが好ましい。また、シリコン酸化膜9の下層には不純物拡散防止のためのノンドープのシリコン酸化膜(図示せず)を形成しておくことが望ましい(図5)。
【0021】
次いで、TEOS(テトラ・エトキシ・シラン)ガスを用いたCVD法により厚さ200nm程度のシリコン酸化膜11を400℃程度の温度で堆積する。次いで、メモリセル内のMISFETのソース(又はドレイン)となる高濃度n型不純物領域7上のシリコン酸化膜9及び11に開口部25(図2)をホトリソグラフィとドライエッチングにより形成し、n型の不純物を高濃度に添加した200nm程度の厚さの多結晶シリコン膜をLPCVD法によりに堆積し、異方性のドライエッチングでエッチバックすることによりプラグ電極12を形成する(図6)。なお、本実施例ではn型の高濃度不純物領域7上に直接プラグ電極12を形成したが、公知の多結晶シリコン膜のパッドを用いれば、ゲート電極4とプラグ電極12を自己整合で絶縁することもでき、メモリセル面積の縮小に効果的である。
【0022】
次いで、周辺回路部の高濃度n型不純物領域上のシリコン酸化膜9、11にコンタクトホールを形成した後、厚さ100nm程度のチタンナイトライド等のバリアメタル膜13を堆積し、さらに続いて厚さ500nm程度のタングステン等の高融点金属を公知のスパッタ法もしくはCVD法を用いて堆積し、ホトリソグラフィとドライエッチングにより周辺回路部の金属配線15とメモリセル部の蓄積電極14を同一工程で形成する(図7)。ここで、シリコン酸化膜11の表面は公知のCMP法を用いて平坦化してもよい。この場合は周辺回路部とメモリセル部で同一のプラグ電極を用いるのが好ましい。また、本実施例では金属配線15の材料にはタングステンを用いたが、チタンナイトライド等の他の高融点金属を用いることもできる。さらに、キャパシタの製造工程を低温化することによってアルミニウムや銅等の低抵抗金属を用いることもできる。
【0023】
次いで、五酸化タンタル(Ta2O5)膜等のシリコン酸化膜より比誘電率の大きなキャパシタ絶縁膜16を堆積する。この際、堆積方法としては、段差被覆性の良いCVD法が好ましい。さらに、キャパシタ絶縁膜16の酸化膜換算膜厚は1ギガビットクラスの大容量DRAMでは3nm以下にすることが好ましい。また、キャパシタ絶縁膜16の材料としては五酸化タンタル膜の他、シリコンナイトライドとシリコン酸化膜の複合膜のやSrTiO3膜、(Ba、Sr)TiO3膜(BST膜)等の高誘電体膜、さらにはPZT膜のような公知の強誘電体絶縁膜を用いることもできる。この場合は、蓄積電極14としては、耐酸化性のある白金(Pt)やルテニウム(Ru)、もしくはルテニウムオキサイド(RuO2)が好ましい。
【0024】
次いで、50nm程度の厚さのチタンナイトライド等の高融点金属膜を堆積し、ホトリソグラフィとエッチングによりプレート電極17を形成する。この際、例えば過酸化水素水を用いたウェットエッチングを用いると周辺回路の金属配線の段差にあるチタンナイトライドを容易にエッチングすることができ、下地のキャパシタ絶縁膜16をエッチングのストッパとして用いることができる。また、周辺回路部に残ったキャパシタ絶縁膜16はプレート電極17をマスクにしてフッ酸水溶液でエッチングする(図8)。なお、プレート電極17の材料としては蓄積電極と同様にチタンナイトライド以外の低抵抗材料を用いることもできる。
【0025】
最後に、厚さ400nm程度のシリコン酸化膜18を堆積し層間絶縁膜を形成した後、周辺回路部の金属配線15上のシリコン酸化膜18にスルーホールを形成し、約500nmの厚さに堆積した金属配線20をホトリソグラフィとドライエッチングによりパターニングして図1に示した本発明の半導体集積回路装置が完成する(図9)。なお、金属配線20はアルミニウム等の低抵抗金属が好ましく、図9のようにメモリセルアレー内配線として用いることもできるため、データ線に接続する信号線や、主ワード線として用いることができる。また、シリコン酸化膜18はSOG(Spin On Glass)のような回転塗布によって平坦化される絶縁膜を含んでいることが好ましい。また、図10に示すように公知のCMP法を用いることによって、金属配線41下に平坦なシリコン酸化膜39を形成し、プラグ電極40で金属配線41と15を接続してもよい。
【0026】
本実施例では金属配線15は周辺回路部のMISFETのソース(又はトレイン)に接続された信号線であるが、一定の電位を供給するための電源線であってもよく、また、メモリセルアレー領域と周辺回路領域の標高差を緩和するためのダミーパターンとして、フローティングであってもよい。これらのことは以下に述べる実施例についても同じである。
【0027】
<実施例2>
図11ないし図17は、いずれも本発明による半導体集積回路装置の第2の実施例の製造工程を示す断面図である。本実施例は、ソース(又はドレイン)の高濃度n型不純物領域上にプラグ電極を形成する方法が実施例1と異なる。即ち、メモリセル群におけるプラグ電極と周辺回路におけるプラグ電極とを同じ材料、同一工程で形成している。
【0028】
まず、p型のシリコン基板1上にフィールド酸化膜2を形成し、MISFETを形成するまでの工程(図11、図12)は、実施例1の図3から図4で説明した工程と同様である。次いで、800nmのシリコン酸化膜9を堆積した後、公知のCMP技術により約200nmの平坦な層間絶縁膜を形成する。次いで、ホトリソグラフィとドライエッチングにより、メモリセル部の高濃度n型不純物領域6、7と周辺回路部の高濃度n型不純物領域8上のシリコン酸化膜9にコンタクトホールを形成し、50nmの厚さのチタンナイトライドのバリヤメタル膜26を堆積し、引き続いて300nmの厚さのタングステン膜27を堆積する。なお、タングステン膜27はCVD法により堆積し、シリコン酸化膜9に形成したコンタクトホール内にもタングステン膜27が埋め込まれる(図13)。
【0029】
次いで、ホトリソグラフィと異方性のドライエッチングを用いて、バリアメタル膜26とタングステン膜27の複合膜をデータ線の電極パターンにパターニングする。この際、データー線のパターン以外のコンタクトホール内に埋め込まれたタングステンはエッチングが終了してもコンタクトホール内に残ったままになり、図14に示すようにプラグ電極29が形成される。次いで、厚さ約300nmのシリコン酸化膜30を堆積する(図14)。
【0030】
次いで、プラグ電極29の位置のシリコン酸化膜30にホトリソグラフィとドライエッチングにより開口部を形成した後、例えば500nmのタングステン膜を堆積してホトリソグラフィとドライエッチングによりパターニングして蓄積電極31と周辺回路部の金属配線32を同時に形成する(図15)。
以降、キャパシタ絶縁膜33、プレート電極34及び金属配線36を形成する最終工程までの製造工程は実施例1の図8、図9で説明した工程と同様である(図16、17)。
【0031】
本実施例によれば、プラグ電極29を形成する製造工程がデータ線を形成する工程と兼ねているので製造工程数を低減することができ、低価格なダイナミックRAMの提供が可能になる。
【0032】
<実施例3>
図18は、本発明による半導体集積回路装置の第3の実施例であるダイナミックRAMの部分断面図である。本実施例は実施例1で述べたダイナミックRAMとプレート電極の給電部の構成が異なる。図1と同一構成部分については同じ番号で示し、その構成部分の説明を省略する。図18においてプレート電極17は蓄積電極14と同一層の金属電極37上にも延在しており、金属電極37上のシリコン酸化膜18に開口部が設けられ、層間絶縁層18上の金属配線38が接続されている。金属配線38は周辺回路領域でキャパシタのプレート電極17に給電する回路に接続され、プレート電極17を所定の電位に固定している。本実施例によれば、プレート電極への開口部の形成を容易にすることができ、製造歩留まりを向上することができる。
【0033】
<実施例4>
図19は、本発明による半導体集積回路装置の第4の実施例であるダイナミックRAMの部分断面図である。本実施例は第1の電極(蓄積電極)及び周辺回路部の配線電極の構成において実施例1で述べたダイナミックRAM構成が異なる。図1と同一構成部分については同じ番号で示し、その構成部分の説明を省略する。本実施例は、誘電体膜16がBSTやPZT等の誘電体であって、配線電極14、15の表面が金属膜38で覆われている。金属膜38は、耐酸化性のある白金(Pt)やルテニウム(Ru)、もしくはルテニウムオキサイド(RuO2)が好ましい。配線電極14、15の材料は、段差被覆性のよい、CVD法で形成したタングステンやチタンナイトライドを用いる。高誘電体の絶縁膜を用いるために、金属膜38の膜厚は50〜200nmとする。金属膜38の形成方法は、配線電極14、15とPtの積層膜を加工した後、さらにPtを堆積しドライエッチングすることよってサイドウォールを形成する。また、メッキ法等で金属電極14、15に選択的にPtを形成してもよい。
【0034】
本実施例はキャパシタの誘電体膜16にBSTやPZT等の高誘電体を用いた場合、誘電体膜16の形成時に蓄積電極の表面が酸化され、高誘電体膜の剥がれや実効的な蓄積容量が減少することを防止する効果をもつ。
【0035】
<実施例5>
図20は、本発明による半導体集積回路装置の第5の実施例であるダイナミックRAMの部分断面図である。本実施例は、周辺回路部の配線電極39とトランジスタのソース(又はドレイン)8の接続部であるプラグ電極12の構成をメモリセル群領域における蓄積電極13、39とスイッチ用トランジスタのソース(又はドレイン)8との接続用のプラグ電極13と全く同一の構造にしている。また、製造においても同じ製造工程で形成される。図1と同一構成部分については同じ番号で示し、その構成部分の説明を省略する。本実施例は、BSTやPZT等の高誘電体をキャパシタ絶縁膜16に用いたときに必要な白金(Pt)やルテニウム(Ru)、ルテニウムオキサイド(RuO2)等の膜を含む電極を配線電極として用いることができる。
【0036】
<実施例6>
図21は、本発明による半導体集積回路装置の第6の実施例であるダイナミックRAMの部分断面図である。本実施例は、配線電極(タングステン)14、15上に白金膜40を形成した積層膜をパターニングして、シリコン酸化膜18で間隙を埋込み、蓄積電極14のPt電極40が露出した部分に平面状に高誘電体絶縁膜16、プレート電極17を形成してキャパシタを構成している。プレート電極17はPtやRu、RuO2、層間絶縁膜41はシリコン酸化膜である。本実施例では、高誘電体絶縁膜16は平坦な部分に形成できるため、スパッタ法のようなカバレッジ(段差被覆性)の悪い成膜法でも問題なく実現できる。
【0037】
以上、ここではダイナミックRAMを実施例に本発明を説明したが、本発明は同一チップ内にメモリ回路、論理回路等複数のLSIが混在した所謂オンチップLSI(ロジック搭載型メモリ)にも適用することができ、これによってLSIの高機能化、高性能化が図られる。
【0038】
【発明の効果】
以上説明したように、本実施例によれば、高さの高い立体状のキャパシタを形成することによって、メモリセル群領域と周辺回路領域に大きな標高差が生じても、それぞれの領域及びそれぞれの領域をまたがる領域に微細な配線を形成することができるため、ソフトエラー耐性が高く、動作安定性に優れた高信頼で高集積な半導体集積回路装置を提供することができる。
【図面の簡単な説明】
【図1】本発明による半導体集積回路装置の第1の実施例の断面図である。
【図2】本発明による半導体集積回路装置の第1の実施例の平面図である。
【図3】本発明による半導体集積回路装置の第1の実施例の製造工程を説明するための断面図である。
【図4】本発明による半導体集積回路装置の第1の実施例の製造工程を説明するための断面図である。
【図5】本発明による半導体集積回路装置の第1の実施例の製造工程を説明するための断面図である。
【図6】本発明による半導体集積回路装置の第1の実施例の製造工程を説明するための断面図である。
【図7】本発明による半導体集積回路装置の第1の実施例の製造工程を説明するための断面図である。
【図8】本発明による半導体集積回路装置の第1の実施例の製造工程を説明するための断面図である。
【図9】本発明による半導体集積回路装置の第1の実施例の製造工程を説明するための断面図である。
【図10】本発明による半導体集積回路装置の第1の実施例の断面図である。
【図11】本発明による半導体集積回路装置の第2の実施例の製造工程を説明するための断面図である。
【図12】本発明による半導体集積回路装置の第2の実施例の製造工程を説明するための断面図である。
【図13】本発明による半導体集積回路装置の第2の実施例の製造工程を説明するための断面図である。
【図14】本発明による半導体集積回路装置の第2の実施例の製造工程を説明するための断面図である。
【図15】本発明による半導体集積回路装置の第2の実施例の製造工程を説明するための断面図である。
【図16】本発明による半導体集積回路装置の第2の実施例の製造工程を説明するための断面図である。
【図17】本発明による半導体集積回路装置の第2の実施例の製造工程を説明するための断面図である。
【図18】本発明の第3の実施例の半導体集積回路装置の断面図である。
【図19】本発明の第4の実施例の半導体集積回路装置の断面図である。
【図20】本発明の第5の実施例の半導体集積回路装置の断面図である。
【図21】本発明の第6の実施例の半導体集積回路装置の断面図である。
【図22】従来の半導体集積回路装置の断面図である。
【符号の説明】
1…p型シリコン基板、2、102…フィールド酸化膜、3…ゲート絶縁膜、4、106…メモリーセル内ゲート電極、5、105…周辺回路部のゲート電極、6、7、8、103、104、105…高濃度n型不純物領域、9、11、18、30、35、39…シリコン酸化膜、10、109…配線、12、29、40…プラグ電極、13、19、26…バリアメタル、14、31、111…蓄積電極、16、33、112…キャパシタ絶縁膜、17、34、113…プレート電極、20、38、40、115…金属配線、21…活性領域、22…ワード線、23、25…開口部、24…データ線、37…金属電極。
Claims (3)
- 単一の半導体基板に第1の回路領域と第2の回路領域が形成され、上記第1の回路領域が第1トランジスタと上記第1トランジスタに接続された少なくとも1個のキャパシタをもち、上記キャパシタが上記第1トランジスタが形成された基板主面より上部に形成され、上記第1トランジスタに接続された所定の厚さをもつ第1電極、上記第1電極の表面上に誘電体を介して形成された第2電極とからなる立体状のキャパシタである半導体集積回路装置の製造方法において、
上記単一の半導体基板に第1の回路領域の第1のトランジスタ及び第2の回路領域の第2のトランジスタを形成する第1工程と、上記第1のトランジスタ及び第2のトランジスタの上に第1の絶縁層を形成する第2工程と、上記第1の絶縁層にコンタクトホールを形成し上記第1のトランジスタのソース(又はドレイン)の一方に接続する第3プラグ導体と上記第3プラグ導体に接続するデータ線を形成するとともに、上記第1のトランジスタのソース(又はドレイン)の他方と上記第1電極とを接続する第1プラグ導体及び上記第2のトランジスタのソース(又はドレイン)と第2のトランジスタの上部に位置する金属配線層を接続する第2プラグ導体を形成する第3工程と、上記第1プラグ導体及び第2プラグ導体それぞれに接続された上記第1電極及び上記金属配線層を形成する第4工程と、上記第1電極の表面上に誘電体及び上記第2電極を形成する第5工程と、上記第2電極及び上記金属配線層の上側に層間絶縁層を形成する第6工程を含むことを特徴とする半導体集積回路装置の製造方法。 - 上記第4工程において、上記第1電極にPt又はRuを用い、上記第5工程において、上記誘電体にBST又はPZTを用いることを特徴とする請求項1記載の半導体集積回路装置の製造方法。
- 上記第3工程において、上記第1プラグ導体及び第2プラグ導体が同じ材料で同時に形成されることを特徴とする請求項1記載の半導体集積回路装置の製造方法。
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