JP4011226B2 - 半導体装置及びその製造方法 - Google Patents
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Description
【発明の属する技術分野】
本発明は、半導体装置のキャパシタの構造およびその製造方法に関する。
【0002】
【従来の技術】
半導体装置の微細化が進むにつれて、キャパシタはより小さな面積で大きな容量を得る必要が生じてきている。例えばDRAM(Dynamic Random Access Memory)においては、従来はキャパシタ絶縁膜としてNO膜を利用してきたが、これに代えて、より誘電率の大きな酸化タンタル膜(Ta2O5)等が開発されてきた。さらに誘電率の大きなBSTO膜((Ba,Sr)TiO3)等の高誘電体膜の適用が検討されている。しかし、これら高誘電体膜の性能を最大限に発揮するためには、キャパシタの電極材料としてSRO膜(SrRuO3)等の導電性金属酸化物を用いるのが望ましいことが報告されている。
ここで、金属酸化物電極を利用する場合の第1の従来の技術(図1〜図6)及び第2の従来の技術(図7〜図10)について説明する。
第1の従来の技術は、まず、図1に示すように、半導体基板1上の層間絶縁膜、例えばシリコン酸化膜2にストレージノードコンタクト、例えば窒化チタン膜3を形成する。次に、図2に示すように、スパッタリング法を用いて全面に金属酸化物、例えばSRO膜4を形成する。次に、図3に示すように、リソグラフィー法とRIE法を用いてSRO膜4をストレージノードの所望の形状に加工する。次に、図4に示すように、CVD法を用いて全面に高誘電体膜、例えばBSTO膜5を形成する。これがキャパシタ絶縁膜となる。次に、図5に示すように、スパッタリング法を用いて全面に金属酸化物、例えばSRO膜6を形成する。これがプレート電極となる。次に、図6に示すように、リソグラフィー法とRIE法を用いてBSTO膜5及びSRO膜6を加工する。これによりキャパシタが形成される。
【0003】
第2の従来の技術は、まず、図7に示すように、半導体基板1上の層間絶縁膜、例えばシリコン酸化膜2にストレージノードコンタクト、例えばタングステン膜7を形成する。次に、図8に示すように、CVD法を用いて全面に層間絶縁膜、例えばシリコン酸化膜8を形成する。そして、リソグラフィー法とRIE法を用いてシリコン酸化膜8にコンタクトホール9を形成する。次に、図9に示すように、CVD法及びCMP法を用いてコンタクトホール9内にのみ金属酸化物、例えばSRO膜10を形成する。これがストレージノードとなる。次に、図10に示すように、CVD法を用いて、キャパシタ絶縁膜となる高誘電体膜、例えばBSTO膜11を形成し、さらにプレート電極となる金属酸化物、例えばSRO膜12を形成する。このようにしてキャパシタ構造が形成される。
【0004】
【発明が解決しようとする課題】
上記のような第1の従来の技術では、金属酸化物であるSRO膜の加工を2回行う必要がある(図3、図6参照)。このうち図6に記載した加工はプレート電極の加工であるため、微細パターンである必要はない。そのため、ウェットエッチング法を用いれば所望の形状を得ることができる。これに対して、図3に記載した加工はストレージノードを形成する工程であるため、一般にメモリセル1ビット分の微細形状に加工する必要がある。このため、異方性エッチング法、特にRIEを用いるのが望ましい。しかし、金属酸化物であるSRO膜のRIE技術は非常に困難であり、ストレージノードの高精度加工が現在の技術では実現できていない。
また、第2の従来の技術では、ストレージノードの形成に際して、シリコン酸化膜2のRIE技術とSRO膜10のCMP技術があれば微細加工が可能となる。これにより、上記したような第1の従来の技術での問題点は解決される。しかし、半導体装置の更なる微細化と高速化のためには、以下の問題点がある。
まず、半導体装置の高速化にとって、ストレージノードコンタクトやストレージノードの抵抗率をできるだけ低減する必要がある。上記した第2の従来の技術においては、ストレージノードコンタクトとして窒化チタン膜よりも抵抗率の低いタングステン膜7を用いている。これにより、半導体装置の高速化を図ることは可能となるが、タングステン膜7とSRO膜10とを直接接触させることとなる。タングステン膜7とSRO膜10とを直接接触させると、その後の熱工程により界面反応が起こり、タングステン膜7が酸化されたり、ストロンチウムとタングステンの化合物(Sr−W化合物)が形成されることが考えられる。これによりストレージノードコンタクトの抵抗率が上昇してしまう。このため、ストレージノードコンタクトに抵抗率の低い金属を用いる場合には、ストレージノードコンタクトとストレージノードの界面に薄いバリアメタル層、例えば窒化チタン膜を形成する必要が生じる。これにより、製造工程数の増加をもたらすこととなる。
【0005】
また、SRO膜10のような金属酸化物は一般に純金属よりも抵抗率が高い。そのため、半導体装置を高速動作させた場合、図10に示した構造においてストレージノードであるSRO膜10の上部13で有効なキャパシタ容量を得られない可能性がある。このため、高速動作において予期された容量を得ることができず、半導体装置の信頼性を下げる要因となってしまう。
本発明は、上記欠点に鑑みてなされたものであり、導電性金属酸化物をストレージノードに用いながら微細化加工を可能とすることを目的としている。また、半導体装置の高速化を図ることを目的としている。
【0006】
【課題を解決するための手段】
本発明の一態様の半導体装置は、層間絶縁膜を貫いて形成され、下端部がトランジスタのソース及びドレイン領域の一方と接続され、上端部の表面の一部に、前記上端部の構成金属元素を含む酸化物膜を有するコンタクトプラグと、下面が前記層間絶縁膜及び前記コンタクトプラグの上端部の表面の前記酸化物膜の存在しない他部に跨って設けられた金属膜、及び前記金属膜の構成元素を含み、前記下面を除いて前記金属膜を被う第1の導電性酸化物を有する第1のキャパシタ電極と、前記第1の導電性酸化物の表面、及び前記酸化物膜の表面に形成されたキャパシタ絶縁膜と、前記キャパシタ絶縁膜を挟んで前記第1のキャパシタ電極と対向して形成された第2の導電性酸化物を有する第2のキャパシタ電極とを具備することを特徴とする。
【0008】
【発明の実施の形態】
(第1の実施の形態)
本発明の第1の実施の形態について図面(図11〜図22)を参照して説明する。第1の実施の形態は、本発明をCOB(Capacitor Over Bitline)型DRAMに応用したものである。なお、本発明はCOB型DRAMでなくても、他の構造のDRAMやFRAMなどに対しても、その趣旨を逸脱しない範囲で適用することが可能である。
図11に示したのは、本発明の第1の実施の形態に係るCOB型DRAMのメモリセル領域の上面レイアウトである。DRAMセルを構成するMOSトランジスタMQのゲート電極は、一方向に連続的に配設されてワード線21となっている。このMOSトランジスタMQは、情報転送用のものである。また、DRAMセルを構成するキャパシタMCのストレージノード25が配列形成されている。このストレージノード25は、ストレージノードコンタクト24を介してMOSトランジスタMQのソース/ドレイン領域の一方と電気的に接続されている。ワード線21と交差して配設されるビット線23は、ビット線コンタクト22を介してMOSトランジスタMQのソース/ドレイン領域の他方と電気的に接続されている。
【0009】
図12は、図11のCOB型DRAMのA−A’位置の断面と、周辺回路領域の一つのトランジスタ部の断面を併せて示したものである。
セルアレイ領域において、情報転送用のMOSトランジスタMQが形成されている。MOSトランジスタMQのソース、ドレイン拡散層26の一方と電気的に接続されたストレージノードコンタクト24が、例えばシリコン酸化膜からなる層間絶縁膜27内に形成されている。このストレージノードコンタクト24は、例えばタングステン膜41とチタン窒化膜40との積層膜からなる。ここで、チタン窒化膜40はバリアメタル層として機能する。さらに、層間絶縁膜27の上面には、ストレージノードコンタクト24と電気的に接続されたストレージノード25が形成されている。このストレージノード25は、Ru(ルテニウム)等の金属膜67と、金属膜67の表面に自己整合的に形成され、金属膜67と共通の金属元素を有するSRO(SrRuO3)等の金属酸化物28からなる。そして、ストレージノード25を覆うようにしてBSTO等の高誘電体膜29が形成されている。この高誘電体膜29がキャパシタ絶縁膜となる。さらに、高誘電体膜29を覆うようにしてSRO等の金属酸化物30が形成されている。この金属酸化物30がプレート電極となる。このようにして、情報蓄積用のキャパシタはストレージノード25と高誘電体膜29と金属酸化物30とから構成される。
【0010】
ここで、ストレージノード25と高誘電体膜29とは共に酸化物を利用する。このようにすることで、高誘電体膜の性能を最大限に発揮することが可能となるからである。例えばストレージノードをSRO膜として、キャパシタ絶縁膜をBSTO膜とすれば、それらは共に導電性ペロブスカイト状の結晶構造を有するものであり、BSTO膜の性能を最大限に発揮することが可能となる。
なお、MOSトランジスタMQのソース/ドレイン領域26のうち、ストレージノードコンタクト24と接続されていない方は、ビット線コンタクト22と電気的に接続されている。
周辺回路領域では、MOSトランジスタ31が形成されている。さらに、層間絶縁膜27上にタングステンと窒化チタンの積層膜からなる配線33が形成されている。この配線33は例えばMOSトランジスタ31のソース/ドレイン領域32と電気的に接続されている。配線33の上面にはシリコン窒化膜等の被覆絶縁膜34が形成されている。そして、第2の層間絶縁膜35内に形成されたコンタクト36を介して上層配線37が形成されている。同様にして、図示したように、必要に応じて上層配線が形成されている。
【0011】
図13は、図11のCOB型DRAMのB−B’位置の断面(メモリセル領域のみ)を示したものである。層間絶縁膜27上にタングステンと窒化チタンの積層膜からなるビット線23が形成されている。このビット線23は、ビット線コンタクト22を介して情報転送用MOSトランジスタのソース/ドレイン拡散層26のうちストレージノードコンタクト24が接続されていない方と電気的に接続されている。このビット線23の上面にはシリコン窒化膜等の被覆絶縁膜34が形成されている。なお、ビット線23とビット線コンタクト22とは、同時に形成されるものであっても構わない。
次に、第1の実施の形態に係るCOB型DRAMの製造方法について図面(図14〜図21)を参酌して説明する。以下、特に断りがなければ図11におけるA―A’での断面図で説明する。
まず、図14に示したように、半導体基板38に素子分離領域39を形成する。この素子分離領域39は、本実施の形態ではSTI構造を利用しているが、LOCOS構造を用いても構わない。そして、半導体基板38上にMOSトランジスタMQ(メモリセル領域)及びMOSトランジスタ31(周辺回路領域)を形成する。MOSトランジスタMQ及びMOSトランジスタ31のゲート電極は、ゲート絶縁膜42とポリサイド構造の導電層43と、導電層43を覆うように形成された絶縁膜44とから構成される。そして、全面にシリコン酸化膜等の層間絶縁膜27を形成する。
【0012】
次いで、メモリセル領域の層間絶縁膜27内に、例えばタングステン膜41とチタン窒化膜40との積層膜からなるストレージノードコンタクト24を形成する。ここで、チタン窒化膜40はバリアメタル層として機能する。これと同時に、周辺回路領域の層間絶縁膜27内にチタン窒化膜40とタングステン膜41との積層膜からなる配線33を形成する。この配線33は、MOSトランジスタ31のソース/ドレイン領域の一方と電気的に接続されるようにする。ここで、配線33は基板コンタクト68を兼ねている。そして、この配線33の上面にはシリコン窒化膜等の被覆絶縁膜34が形成される。
ここで、図15は図11のB−B’での断面図である。この図15に示したように、周辺回路領域で基板コンタクト68及び配線33が形成されると同時に、メモリセル領域ではビット線コンタクト22及びビット線23が形成される。さらに、周辺回路領域で被覆絶縁膜34が形成されると同時に、メモリセル領域でも被覆絶縁膜34が形成される。ビット線23は、ビット線コンタクト22を介して、MOSトランジスタMQのソース/ドレイン領域26のうちストレージノードコンタクト24が接続されていない方と電気的に接続される。なお、ビット線23をビット線コンタクト22とを同時に形成しても構わない。
【0013】
次に、図16に示したように、金属膜、例えばRu膜45を全面に形成した後、リソグラフィー法とエッチング技術を用いて、キャパシタを形成する部分にのみRu膜45を残す。この際、Ru膜45はストレージノードコンタクト24の上面と電気的に接続するように形成される。
次に、図17に示したように、CVD法を用いてストロンチウムを含む被膜、例えば酸化ストロンチウム膜46を全面に形成する。このとき、原料ガスとしては例えばSr(DPM)2(strontium bis(dipivaloylmethanate):Sr[(CH3)3C-COCHCO-(C(CH3)3)]2)をTHF(tetra hydrofuran)溶液に溶解し、気化器にてガス化したものを用い、300〜500℃程度の酸化雰囲気中でCVDを行うと、酸化ストロンチウム膜が堆積される。あるいは、原料ガスとしてSr(DPM)2を昇華法により気化したものを用いてもよい。ここで、ストロンチウムを含む被膜としては、炭酸ストロンチウム膜でも構わない。また、ストロンチウム膜でも構わない。但し、ストロンチウム膜よりも酸化ストロンチウム膜や炭酸ストロンチウム膜の方が、CVD法による堆積が容易である。また、被膜の堆積法としてCVD法を例に挙げたが、スパッタ法やゾル・ゲル法でも構わない。
【0014】
次に、図18に示したように、酸素あるいはオゾン等の酸化雰囲気中でアニールすることにより、酸化ストロンチウム膜46とRu膜45との間で反応を生じさせ、自己整合的にRu膜45の表面に金属酸化物であるSRO膜47を形成する。このようにして形成されたSRO膜47は、Ru膜45と共通の金属元素を有するものである。
次に、図19に示したように、水洗、あるいは希酸中でウェットエッチングすることにより、未反応の酸化ストロンチウム膜46を除去する。ここで残ったRu膜45とSRO膜47とがキャパシタのストレージノード25となる。
次に、図20に示したように、CVD法を用いて、高誘電体膜であるBSTO膜48を全面に形成する。さらにCVD法を用いて、金属酸化物であるSRO膜49を全面に形成する。このBSTO膜48がキャパシタ絶縁膜となり、SRO膜49がプレート電極となる。
次に、図21に示したように、リソグラフィー法とエッチング技術を用いて、プレート電極であるSRO膜49を所望の形状に加工する。これにより、キャパシタが形成される。このキャパシタは、ストレージノード25が金属膜であるRu膜45と金属酸化物であるSRO膜47とからなり、キャパシタ絶縁膜は高誘電体膜であるBSTO膜48であり、プレート電極は金属酸化物であるSRO膜49である。ここで、キャパシタ絶縁膜であるBSTO膜48と、プレート電極であるSRO膜49やストレージノードを構成するSRO膜47とは、共にペロブスカイト状の結晶構造を有するものである。これにより、高誘電体膜であるBSTO膜48は、その性能を最大限に発揮することが可能となる。
【0015】
この後、既に知られた技術を用いて多層配線構造を形成することにより、図12に示したCOB型DRAMが形成される。
ところで、半導体装置の微細化が進むにつれ、図16に示した工程でストレージノードコンタクト24とストレージノードを構成するRu膜45との合わせずれが生じる可能性が高くなってくる。従来の技術(図1〜図6参照)によると、ストレージノードとなるSRO膜4がずれて加工された場合、窒化チタン膜3が露出した状態でキャパシタ絶縁膜となるBSTO膜5が形成されることとなる。すると、BSTO膜5と窒化チタン膜3とが直接接触することとなり、キャパシタリーク特性の劣化が生じてしまう。これに対して本発明の第1の実施の形態によれば、Ru膜45を加工した後に、全面に酸化ストロンチウム膜46を形成している(図17参照)。そのため、Ru膜45がずれて加工され、ストレージノードコンタクト24が露出した場合であっても、そのストレージノードコンタクト24の上面は酸化ストロンチウム膜46と接触することとなる。そして、図18に既に示したアニール工程により、酸化ストロンチウム膜46とストレージノードコンタクト24を構成する金属膜との間で反応を生じ、絶縁膜が形成される。
【0016】
すなわち、図22に示したように、タングステン膜41によりストレージノードコンタクト24を構成するとすれば、タングステン膜41と酸化ストロンチウム膜46とが反応してSrWO4膜51のような絶縁膜が形成されることとなる。これにより、ストレージノードコンタクト24とキャパシタ絶縁膜であるBSTO膜48とが直接接触することを防止でき、キャパシタリーク特性の劣化を防止することが可能となる。
以上のようにして、本発明の第1の実施の形態によれば以下の効果を奏することが可能となる。
まず、ストレージノード25の加工を金属膜であるRu膜45の工程で実質的に行ない、このRu膜45と酸化ストロンチウム膜46との反応により金属酸化物であるSRO膜47を自己整合的に形成している(図16参照)。このため、例えば酸素+塩素の混合ガス中でRu膜45をエッチングするなど、ストレージノード25の加工は容易なものとなる。このように、SRO膜などの金属酸化物をストレージノードとして用いても、その加工が困難になることを防止でき、微細加工が可能となる。結果として、信頼性が高く、高密度な半導体装置を形成することが可能となる。
【0017】
また、ストレージノードコンタクト24を構成するタングステン膜41とストレージノード25を構成するSRO膜47との間に金属膜であるRu膜が形成されている。そのため、タングステン膜41とSRO膜47とが直接接触することがないので、その界面に薄いバリアメタル層を形成する必要がない。これにより、製造工程数の増加を防止することが可能となる。
また、ストレージノード25は主に金属膜であるRu膜45から構成されていて、高誘電体膜であるBSTO膜48と接触する部分については金属酸化物であるSRO膜47が形成されている。プレート電極としては、金属酸化物であるSRO膜49が採用されている。このように、高誘電体膜を金属酸化物で挟みこむことにより、高誘電体膜の性能を最大限に発揮することが可能となる。さらに、ストレージノード25が主として金属膜から構成されているため、金属酸化物のみによって構成される場合に比べて抵抗率を低くすることが可能となる。これにより、半導体装置の高速化を図ることが可能となる。
また、上述したように、ストレージノード25を構成するRu膜45の加工において、合わせずれが生じても、キャパシタ電流のリーク特性の劣化を防止することが可能となり、信頼性の高い半導体装置を提供することが可能となる。
【0018】
また、CVD法を用いて酸化ストロンチウム膜46を形成するCVD工程(図17参照)は、300〜500℃程度の比較的低温の酸化雰囲気中で行われる。このため、トランジスタの最適化やシリサイド構造の採用に対して問題となる高温の熱工程を削減することが可能となる。
(第1の実施の形態の変形例1)
本発明の第1の実施の形態の変形例1について図23を参酌して説明する。
この変形例1では、ストレージノードコンタクト24の上部に金属膜、例えばRu膜52を形成しておくものである。このようにしておけば、図23のようにストレージノードを構成するRu膜45の加工時に合わせずれが生じてRu膜52が露出した場合にはRu膜52が酸化ストロンチウム膜46と接触することとなる(図18参照)。そして、図18に既に示したアニール工程により、Ru膜52と酸化ストロンチウム膜46との間で反応を生じ、金属酸化物であるSRO膜53が形成される。
このため、ストレージノードコンタクト24を構成するタングステン膜41とBSTO膜48とが直接接触することを防止することが可能となる。さらに、SRO膜53もストレージノードの一部として活用することが可能となる。
【0019】
(第1の実施の形態の変形例2)
本発明の第1の実施の形態の変形例2について図24を参酌して説明する。
この変形例2では、ストレージノードコンタクト24として金属膜であるRu膜54を用いている。このようにしておけば、図24のようにストレージノードを構成するRu膜45の加工時に合わせずれが生じてRu膜54が露出した場合にはRu膜54が酸化ストロンチウム膜46と接触することとなる(図18参照)。そして、図18に既に示したアニール工程により、Ru膜54と酸化ストロンチウム膜46との間で反応を生じ、金属酸化物であるSRO膜53が形成される。
このため、合わせずれが生じてもSRO膜53もストレージノードの一部として活用することが可能となり、従来技術のような問題は生じない。
(第2の実施の形態)
本発明の第2の実施の形態について図面(図25〜図30)を参酌して説明する。
ここでは、半導体装置のキャパシタ部のみ図面を用いて説明する。つまり、COB型DRAMであれば、図12のキャパシタMCの部分に本実施の形態を適用することとなる。
まず、図25に示したように、層間絶縁膜27内にストレージノードコンタクト24を形成する。
【0020】
次に、図26に示したように、スパッタ法を用いて全面に金属膜、例えばRu膜55を形成する。
次に、図27に示したように、リソグラフィー法とRIE法を用いてRu膜55をストレージノードとして所望の形状に加工する。
次に、図28に示したように、例えばCVD法を用いて被膜として酸化ストロンチウム膜56を形成する。このとき、原料ガスとしては例えばSr(DPM)2(strontium bis(dipivaloylmethanate):Sr[(CH3)3C-COCHCO-(C(CH3)3)]2)をTHF(tetra hydrofuran)溶液に溶解し、気化器にてガス化したものを用い、500〜700℃程度の酸化雰囲気中でCVDを行う。すると、酸化ストロンチウム膜が堆積と同時に、金属膜であるRu膜55と酸化ストロンチウム膜56との界面で反応が生じて、金属酸化物であるSRO膜57が自己整合的に形成される。このようにして形成されたSRO膜57は、Ru膜55と共通の金属元素を有するものである。
ここで、CVDの原料ガスとしてSr(DPM)2を昇華法により気化したものを用いてもよい。また、被膜として炭酸ストロンチウム膜を用いても構わない。また、ストロンチウム膜でも構わない。但し、ストロンチウム膜よりも酸化ストロンチウム膜や炭酸ストロンチウム膜の方が、CVD法による堆積が容易である。また、被膜の堆積法としてCVD法を例に挙げたが、スパッタ法やゾル・ゲル法でも構わない。
【0021】
次に、図29に示したように、水洗、あるいは希酸中でウェットエッチングすることにより、未反応の酸化ストロンチウム膜56を除去する。ここで残ったRu膜55とSRO膜57とがキャパシタのストレージノードとなる。
次に、図30に示したように、CVD法を用いて、高誘電体膜であるBSTO膜58を全面に形成する。さらにCVD法を用いて、金属酸化物であるSRO膜59を全面に形成する。このBSTO膜58がキャパシタ絶縁膜となり、SRO膜59がプレート電極となる。
次に、図示していないが、リソグラフィー法とエッチング技術を用いて、プレート電極であるSRO膜59を所望の形状に加工する。これにより、キャパシタが形成される。このキャパシタは、ストレージノード25が金属膜であるRu膜55と金属酸化物であるSRO膜57とからなり、キャパシタ絶縁膜は高誘電体膜であるBSTO膜58であり、プレート電極は金属酸化物であるSRO膜59である。ここで、キャパシタ絶縁膜であるBSTO膜58と、プレート電極であるSRO膜59と、ストレージノードを構成するSRO膜57とは、共にペロブスカイト状の結晶構造を有するものである。これにより、高誘電体膜であるBSTO膜58は、その性能を最大限に発揮することが可能となる。
【0022】
以上のようにして、本発明の第2の実施の形態によれば以下の効果を奏することが可能となる。
まず、ストレージノードの加工を金属膜であるRu膜55の工程で実質的に行ない、このRu膜55と酸化ストロンチウム膜56との反応により金属酸化物であるSRO膜57を自己整合的に形成している(図28参照)。このため、例えば酸素+塩素の混合ガス中でRu膜55をエッチングするなど、ストレージノード25の加工は容易なものとなる。このように、SRO膜などの金属酸化物をストレージノードとして用いても、その加工が困難になることを防止でき、微細加工が可能となる。結果として、信頼性が高く、高密度な半導体装置を形成することが可能となる。
さらに、CVD法を用いて酸化ストロンチウム膜56を形成するCVD工程(図28参照)は、500〜700℃程度の比較的高温の酸化雰囲気中で行われる。このため、酸化ストロンチウム膜56の堆積と同時にSRO膜57を形成することが可能となり、第1の実施の形態に比べて工程数の削減が可能となる。
また、ストレージノードコンタクト24とストレージノードを構成するSRO膜57との間に金属膜であるRu膜55が形成されている。そのため、ストレージノードコンタクトとして低抵抗な金属膜であるタングステン膜を利用しても、ストレージノードコンタクト24とSRO膜57とが直接接触することがない。そのため、その界面に薄いバリアメタル層を形成する必要がない。これにより、製造工程数の増加を防止することが可能となる。
【0023】
また、ストレージノードは主に金属膜であるRu膜55から構成されていて、高誘電体膜であるBSTO膜58と接触する部分については金属酸化物であるSRO膜57が形成されている。プレート電極としては、金属酸化物であるSRO膜59が採用されている。このように、高誘電体膜を金属酸化物で挟みこむことにより、高誘電体膜の性能を最大限に発揮することが可能となる。さらに、ストレージノード25が主として金属膜から構成されているため、金属酸化物のみによって構成される場合に比べて抵抗率を低くすることが可能となる。これにより、半導体装置の高速化を図ることが可能となる。
また、第1の実施の形態で説明したように、ストレージノードを構成するRu膜55の加工において、合わせずれが生じても、キャパシタリーク特性の劣化を防止することが可能となり、信頼性の高い半導体装置を提供することが可能となる。
(第2の実施の形態の変形例)
本発明の第2の実施の形態の変形例について図31を参酌して説明する。
この変形例では、図28に示した酸化ストロンチウム膜56を形成する工程で、酸化ストロンチウム膜56の堆積膜厚を薄くして最適化する。これにより、酸化ストロンチウム膜56の堆積時にRu膜55との間で起こる反応を酸化ストロンチウム膜56の表面にまで進ませる。このようにすると、図29で示したような未反応の酸化ストロンチウム膜56を除去する工程を省略することが可能となる。
【0024】
このようにすると、図31に示したような構成となる。つまり、層間絶縁膜27の上面のうちRu膜55又はSRO膜57が形成されていない部分に酸化ストロンチウム膜56が残存することとなる。
このようにすることで、第2の実施の形態に比べてさらに工程数を減らすことが可能となる。
(第3の実施の形態)
本発明の第3の実施の形態について図面(図32〜図39)を参酌して説明する。
ここでは、半導体装置のキャパシタ部のみ図面を用いて説明する。つまり、COB型DRAMであれば、図12のキャパシタMCの部分に本実施の形態を適用することとなる。
まず、図32に示したように、層間絶縁膜27内にストレージノードコンタクト24を形成する。
次に、図33に示したように、CVD法により、例えばシリコン酸化膜からなる層間絶縁膜60を形成する。さらに、リソグラフィー法とRIE法を用いてコンタクトホール61を形成する。このコンタクトホール61は、ストレージノードコンタクト24の上面が露出するように形成する。このコンタクトホール61は、後にキャパシタが形成される領域となる。
次に、図34に示したように、CVD法を用いて全面に金属膜、例えばRu膜62を形成する。これにより、Ru膜62はストレージノードコンタクト24と接触する。
【0025】
次に、図35に示したように、平坦化技術、例えばCMP法を用いてRu膜62のうち、層間絶縁膜60の上面よりも上方の部分を除去する。
次に、図36に示したように、例えばCVD法を用いて、ストロンチウムを含む被膜である酸化ストロンチウム膜63を堆積する。このとき、原料ガスとしては例えばSr(DPM)2(strontium bis(dipivaloylmethanate):Sr[(CH3)3C-COCHCO-(C(CH3)3)]2)をTHF(tetra hydrofuran)溶液に溶解し、気化器にてガス化したものを用い、300〜500℃程度の酸化雰囲気中でCVDを行うと、酸化ストロンチウム膜63が堆積される。あるいは、原料ガスとしてSr(DPM)2を昇華法により気化したものを用いてもよい。ここで、ストロンチウムを含む被膜としては、炭酸ストロンチウム膜でも構わない。また、ストロンチウム膜でも構わない。但し、ストロンチウム膜よりも酸化ストロンチウム膜や炭酸ストロンチウム膜の方が、CVD法による堆積が容易である。また、被膜の堆積法としてCVD法を例に挙げたが、スパッタ法やゾル・ゲル法でも構わない。
【0026】
次に、図37に示したように、酸素あるいはオゾン等の酸化雰囲気中でアニールすることにより、酸化ストロンチウム膜63とRu膜62との間で反応を生じさせ、金属酸化物であるSRO膜64を自己整合的に形成する。このようにして形成されたSRO膜64は、Ru膜62と共通の金属元素を有するものである。
ここで、酸化ストロンチウム膜63のCVD工程(図36参照)を500〜700℃程度の酸化雰囲気中で行うと、酸化ストロンチウム膜63が堆積と同時に、金属膜であるRu膜62と酸化ストロンチウム膜63との界面で反応が生じて、金属酸化物であるSRO膜が自己整合的に形成される。このようにすれば、図37に示したアニール工程を省略することが可能となる。
次に、図38に示したように、水洗、あるいは希酸中でウェットエッチングすることにより、未反応の酸化ストロンチウム膜63を除去する。ここで残ったRu膜62とSRO膜64とがキャパシタのストレージノードとなる。
次に、図39に示したように、CVD法を用いて、高誘電体膜であるBSTO膜65を全面に形成する。さらにCVD法を用いて、金属酸化物であるSRO膜66を全面に形成する。このBSTO膜65がキャパシタ絶縁膜となり、SRO膜66がプレート電極となる。
【0027】
次に、図示していないが、リソグラフィー法とエッチング技術を用いて、プレート電極であるSRO膜66を所望の形状に加工する。これにより、キャパシタが形成される。このキャパシタは、ストレージノードが金属膜であるRu膜62と金属酸化物であるSRO膜64とからなり、キャパシタ絶縁膜は高誘電体膜であるBSTO膜65であり、プレート電極は金属酸化物であるSRO膜66である。ここで、キャパシタ絶縁膜であるBSTO膜65と、プレート電極であるSRO膜66やストレージノードを構成するSRO膜64とは、共にペロブスカイト状の結晶構造を有するものである。これにより、高誘電体膜であるBSTO膜65は、その性能を最大限に発揮することが可能となる。
以上のようにして、本発明の第3の実施の形態によれば以下の効果を奏することが可能となる。
まず、第3の実施の形態によると、層間絶縁膜60を堆積した後、これをRIE法などでエッチングしてコンタクトホール61を形成することによりストレージノードの領域を決めてしまう(図33参照)。そして、このコンタクトホール61内にRu膜62を形成することにより(図34、図35参照)、ストレージノードの加工を実質的に行ない、このRu膜62と酸化ストロンチウム膜63との反応により金属酸化物であるSRO膜64を自己整合的に形成している(図37参照)。これによれば、層間絶縁膜60のエッチング技術と、金属膜であるRu膜62のCMP技術によってストレージノードを加工することが可能となる。このように、SRO膜などの金属酸化物をストレージノードとして用いても、その加工が困難になることを防止でき、微細加工が可能となる。結果として、信頼性が高く、高密度な半導体装置を形成することが可能となる。
【0028】
また、ストレージノードコンタクト24とストレージノードを構成するSRO膜64との間に金属膜であるRu膜62が形成されている。そのため、ストレージノードコンタクト24として低抵抗な金属膜であるタングステン膜を利用しても、ストレージノードコンタクト24とSRO膜64とが直接接触することがない。このため、その界面に薄いバリアメタル層を形成する必要がない。これにより、製造工程数の増加を防止することが可能となる。
ここで、ストレージノードコンタクトを構成するタングステン膜とストレージノードを構成するSRO膜との接触を防止すべく、ストレージノードをSRO膜と窒化チタン膜(バリアメタルとして機能)の積層膜とすることも考えられる。しかし、単にストレージノードを積層膜としただけでは、窒化チタン膜とBSTO膜65とが接触することとなり、キャパシタ電流のリーク特性を劣化させてしまう。これに対して本発明の第3の実施の形態によればそのような問題を解決することが可能となる。
また、ストレージノードは主に金属膜であるRu膜62から構成されていて、高誘電体膜であるBSTO膜65と接触する部分については金属酸化物であるSRO膜64が形成されている。プレート電極としては、金属酸化物であるSRO膜66が採用されている。このように、高誘電体膜を金属酸化物で挟みこむことにより、高誘電体膜の性能を最大限に発揮することが可能となる。さらに、ストレージノードが主として金属膜から構成されているため、金属酸化物のみによって構成される場合に比べて抵抗率が低くすることが可能となる。これにより、半導体装置の高速化を図ることが可能となる。
【0029】
また、CVD法を用いて酸化ストロンチウム膜63を形成するCVD工程(図36参照)を300〜500℃程度の比較的低温の酸化雰囲気中で行えば、トランジスタの最適化やシリサイド構造の採用に対して問題となる高温の熱工程を削減することが可能となる。これに対して、そのCVD工程を500〜700℃程度の比較的高温の酸化雰囲気中で行えば、酸化ストロンチウム膜63の堆積と同時にSRO膜64を形成することが可能となり、工程数の削減が可能となる。
なお、上記各実施の形態において、キャパシタ形状として平面型、内堀型、外堀型について説明したが、その他の構造、例えばクラウン型やフィン型にも適用することが可能である。さらに、本発明はDRAMに限らず、FRAM等キャパシタ構造を有する半導体装置一般に適用することが可能である。
また、ストレージノードを構成する金属膜と、金属酸化物を形成するために金属膜の上部に堆積される被膜との組み合わせは、上記のようにRu(ルテニウム)膜と酸化ストロンチウム膜の組み合わせの他にも、導電性金属酸化物(あるいは導電性ペロブスカイト状構造物質)を形成する金属と被膜との組み合わせであれば良い。
【0030】
【発明の効果】
上記のように、本発明は、導電性金属酸化物をキャパシタ蓄積電極に用いながら微細化加工を可能とする。また、半導体装置の高速化を図ることを可能とする。
【図面の簡単な説明】
【図1】従来のキャパシタ電極の製造工程断面図。
【図2】従来のキャパシタ電極の製造工程断面図。
【図3】従来のキャパシタ電極の製造工程断面図。
【図4】従来のキャパシタ電極の製造工程断面図。
【図5】従来のキャパシタ電極の製造工程断面図。
【図6】従来のキャパシタ電極の製造工程断面図。
【図7】従来のキャパシタ電極の製造工程断面図。
【図8】従来のキャパシタ電極の製造工程断面図。
【図9】従来のキャパシタ電極の製造工程断面図。
【図10】従来のキャパシタ電極の製造工程断面図。
【図11】本発明の第1の実施の形態にかかる半導体装置の上面レイアウト図。
【図12】本発明の第1の実施の形態にかかる半導体装置の断面図。
【図13】本発明の第1の実施の形態にかかる半導体装置の断面図。
【図14】本発明の第1の実施の形態にかかる半導体装置の製造工程断面図。
【図15】本発明の第1の実施の形態にかかる半導体装置の製造工程断面図。
【図16】本発明の第1の実施の形態にかかる半導体装置の製造工程断面図。
【図17】本発明の第1の実施の形態にかかる半導体装置の製造工程断面図。
【図18】本発明の第1の実施の形態にかかる半導体装置の製造工程断面図。
【図19】本発明の第1の実施の形態にかかる半導体装置の製造工程断面図。
【図20】本発明の第1の実施の形態にかかる半導体装置の製造工程断面図。
【図21】本発明の第1の実施の形態にかかる半導体装置の製造工程断面図。
【図22】本発明の第1の実施の形態にかかる半導体装置の製造工程断面図。
【図23】本発明の第1の実施の形態の変形例にかかる半導体装置の断面図。
【図24】本発明の第1の実施の形態の変形例にかかる半導体装置の断面図。
【図25】本発明の第2の実施の形態にかかる半導体装置の製造工程断面図。
【図26】本発明の第2の実施の形態にかかる半導体装置の製造工程断面図。
【図27】本発明の第2の実施の形態にかかる半導体装置の製造工程断面図。
【図28】本発明の第2の実施の形態にかかる半導体装置の製造工程断面図。
【図29】本発明の第2の実施の形態にかかる半導体装置の製造工程断面図。
【図30】本発明の第2の実施の形態にかかる半導体装置の製造工程断面図。
【図31】本発明の第2の実施の形態の変形例にかかる半導体装置の断面図。
【図32】本発明の第3の実施の形態にかかる半導体装置の製造工程断面図。
【図33】本発明の第3の実施の形態にかかる半導体装置の製造工程断面図。
【図34】本発明の第3の実施の形態にかかる半導体装置の製造工程断面図。
【図35】本発明の第3の実施の形態にかかる半導体装置の製造工程断面図。
【図36】本発明の第3の実施の形態にかかる半導体装置の製造工程断面図。
【図37】本発明の第3の実施の形態にかかる半導体装置の製造工程断面図。
【図38】本発明の第3の実施の形態にかかる半導体装置の製造工程断面図。
【図39】本発明の第3の実施の形態にかかる半導体装置の製造工程断面図。
【符号の説明】
1・・・・半導体基板
2・・・・シリコン酸化膜
3・・・・窒化チタン膜
4・・・・SRO膜
5・・・・BSTO膜
6・・・・SRO膜
7・・・・タングステン膜
8・・・・シリコン酸化膜
9・・・・コンタクトホール
10・・・・SRO膜
11・・・・BSTO膜
12・・・・SRO膜
13・・・・SRO膜10の上部
MC・・・・キャパシタ
MQ・・・・MOSトランジスタ
21・・・・ワード線
22・・・・ビット線コンタクト
23・・・・ビット線
24・・・・ストレージノードコンタクト
25・・・・ストレージノード
26・・・・ソース/ドレイン拡散層
27・・・・層間絶縁膜
28・・・・金属酸化物
29・・・・高誘電体膜
30・・・・金属酸化物
31・・・・MOSトランジスタ
32・・・・ソース/ドレイン領域
33・・・・配線
34・・・・被覆絶縁膜
35・・・・第2の層間絶縁膜
36・・・・コンタクト
37・・・・上層配線
38・・・・半導体基板
39・・・・素子分離領域
40・・・・チタン窒化膜
41・・・・タングステン膜
42・・・・ゲート絶縁膜
43・・・・導電層
44・・・・絶縁膜
45・・・・Ru膜
46・・・・酸化ストロンチウム膜
47・・・・SRO膜
48・・・・BSTO膜
49・・・・SRO膜
50・・・・キャパシタ
51・・・・SrWO3 膜
52・・・・Ru膜
53・・・・SRO膜
54・・・・Ru膜
55・・・・Ru膜
56・・・・酸化ストロンチウム膜
57・・・・SRO膜
58・・・・BSTO膜
59・・・・SRO膜
60・・・・層間絶縁膜
61・・・・コンタクトホール
62・・・・Ru膜
63・・・・酸化ストロンチウム膜
64・・・・SRO膜
65・・・・BSTO膜
66・・・・SRO膜
67・・・・金属膜
Claims (4)
- 層間絶縁膜を貫いて形成され、下端部がトランジスタのソース及びドレイン領域の一方と接続され、上端部の表面の一部に、前記上端部の構成金属元素を含む酸化物膜を有するコンタクトプラグと、
下面が前記層間絶縁膜及び前記コンタクトプラグの上端部の表面の前記酸化物膜の存在しない他部に跨って設けられた金属膜、及び前記金属膜の構成元素を含み、前記下面を除いて前記金属膜を被う第1の導電性酸化物を有する第1のキャパシタ電極と、
前記第1の導電性酸化物の表面、及び前記酸化物膜の表面に形成されたキャパシタ絶縁膜と、
前記キャパシタ絶縁膜を挟んで前記第1のキャパシタ電極と対向して形成された第2の導電性酸化物を有する第2のキャパシタ電極と、
を具備することを特徴とする半導体装置。 - 前記金属膜がルテニウム、及び第1の導電性酸化物がSrRuO3であることを特徴とする請求項1に記載の半導体装置。
- 前記第1の導電性酸化物、前記第2の導電性酸化物、及び前記酸化物膜は同じ材料からなることを特徴とする請求項1に記載の半導体装置。
- 前記コンタクトプラグの少なくとも前記上端部の構成元素がルテニウム、及び前記酸化物膜がSrRuO3であることを特徴とする請求項1に記載の半導体装置。
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