JP2002076298A - 半導体記憶装置およびその製造方法 - Google Patents
半導体記憶装置およびその製造方法Info
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Abstract
(57)【要約】
【課題】 下部電極を通じての酸素拡散によるコンタク
トプラグ不良を防止する。 【解決手段】 半導体基板上に保護絶縁膜３を形成する
工程と、保護絶縁膜３にソース領域またはドレイン領域
１に接続され、保護絶縁膜３の上面より下方に位置する
上面を有するコンタクトプラグ６を形成する工程と、保
護絶縁膜３上にコンタクトプラグ６に接続された下部電
極９、絶縁性金属酸化物からなる容量膜１０および上部
電極１１からなる容量素子を形成する工程とを備え、保
護絶縁膜３上面とコンタクトプラグ６上面とを結ぶ形状
が所定の傾斜角を持ち、かつ段差が所定の値以内になる
ように、コンタクトプラグ６形成後にＡｒガスによるド
ライエッチングを行う。
トプラグ不良を防止する。 【解決手段】 半導体基板上に保護絶縁膜３を形成する
工程と、保護絶縁膜３にソース領域またはドレイン領域
１に接続され、保護絶縁膜３の上面より下方に位置する
上面を有するコンタクトプラグ６を形成する工程と、保
護絶縁膜３上にコンタクトプラグ６に接続された下部電
極９、絶縁性金属酸化物からなる容量膜１０および上部
電極１１からなる容量素子を形成する工程とを備え、保
護絶縁膜３上面とコンタクトプラグ６上面とを結ぶ形状
が所定の傾斜角を持ち、かつ段差が所定の値以内になる
ように、コンタクトプラグ６形成後にＡｒガスによるド
ライエッチングを行う。
Description
【０００１】
【発明の属する技術分野】本発明は、絶縁性金属酸化物
を容量膜とした半導体記憶装置およびその製造方法に関
するものである。
を容量膜とした半導体記憶装置およびその製造方法に関
するものである。
【０００２】
【従来の技術】近年デジタル技術の進展に伴い、大容量
のデータを処理、保存する傾向が推進される中で電子機
器が一段と高度化し、使用される半導体装置もその半導
体素子の微細化が急速に進んできている。それに伴って
ダイナミックＲＡＭの高集積化を実現するために、従来
の珪素酸化物または窒化物の代わりに高誘電体を容量絶
縁膜として用いる技術が広く研究開発されている。さら
に従来にない低動作電圧かつ高速書き込み読み出し可能
な不揮発性ＲＡＭの実用化を目指し、自発分極特性を有
する強誘電体膜に関する研究開発が盛んに行われてい
る。
のデータを処理、保存する傾向が推進される中で電子機
器が一段と高度化し、使用される半導体装置もその半導
体素子の微細化が急速に進んできている。それに伴って
ダイナミックＲＡＭの高集積化を実現するために、従来
の珪素酸化物または窒化物の代わりに高誘電体を容量絶
縁膜として用いる技術が広く研究開発されている。さら
に従来にない低動作電圧かつ高速書き込み読み出し可能
な不揮発性ＲＡＭの実用化を目指し、自発分極特性を有
する強誘電体膜に関する研究開発が盛んに行われてい
る。
【０００３】これら高誘電体、強誘電体を用いた半導体
メモリーにおいて、メガビット級の高集積メモリーを実
現する場合には、従来のプレーナ型メモリーセルに代わ
り、スタック型のメモリーセルが用いられることにな
る。
メモリーにおいて、メガビット級の高集積メモリーを実
現する場合には、従来のプレーナ型メモリーセルに代わ
り、スタック型のメモリーセルが用いられることにな
る。
【０００４】ここで、スタック型のメモリーセルを製造
する際の最重要課題は、コンタクトプラグと容量素子の
下部電極との接触面が、強誘電体または高誘電体の結晶
化時に必要な酸素雰囲気での熱処理により酸化されるの
を防止することである。
する際の最重要課題は、コンタクトプラグと容量素子の
下部電極との接触面が、強誘電体または高誘電体の結晶
化時に必要な酸素雰囲気での熱処理により酸化されるの
を防止することである。
【０００５】以下従来の半導体装置について、図面を参
照しながら説明する。
照しながら説明する。
【０００６】図６（ａ）および（ｂ）は、従来の半導体
記憶装置の製造方法における要部断面図である。この図
６（ａ）および（ｂ）は特開平７−３００７７に開示さ
れたものである。
記憶装置の製造方法における要部断面図である。この図
６（ａ）および（ｂ）は特開平７−３００７７に開示さ
れたものである。
【０００７】まず、図６（ａ）に示すように、ソース領
域またはドレイン領域１０１、ゲート電極１０２からな
るトランジスタが集積化された半導体基板全面を覆う保
護絶縁膜１０３が形成されている。次に、保護絶縁膜１
０３にソース領域またはドレイン領域１０１に達するコ
ンタクトホール１０４が形成され、それに引き続きこの
コンタクトホール１０４を埋め込むようにポリシリコン
またはタングステンなどの導電層がウエハー全面に形成
される。
域またはドレイン領域１０１、ゲート電極１０２からな
るトランジスタが集積化された半導体基板全面を覆う保
護絶縁膜１０３が形成されている。次に、保護絶縁膜１
０３にソース領域またはドレイン領域１０１に達するコ
ンタクトホール１０４が形成され、それに引き続きこの
コンタクトホール１０４を埋め込むようにポリシリコン
またはタングステンなどの導電層がウエハー全面に形成
される。
【０００８】次に、この導電層をドライエッチング法ま
たは化学機械的研磨法（以後、ＣＭＰ法と呼ぶ）により
エッチバックし、コンタクトホール１０４内のみに導電
層を残すことにより、コンタクトプラグ１０５が形成さ
れている。
たは化学機械的研磨法（以後、ＣＭＰ法と呼ぶ）により
エッチバックし、コンタクトホール１０４内のみに導電
層を残すことにより、コンタクトプラグ１０５が形成さ
れている。
【０００９】最後に、コンタクトプラグ１０５上に上層
からＰｔ／酸素バリア層／Ｔｉで構成される下部電極１
０６、高誘電体または強誘電体１０７および上部電極１
０８からなる容量素子が形成されている。
からＰｔ／酸素バリア層／Ｔｉで構成される下部電極１
０６、高誘電体または強誘電体１０７および上部電極１
０８からなる容量素子が形成されている。
【００１０】この図６（ａ）に示すように、導電層をエ
ッチバックしコンタクトプラグ１０５を形成する際に
は、コンタクトプラグ１０５の材料と保護絶縁膜１０３
の材料とのエッチング速度が等しくない限り、コンタク
トプラグ１０５の上面の高さと保護絶縁膜１０３の上面
の高さとを一致させることは不可能である。
ッチバックしコンタクトプラグ１０５を形成する際に
は、コンタクトプラグ１０５の材料と保護絶縁膜１０３
の材料とのエッチング速度が等しくない限り、コンタク
トプラグ１０５の上面の高さと保護絶縁膜１０３の上面
の高さとを一致させることは不可能である。
【００１１】このエッチバック工程において、コンタク
トプラグ１０５の材料の方が保護絶縁膜１０３の材料よ
りエッチング速度が速くなるため、コンタクトプラグ１
０５上面は保護絶縁膜１０３上面より下方に位置するこ
とになり、その結果コンタクトプラグ１０５上面と保護
絶縁膜１０３上面とに垂直形状の段差部１０９が発生す
る。
トプラグ１０５の材料の方が保護絶縁膜１０３の材料よ
りエッチング速度が速くなるため、コンタクトプラグ１
０５上面は保護絶縁膜１０３上面より下方に位置するこ
とになり、その結果コンタクトプラグ１０５上面と保護
絶縁膜１０３上面とに垂直形状の段差部１０９が発生す
る。
【００１２】この段差部１０９は、例えばスパッタリン
グ法で下部電極１０６を形成した場合、ステップカバレ
ッジが悪くなるため、図６（ａ）に示すように酸素バリ
ア層を含む下部電極１０６の膜厚が局所的に薄くなって
しまい、耐酸素バリア性が大幅に劣化してしまう。その
結果、高誘電体、または強誘電体結晶化に必要である酸
素雰囲気中の熱処理時に、酸素がコンタクトプラグ表面
に達し、コンタクト不良が発生してしまうことになる。
グ法で下部電極１０６を形成した場合、ステップカバレ
ッジが悪くなるため、図６（ａ）に示すように酸素バリ
ア層を含む下部電極１０６の膜厚が局所的に薄くなって
しまい、耐酸素バリア性が大幅に劣化してしまう。その
結果、高誘電体、または強誘電体結晶化に必要である酸
素雰囲気中の熱処理時に、酸素がコンタクトプラグ表面
に達し、コンタクト不良が発生してしまうことになる。
【００１３】そこで、特開平７−３００７７において、
図６（ｂ）に示すように、コンタクトプラグ１０５を形
成した後、ウエットエッチングを行うことにより、コン
タクトプラグ１０５の間口にＲ形状からなる傾斜部１１
０を持たせることが開示されている。
図６（ｂ）に示すように、コンタクトプラグ１０５を形
成した後、ウエットエッチングを行うことにより、コン
タクトプラグ１０５の間口にＲ形状からなる傾斜部１１
０を持たせることが開示されている。
【００１４】
【発明が解決しようとする課題】しかしながら、以上の
従来例では高誘電体、または強誘電体結晶化に必要であ
る酸素雰囲気中の熱処理時に、酸素がコンタクトプラグ
表面に達し、コンタクト不良が発生することを完全に抑
制できないことを我々は新たに見いだした。
従来例では高誘電体、または強誘電体結晶化に必要であ
る酸素雰囲気中の熱処理時に、酸素がコンタクトプラグ
表面に達し、コンタクト不良が発生することを完全に抑
制できないことを我々は新たに見いだした。
【００１５】すなわち、特開平７−３００７７で開示さ
れているウエットエッチング方法では基本的に等方性エ
ッチングであるため、図６（ｂ）に示すようにコンタク
トプラグ１０５上面エッジを基点に等方的にウエットエ
ッチングされ、その結果、コンタクトプラグ１０５上面
付近に段差１１１が発生する。
れているウエットエッチング方法では基本的に等方性エ
ッチングであるため、図６（ｂ）に示すようにコンタク
トプラグ１０５上面エッジを基点に等方的にウエットエ
ッチングされ、その結果、コンタクトプラグ１０５上面
付近に段差１１１が発生する。
【００１６】更に、保護絶縁膜１０３上面のエッジで
は、ほぼ垂直形状の段差１１２が形成される。その結
果、この段差部１１１および１１２では酸素バリア層を
含む下部電極１０６のカバレッジが悪くなり膜厚が薄く
なってしまうため、耐酸素バリア性が劣化し、高誘電
体、または強誘電体結晶化に必要である酸素雰囲気中の
熱処理時に、酸素がコンタクトプラグ表面に達してコン
タクト不良が発生する。
は、ほぼ垂直形状の段差１１２が形成される。その結
果、この段差部１１１および１１２では酸素バリア層を
含む下部電極１０６のカバレッジが悪くなり膜厚が薄く
なってしまうため、耐酸素バリア性が劣化し、高誘電
体、または強誘電体結晶化に必要である酸素雰囲気中の
熱処理時に、酸素がコンタクトプラグ表面に達してコン
タクト不良が発生する。
【００１７】すなわち、高誘電体、または強誘電体結晶
化に必要である酸素雰囲気中の熱処理時に、酸素がコン
タクトプラグ表面に達することによるコンタクト不良が
ない、優れた特性を有する半導体記憶装置の実現が従来
例では困難であるという課題を有していた。
化に必要である酸素雰囲気中の熱処理時に、酸素がコン
タクトプラグ表面に達することによるコンタクト不良が
ない、優れた特性を有する半導体記憶装置の実現が従来
例では困難であるという課題を有していた。
【００１８】本発明は上記従来の課題を解決し、優れた
特性を有する半導体記憶装置を提供することを目的とす
る。
特性を有する半導体記憶装置を提供することを目的とす
る。
【００１９】
【課題を解決するための手段】上記目的を達成するため
に本発明の請求項１に記載の発明は、ソース領域、ドレ
イン領域およびゲートからなるトランジスタが集積化さ
れた半導体基板上に保護絶縁膜を形成する工程と、前記
保護絶縁膜に前記トランジスタのソース領域またはドレ
イン領域に接続され、前記保護絶縁膜の上面より下方に
位置する上面を有するコンタクトプラグを形成する工程
と、前記保護絶縁膜上に前記コンタクトプラグに接続さ
れた下部電極を形成する工程と、前記下部電極上または
前記下部電極側壁に絶縁性金属酸化物からなる容量膜を
形成する工程と、前記容量膜上または前記容量膜側壁に
上部電極を形成する工程とを備え、前記保護絶縁膜上面
と前記コンタクトプラグ上面とを結ぶ形状が所定の傾斜
角を持ち、かつ前記保護絶縁膜上面と前記コンタクトプ
ラグ上面との段差が所定の値以内になるように、前記コ
ンタクトプラグ形成後にドライエッチングを行う工程を
有する。この構成によれば、コンタクトプラグ上面と保
護絶縁膜上面との段差部が所望の傾斜を持つ形状になる
ために、酸素バリア層を含む下部電極の良好なステップ
カバレッジによる耐酸素バリア性の向上を実現でき、強
誘電体または高誘電体結晶化時に必要な高温酸素雰囲気
下の熱処理中に下部電極から酸素が拡散し、コンタクト
プラグが不良になることを防止できる。
に本発明の請求項１に記載の発明は、ソース領域、ドレ
イン領域およびゲートからなるトランジスタが集積化さ
れた半導体基板上に保護絶縁膜を形成する工程と、前記
保護絶縁膜に前記トランジスタのソース領域またはドレ
イン領域に接続され、前記保護絶縁膜の上面より下方に
位置する上面を有するコンタクトプラグを形成する工程
と、前記保護絶縁膜上に前記コンタクトプラグに接続さ
れた下部電極を形成する工程と、前記下部電極上または
前記下部電極側壁に絶縁性金属酸化物からなる容量膜を
形成する工程と、前記容量膜上または前記容量膜側壁に
上部電極を形成する工程とを備え、前記保護絶縁膜上面
と前記コンタクトプラグ上面とを結ぶ形状が所定の傾斜
角を持ち、かつ前記保護絶縁膜上面と前記コンタクトプ
ラグ上面との段差が所定の値以内になるように、前記コ
ンタクトプラグ形成後にドライエッチングを行う工程を
有する。この構成によれば、コンタクトプラグ上面と保
護絶縁膜上面との段差部が所望の傾斜を持つ形状になる
ために、酸素バリア層を含む下部電極の良好なステップ
カバレッジによる耐酸素バリア性の向上を実現でき、強
誘電体または高誘電体結晶化時に必要な高温酸素雰囲気
下の熱処理中に下部電極から酸素が拡散し、コンタクト
プラグが不良になることを防止できる。
【００２０】本発明の請求項２に記載の発明は、請求項
１のドライエッチングに用いるガスに関するものであ
り、前記コンタクトプラグ形成後のドライエッチングに
はＡｒガスを用いるものである。この構成によれば、Ａ
ｒイオンの指向性のコントロールによる物理的なエッチ
ングができるため、保護絶縁膜の段差部を集中的にエッ
チングできる。その結果、コンタクトプラグ上面よりと
保護絶縁膜上面との段差部を、所望の傾斜形状に加工す
ることができ、酸素バリア層を含む下部電極の良好なス
テップカバレッジによる耐酸素バリア性の向上を実現で
きる。
１のドライエッチングに用いるガスに関するものであ
り、前記コンタクトプラグ形成後のドライエッチングに
はＡｒガスを用いるものである。この構成によれば、Ａ
ｒイオンの指向性のコントロールによる物理的なエッチ
ングができるため、保護絶縁膜の段差部を集中的にエッ
チングできる。その結果、コンタクトプラグ上面よりと
保護絶縁膜上面との段差部を、所望の傾斜形状に加工す
ることができ、酸素バリア層を含む下部電極の良好なス
テップカバレッジによる耐酸素バリア性の向上を実現で
きる。
【００２１】本発明の請求項３に記載の発明は、請求項
１のドライエッチング時の基板温度に関するものであ
り、前記コンタクトプラグ形成後のドライエッチング
は、基板温度が１００℃以上７００℃以下で行われるも
のである。この構成によれば、コンタクトプラグ上面よ
りと保護絶縁膜上面との段差部を、所望の形状に加工す
ることができ、酸素バリア層を含む下部電極の良好なス
テップカバレッジによる耐酸素バリア性の向上を実現で
きる。
１のドライエッチング時の基板温度に関するものであ
り、前記コンタクトプラグ形成後のドライエッチング
は、基板温度が１００℃以上７００℃以下で行われるも
のである。この構成によれば、コンタクトプラグ上面よ
りと保護絶縁膜上面との段差部を、所望の形状に加工す
ることができ、酸素バリア層を含む下部電極の良好なス
テップカバレッジによる耐酸素バリア性の向上を実現で
きる。
【００２２】本発明の請求項４に記載の発明は、請求項
１のコンタクトプラグ上面と保護絶縁膜上面との段差部
の傾斜に関するものであり、前記保護絶縁膜上面と前記
コンタクトプラグ上面とを結ぶ形状が、０度以上７０度
以下の傾斜角を有するものである。この構成によれば、
酸素バリア層を含む下部電極の良好なステップカバレッ
ジによる耐酸素バリア性の向上を実現できる。
１のコンタクトプラグ上面と保護絶縁膜上面との段差部
の傾斜に関するものであり、前記保護絶縁膜上面と前記
コンタクトプラグ上面とを結ぶ形状が、０度以上７０度
以下の傾斜角を有するものである。この構成によれば、
酸素バリア層を含む下部電極の良好なステップカバレッ
ジによる耐酸素バリア性の向上を実現できる。
【００２３】本発明の請求項５に記載の発明は、請求項
１の保護絶縁膜上面とコンタクトプラグ上面との段差に
関するものであり、前記保護絶縁膜上面と前記コンタク
トプラグ上面との段差が、０ｎｍ以上５０ｎｍ以下の値
を有するものである。この構成によれば、酸素バリア層
を含む下部電極の良好なステップカバレッジによる耐酸
素バリア性の向上を実現できる。
１の保護絶縁膜上面とコンタクトプラグ上面との段差に
関するものであり、前記保護絶縁膜上面と前記コンタク
トプラグ上面との段差が、０ｎｍ以上５０ｎｍ以下の値
を有するものである。この構成によれば、酸素バリア層
を含む下部電極の良好なステップカバレッジによる耐酸
素バリア性の向上を実現できる。
【００２４】
【発明の実施の形態】（第１の実施形態）以下、本発明
の第１の実施形態について、図１から図５を用いて説明
する。
の第１の実施形態について、図１から図５を用いて説明
する。
【００２５】図１は本発明の第１の実施形態による半導
体記憶装置の製造方法の工程断面図である。以下に図１
を用いて本発明の第１の実施形態による半導体記憶装置
の製造方法を説明する。
体記憶装置の製造方法の工程断面図である。以下に図１
を用いて本発明の第１の実施形態による半導体記憶装置
の製造方法を説明する。
【００２６】まず、図１（ａ）に示すように、ソース領
域、ドレイン領域１およびゲート２からなるトランジス
タが集積化された半導体基板上の全面を覆うように酸化
珪素を含む保護絶縁膜３を６００ｎｍから１μｍの膜厚
になるように形成する。
域、ドレイン領域１およびゲート２からなるトランジス
タが集積化された半導体基板上の全面を覆うように酸化
珪素を含む保護絶縁膜３を６００ｎｍから１μｍの膜厚
になるように形成する。
【００２７】次に、保護絶縁膜３にトランジスタのソー
ス領域またはドレイン領域１に達するコンタクトホール
４をドライエッチングにより形成する。
ス領域またはドレイン領域１に達するコンタクトホール
４をドライエッチングにより形成する。
【００２８】次にウエハー全面に、タングステンまたは
リンがドーピングされたポリシリコンの導電層５をＣＶ
Ｄ法で成膜し、コンタクトホール４内を完全に埋め込
む。この際、導電層５の膜厚は、コンタクトホール４を
完全に埋め込むべく、コンタクトホール４の直径の１．
５倍から２倍の膜厚が必要である。
リンがドーピングされたポリシリコンの導電層５をＣＶ
Ｄ法で成膜し、コンタクトホール４内を完全に埋め込
む。この際、導電層５の膜厚は、コンタクトホール４を
完全に埋め込むべく、コンタクトホール４の直径の１．
５倍から２倍の膜厚が必要である。
【００２９】次に、図１（ｂ）に示すように、導電膜５
をドライエッチング法またはＣＭＰ法により保護絶縁膜
３が露出されるまでエッチバックし、コンタクトプラグ
６を形成する。この際、この導電膜５のエッチバック時
に生じる残さを完全に除去するために、２０−３０％の
オーバーエッチングが必要となる。
をドライエッチング法またはＣＭＰ法により保護絶縁膜
３が露出されるまでエッチバックし、コンタクトプラグ
６を形成する。この際、この導電膜５のエッチバック時
に生じる残さを完全に除去するために、２０−３０％の
オーバーエッチングが必要となる。
【００３０】一般に、タングステンまたはリンがドーピ
ングされたポリシリコンの導電層５のエッチング速度
は、下地の酸化珪素である保護絶縁膜３のエッチング速
度より１０倍以上速いため、上記のオーバーエッチング
の際には、導電層５のみがエッチングされ、保護絶縁膜
３はほとんどエッチングされない。その結果、コンタク
トプラグ６上面は保護絶縁膜３上面より下方に位置し、
保護絶縁膜３上面とコンタクトプラグ６上面との間に段
差ｄが発生する。
ングされたポリシリコンの導電層５のエッチング速度
は、下地の酸化珪素である保護絶縁膜３のエッチング速
度より１０倍以上速いため、上記のオーバーエッチング
の際には、導電層５のみがエッチングされ、保護絶縁膜
３はほとんどエッチングされない。その結果、コンタク
トプラグ６上面は保護絶縁膜３上面より下方に位置し、
保護絶縁膜３上面とコンタクトプラグ６上面との間に段
差ｄが発生する。
【００３１】次に、図１（ｃ）に示すように、Ａｒガス
を用いて、保護絶縁膜３をドライエッチングし、保護絶
縁膜３上面とコンタクトプラグ６上面との間に生じる段
差部に傾斜θをつけると共に、保護絶縁膜３上面とコン
タクトプラグ６上面との間に生じる段差ｄを低減させ
る。このドライエッチングの標準条件は以下のとおりで
ある。
を用いて、保護絶縁膜３をドライエッチングし、保護絶
縁膜３上面とコンタクトプラグ６上面との間に生じる段
差部に傾斜θをつけると共に、保護絶縁膜３上面とコン
タクトプラグ６上面との間に生じる段差ｄを低減させ
る。このドライエッチングの標準条件は以下のとおりで
ある。
【００３２】 ガス：Ａｒ ５０ｓｃｃｍ 圧力：４Ｐａ ＲＦパワー：４００Ｗ 基板温度：４００℃ 次に、図１（ｄ）に示すように、コンタクトプラグ６お
よび保護絶縁膜３上に、上層からＴｉＡｌＮ／Ｔｉの積
層膜をスパッタリング法により成膜した後、コンタクト
プラグ６を覆うようにドライエッチング法によりパター
ニングし、第１の酸素バリア膜７を形成する。
よび保護絶縁膜３上に、上層からＴｉＡｌＮ／Ｔｉの積
層膜をスパッタリング法により成膜した後、コンタクト
プラグ６を覆うようにドライエッチング法によりパター
ニングし、第１の酸素バリア膜７を形成する。
【００３３】次に、保護絶縁膜３上および第１の酸素バ
リア膜７上および第１の酸素バリア膜７側壁をカバーす
るように、上層からＰｔ／ＩｒＯ2の積層膜をスパッタ
リング法により成膜した後、第１の酸素バリア膜７が完
全にカバーされるようにドライエッチング法によりパタ
ーニングし第２の酸素バリア膜８を形成する。この第１
の酸素バリア膜７と第２の酸素バリア膜８との２重バリ
ア層により下部電極９が構成される。なお下部電極９の
各層の膜厚は、Ｐｔが５０ｎｍ、ＩｒＯ2が１５０ｎ
ｍ、Ｉｒが１００ｎｍ、ＴｉＡｌＮが４０ｎｍ、Ｔｉが
２０ｎｍである。
リア膜７上および第１の酸素バリア膜７側壁をカバーす
るように、上層からＰｔ／ＩｒＯ2の積層膜をスパッタ
リング法により成膜した後、第１の酸素バリア膜７が完
全にカバーされるようにドライエッチング法によりパタ
ーニングし第２の酸素バリア膜８を形成する。この第１
の酸素バリア膜７と第２の酸素バリア膜８との２重バリ
ア層により下部電極９が構成される。なお下部電極９の
各層の膜厚は、Ｐｔが５０ｎｍ、ＩｒＯ2が１５０ｎ
ｍ、Ｉｒが１００ｎｍ、ＴｉＡｌＮが４０ｎｍ、Ｔｉが
２０ｎｍである。
【００３４】次に、図１（ｅ）に示すように、保護絶縁
膜３上および下部電極９上にビスマス層状ペロブスカイ
ト構造を有するＳｒＢｉ2（Ｔａ1-xＮｂx）Ｏ9薄膜から
なる容量膜１０を有機金属分解法（ＭＯＤ法）、有機金
属化学的気相成膜法（ＭＯＣＶＤ法）またはスパッタリ
ング法により成膜する。
膜３上および下部電極９上にビスマス層状ペロブスカイ
ト構造を有するＳｒＢｉ2（Ｔａ1-xＮｂx）Ｏ9薄膜から
なる容量膜１０を有機金属分解法（ＭＯＤ法）、有機金
属化学的気相成膜法（ＭＯＣＶＤ法）またはスパッタリ
ング法により成膜する。
【００３５】更に容量膜１０上に上層からＴｉ／Ｐｔま
たはＴｉＮ／Ｐｔの積層膜からなる上部電極１１をスパ
ッタリング法により成膜する。
たはＴｉＮ／Ｐｔの積層膜からなる上部電極１１をスパ
ッタリング法により成膜する。
【００３６】次に、容量膜１０と上部電極１１とをドラ
イエッチング法によりパターニングする。なお、容量膜
８の膜厚は１５０ｎｍから２５０ｎｍの範囲、上部電極
１１の各層の膜厚はＴｉまたはＴｉＮが２０ｎｍ、Ｐｔ
が５０ｎｍである。これにより、下部電極９、容量膜１
０および上部電極１１からなるデータ記憶用容量素子を
形成する。
イエッチング法によりパターニングする。なお、容量膜
８の膜厚は１５０ｎｍから２５０ｎｍの範囲、上部電極
１１の各層の膜厚はＴｉまたはＴｉＮが２０ｎｍ、Ｐｔ
が５０ｎｍである。これにより、下部電極９、容量膜１
０および上部電極１１からなるデータ記憶用容量素子を
形成する。
【００３７】以上のように上記第１の実施形態による半
導体記憶装置の製造方法によれば、導電層をエッチバッ
クしコンタクトプラグを形成した後にＡｒガスを用いた
ドライエッチングを行うことにより、コンタクトプラグ
開口部に所望の傾斜を形成でき、さらにコンタクトプラ
グ上面と保護絶縁膜上面との段差を減少させることがで
きるため、酸素バリア層を含む下部電極のステップカバ
レッジ向上による耐酸素バリア性の向上を実現でき、酸
素拡散に伴うコンタクトプラグの不良を抑制できる。
導体記憶装置の製造方法によれば、導電層をエッチバッ
クしコンタクトプラグを形成した後にＡｒガスを用いた
ドライエッチングを行うことにより、コンタクトプラグ
開口部に所望の傾斜を形成でき、さらにコンタクトプラ
グ上面と保護絶縁膜上面との段差を減少させることがで
きるため、酸素バリア層を含む下部電極のステップカバ
レッジ向上による耐酸素バリア性の向上を実現でき、酸
素拡散に伴うコンタクトプラグの不良を抑制できる。
【００３８】ここで、従来例による半導体記憶装置の製
造方法によるコンタクトプラグ不良発生率と本発明によ
る半導体記憶装置の製造方法によるコンタクトプラグ不
良発生率とを比較したものを図２に示す。
造方法によるコンタクトプラグ不良発生率と本発明によ
る半導体記憶装置の製造方法によるコンタクトプラグ不
良発生率とを比較したものを図２に示す。
【００３９】図２に示すように、強誘電体結晶化のため
の６５０℃、酸素雰囲気、３時間の熱処理を行った場
合、直径０．７μｍのコンタクトプラグの不良発生率
は、従来例の図６（ａ）に示す構造のものでは１００％
であり、従来例の図６（ｂ）に示す構造、すなわちコン
タクトプラグ形成後に弗酸を含む薬液でウエットエッチ
ングを行ったもの、では４０％であった。一方、本発明
によれば、すなわちコンタクトプラグ形成後にＡｒガス
を用いたドライエッチングを行ったもの、においては、
コンタクトプラグの不良発生率は０％であり、著しい改
善効果が見られた。すなわち、本発明は半導体記憶装置
の特性を著しく向上させるものである。
の６５０℃、酸素雰囲気、３時間の熱処理を行った場
合、直径０．７μｍのコンタクトプラグの不良発生率
は、従来例の図６（ａ）に示す構造のものでは１００％
であり、従来例の図６（ｂ）に示す構造、すなわちコン
タクトプラグ形成後に弗酸を含む薬液でウエットエッチ
ングを行ったもの、では４０％であった。一方、本発明
によれば、すなわちコンタクトプラグ形成後にＡｒガス
を用いたドライエッチングを行ったもの、においては、
コンタクトプラグの不良発生率は０％であり、著しい改
善効果が見られた。すなわち、本発明は半導体記憶装置
の特性を著しく向上させるものである。
【００４０】また、コンタクトプラグ形成後のＡｒガス
によるドライエッチング時の基板温度とコンタクトプラ
グ不良発生率との関係を図３に示す。図３に示すよう
に、基板温度が１００℃以上であればコンタクトプラグ
不良発生率は０％になることがわかる。ただし、７００
℃以上は装置の関係上データ取得が不可能であった。す
なわち、ドライエッチング時の基板温度は１００℃以上
７００℃以下であることが望ましい。
によるドライエッチング時の基板温度とコンタクトプラ
グ不良発生率との関係を図３に示す。図３に示すよう
に、基板温度が１００℃以上であればコンタクトプラグ
不良発生率は０％になることがわかる。ただし、７００
℃以上は装置の関係上データ取得が不可能であった。す
なわち、ドライエッチング時の基板温度は１００℃以上
７００℃以下であることが望ましい。
【００４１】また、図１（ｃ）の保護絶縁膜３上面とコ
ンタクトプラグ６上面との間に生じる段差部の傾斜θと
コンタクトプラグ不良発生率との関係を図４に示す。図
４によると、傾斜θが７０度以下であればコンタクトプ
ラグ不良発生率は０％になることがわかる。すなわち、
保護絶縁膜３上面とコンタクトプラグ６上面との間に生
じる段差部の傾斜θは０度以上７０度以下であることが
望ましい。
ンタクトプラグ６上面との間に生じる段差部の傾斜θと
コンタクトプラグ不良発生率との関係を図４に示す。図
４によると、傾斜θが７０度以下であればコンタクトプ
ラグ不良発生率は０％になることがわかる。すなわち、
保護絶縁膜３上面とコンタクトプラグ６上面との間に生
じる段差部の傾斜θは０度以上７０度以下であることが
望ましい。
【００４２】また、図１（ｃ）の保護絶縁膜３上面とコ
ンタクトプラグ６上面との間に生じる段差ｄとコンタク
トプラグ不良発生率との関係を図５に示す。なお、この
時の保護絶縁膜３上面とコンタクトプラグ６上面との間
に生じる段差部の傾斜θは約４５度である。図５による
と、段差ｄは５０ｎｍ以下であればコンタクトプラグ不
良発生率は０％になることがわかる。すなわち、保護絶
縁膜３上面とコンタクトプラグ６上面との間に生じる段
差ｄは０ｎｍ以上５０ｎｍ以下であることが望ましい。
ンタクトプラグ６上面との間に生じる段差ｄとコンタク
トプラグ不良発生率との関係を図５に示す。なお、この
時の保護絶縁膜３上面とコンタクトプラグ６上面との間
に生じる段差部の傾斜θは約４５度である。図５による
と、段差ｄは５０ｎｍ以下であればコンタクトプラグ不
良発生率は０％になることがわかる。すなわち、保護絶
縁膜３上面とコンタクトプラグ６上面との間に生じる段
差ｄは０ｎｍ以上５０ｎｍ以下であることが望ましい。
【００４３】なお、本実施の形態において、容量膜とし
て、ＳｒＢｉ2（Ｔａ1-xＮｂx）Ｏ9を用いたが、これ以
外のビスマス層状ペロブスカイト構造を有する強誘電
体、チタン酸ジルコン鉛、チタン酸ストロンチウムバリ
ウムまたは５酸化タンタルであれば、同様の効果が得ら
れる。
て、ＳｒＢｉ2（Ｔａ1-xＮｂx）Ｏ9を用いたが、これ以
外のビスマス層状ペロブスカイト構造を有する強誘電
体、チタン酸ジルコン鉛、チタン酸ストロンチウムバリ
ウムまたは５酸化タンタルであれば、同様の効果が得ら
れる。
【００４４】このようにして製造された半導体記憶装置
は、半導体集積回路が形成された基板上に保護絶縁膜３
を備え、この保護絶縁膜３にコンタクトプラグ６が設け
られ、このコンタクトプラグ６上に下から順に下電極
９、絶縁性金属酸化物からなる容量膜１０、上電極１１
が積層して形成された容量膜が設けられた半導体記憶装
置であって、保護絶縁膜３上面とコンタクトプラグ６上
面とを結ぶ形状が、０度以上７０度以下の傾斜角を有す
ることとなる。
は、半導体集積回路が形成された基板上に保護絶縁膜３
を備え、この保護絶縁膜３にコンタクトプラグ６が設け
られ、このコンタクトプラグ６上に下から順に下電極
９、絶縁性金属酸化物からなる容量膜１０、上電極１１
が積層して形成された容量膜が設けられた半導体記憶装
置であって、保護絶縁膜３上面とコンタクトプラグ６上
面とを結ぶ形状が、０度以上７０度以下の傾斜角を有す
ることとなる。
【００４５】またはこの半導体記憶装置は、保護絶縁膜
３上面とコンタクトプラグ６上面との段差が、０ｎｍ以
上５０ｎｍ以下の値を有することとなる。
３上面とコンタクトプラグ６上面との段差が、０ｎｍ以
上５０ｎｍ以下の値を有することとなる。
【００４６】
【発明の効果】以上のように本発明によれば、導電層を
エッチバックしコンタクトプラグを形成した後にＡｒガ
スを用いたドライエッチングを行うことにより、コンタ
クトプラグ開口部に所望の傾斜を形成でき、さらにコン
タクトプラグ上面と保護絶縁膜上面との段差を減少させ
ることができるため、酸素バリア層を含む下部電極の良
好なステップカバレッジによる耐酸素バリア性の向上の
結果、コンタクトプラグの酸化によるコンタクト不良の
発生を防止でき、容易な方法により優れた特性を有する
半導体記憶装置を得ることができる。
エッチバックしコンタクトプラグを形成した後にＡｒガ
スを用いたドライエッチングを行うことにより、コンタ
クトプラグ開口部に所望の傾斜を形成でき、さらにコン
タクトプラグ上面と保護絶縁膜上面との段差を減少させ
ることができるため、酸素バリア層を含む下部電極の良
好なステップカバレッジによる耐酸素バリア性の向上の
結果、コンタクトプラグの酸化によるコンタクト不良の
発生を防止でき、容易な方法により優れた特性を有する
半導体記憶装置を得ることができる。
【図１】本発明の第１の実施形態における半導体記憶装
置の製造方法の工程断面図
置の製造方法の工程断面図
【図２】本発明の第１の実施形態における半導体記憶装
置の電気特性図
置の電気特性図
【図３】本発明の第１の実施形態における半導体記憶装
置の電気特性図
置の電気特性図
【図４】本発明の第１の実施形態における半導体記憶装
置の電気特性図
置の電気特性図
【図５】本発明の第１の実施形態における半導体記憶装
置の電気特性図
置の電気特性図
【図６】従来の半導体記憶装置の要部断面図
１ トランジスタのソースまたはドレイン領域 ２ トランジスタのゲート ３ 保護絶縁膜 ４ コンタクトホール ５ 導電層 ６ コンタクトプラグ ７ 第１の酸素バリア膜 ８ 第２の酸素バリア膜 ９ 下部電極 １０ 容量膜 １１ 上部電極
───────────────────────────────────────────────────── フロントページの続き (72)発明者 安岡 創 大阪府高槻市幸町１番１号 松下電子工業 株式会社内 (72)発明者 藤井 英治 大阪府高槻市幸町１番１号 松下電子工業 株式会社内 Ｆターム(参考） 5F033 HH07 HH10 HH18 HH33 HH35 JJ04 JJ19 KK01 MM08 QQ08 QQ09 QQ11 QQ14 QQ15 QQ31 QQ37 RR04 VV16 WW00 WW01 WW03 XX09 XX20 5F083 AD22 JA13 JA39 JA40 MA06 MA17 PR03 PR21 PR40
Claims (7)
- 【請求項１】 半導体集積回路が形成された基板上に保
護絶縁膜を形成する工程と、前記保護絶縁膜に前記半導
体集積回路のトランジスタのソース領域またはドレイン
領域に接続するためのコンタクトホールを形成する工程
と、前記コンタクトホールを埋め込むように導電膜を形
成する工程と、前記導電膜をエッチングすることにより
コンタクトプラグを形成する工程と、前記保護絶縁膜と
前記コンタクトプラグとの間に形成された段差部をドラ
イエッチングする工程と、前記コンタクトプラグ上に接
続された下部電極を形成する工程と、前記下部電極上に
絶縁性金属酸化物からなる容量膜を形成する工程と、前
記容量膜上に上部電極を形成する工程とを備えたことを
特徴とする半導体記憶装置の製造方法。 - 【請求項２】 請求項１記載の半導体記憶装置の製造方
法において、前記ドライエッチング工程にＡｒガスが用
られることを特徴とする半導体記憶装置の製造方法。 - 【請求項３】 請求項１記載の半導体記憶装置の製造方
法において、前記ドライエッチング工程における基板温
度が１００℃以上７００℃以下で行われることを特徴と
する半導体記憶装置の製造方法。 - 【請求項４】 請求項１記載の半導体記憶装置の製造方
法において、前記保護絶縁膜と前記コンタクトプラグと
の間に形成された段差部が、０度以上７０度以下の傾斜
角を有することを特徴とする半導体記憶装置の製造方
法。 - 【請求項５】 請求項１記載の半導体記憶装置の製造方
法において、前記保護絶縁膜と前記コンタクトプラグと
の間に形成された段差部が、０ｎｍ以上５０ｎｍ以下の
値を有することを特徴とする半導体記憶装置の製造方
法。 - 【請求項６】 半導体集積回路が形成された基板上に保
護絶縁膜を備え、この保護絶縁膜にコンタクトプラグが
設けられ、このコンタクトプラグ上に下から順に下電
極、絶縁性金属酸化物からなる容量膜、上電極が積層し
て形成された容量膜が設けられた半導体記憶装置であっ
て、前記保護絶縁膜上面と前記コンタクトプラグ上面と
を結ぶ形状が、０度以上７０度以下の傾斜角を有するこ
とを特徴とする半導体記憶装置。 - 【請求項７】 半導体集積回路が形成された基板上に保
護絶縁膜を備え、この保護絶縁膜にコンタクトプラグが
設けられ、このコンタクトプラグ上に下から順に下電
極、絶縁性金属酸化物からなる容量膜、上電極が積層し
て形成された容量膜が設けられた半導体記憶装置であっ
て、前記保護絶縁膜上面と前記コンタクトプラグ上面と
の段差が、０ｎｍ以上５０ｎｍ以下の値を有することを
特徴とする半導体記憶装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000252105A JP2002076298A (ja) | 2000-08-23 | 2000-08-23 | 半導体記憶装置およびその製造方法 |
| US09/922,782 US6528327B2 (en) | 2000-08-23 | 2001-08-07 | Method for fabricating semiconductor memory device having a capacitor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000252105A JP2002076298A (ja) | 2000-08-23 | 2000-08-23 | 半導体記憶装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002076298A true JP2002076298A (ja) | 2002-03-15 |
Family
ID=18741410
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000252105A Pending JP2002076298A (ja) | 2000-08-23 | 2000-08-23 | 半導体記憶装置およびその製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6528327B2 (ja) |
| JP (1) | JP2002076298A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007053179A (ja) * | 2005-08-17 | 2007-03-01 | Seiko Epson Corp | 半導体装置の製造方法 |
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|---|---|---|---|---|
| KR100391987B1 (ko) * | 2000-09-18 | 2003-07-22 | 삼성전자주식회사 | 강유전체 캐퍼시터를 갖는 반도체 장치 및 그 제조방법 |
| JP2002196179A (ja) * | 2000-10-17 | 2002-07-10 | Ngk Insulators Ltd | ファイバアレイ及びその製造方法並びにファイバアレイを用いた光デバイス |
| DE10105997C1 (de) * | 2001-02-09 | 2002-07-25 | Infineon Technologies Ag | Verfahren zur Herstellung ferroelektrischer Kondensatoren und integrierter Halbleiterspeicherbausteine |
| US20050233563A1 (en) * | 2004-04-15 | 2005-10-20 | Texas Instruments Incorporated | Recess reduction for leakage improvement in high density capacitors |
| JP4723871B2 (ja) * | 2004-06-23 | 2011-07-13 | 株式会社日立ハイテクノロジーズ | ドライエッチング装置 |
| KR100718267B1 (ko) * | 2005-03-23 | 2007-05-14 | 삼성전자주식회사 | 강유전체 구조물, 이의 제조 방법, 이를 포함하는 반도체장치 및 그 제조 방법 |
| US20060291674A1 (en) * | 2005-06-14 | 2006-12-28 | Merry Electronics Co. Ltd. | Method of making silicon-based miniaturized microphones |
| KR100755373B1 (ko) * | 2006-09-15 | 2007-09-04 | 삼성전자주식회사 | 도전성 산화막을 갖는 콘택 구조체, 이를 채택하는강유전체 메모리 소자 및 그 제조방법들 |
| JP4370340B2 (ja) * | 2007-03-26 | 2009-11-25 | Ｔｄｋ株式会社 | 電子部品 |
| IT1392793B1 (it) * | 2008-12-30 | 2012-03-23 | St Microelectronics Srl | Condensatore integrato con piatto a spessore non-uniforme |
| US8790935B1 (en) * | 2012-10-22 | 2014-07-29 | Everspin Technologies, Inc. | Method of manufacturing a magnetoresistive-based device with via integration |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0730077A (ja) | 1993-06-23 | 1995-01-31 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| KR100209748B1 (ko) * | 1996-01-10 | 1999-07-15 | 구본준 | 반도체 장치의 축전기 제조방법 |
| US5994220A (en) * | 1996-02-02 | 1999-11-30 | Micron Technology, Inc. | Method for forming a semiconductor connection with a top surface having an enlarged recess |
| KR100322536B1 (ko) * | 1999-06-29 | 2002-03-18 | 윤종용 | 에치 백을 이용한 다결정 실리콘 컨택 플러그 형성방법 및 이를 이용한 반도체 소자의 제조방법 |
-
2000
- 2000-08-23 JP JP2000252105A patent/JP2002076298A/ja active Pending
-
2001
- 2001-08-07 US US09/922,782 patent/US6528327B2/en not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007053179A (ja) * | 2005-08-17 | 2007-03-01 | Seiko Epson Corp | 半導体装置の製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| US20020024079A1 (en) | 2002-02-28 |
| US6528327B2 (en) | 2003-03-04 |
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