JP4370340B2 - 電子部品 - Google Patents
電子部品 Download PDFInfo
- Publication number
- JP4370340B2 JP4370340B2 JP2007079696A JP2007079696A JP4370340B2 JP 4370340 B2 JP4370340 B2 JP 4370340B2 JP 2007079696 A JP2007079696 A JP 2007079696A JP 2007079696 A JP2007079696 A JP 2007079696A JP 4370340 B2 JP4370340 B2 JP 4370340B2
- Authority
- JP
- Japan
- Prior art keywords
- insulating film
- electronic component
- electrode portion
- film
- opening
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 239000000758 substrate Substances 0.000 claims description 37
- 239000003990 capacitor Substances 0.000 claims description 21
- 239000010408 film Substances 0.000 description 125
- 238000000034 method Methods 0.000 description 31
- 238000007747 plating Methods 0.000 description 20
- 229920005989 resin Polymers 0.000 description 18
- 239000011347 resin Substances 0.000 description 18
- 230000015556 catabolic process Effects 0.000 description 16
- 239000004020 conductor Substances 0.000 description 14
- 238000004519 manufacturing process Methods 0.000 description 12
- 239000000463 material Substances 0.000 description 11
- 238000004544 sputter deposition Methods 0.000 description 10
- 238000013007 heat curing Methods 0.000 description 8
- 238000009713 electroplating Methods 0.000 description 7
- 238000011161 development Methods 0.000 description 6
- PNEYBMLMFCGWSK-UHFFFAOYSA-N aluminium oxide Inorganic materials [O-2].[O-2].[O-2].[Al+3].[Al+3] PNEYBMLMFCGWSK-UHFFFAOYSA-N 0.000 description 5
- 230000000052 comparative effect Effects 0.000 description 5
- 238000000992 sputter etching Methods 0.000 description 5
- 239000010409 thin film Substances 0.000 description 5
- 230000015572 biosynthetic process Effects 0.000 description 4
- 238000001312 dry etching Methods 0.000 description 4
- 238000010438 heat treatment Methods 0.000 description 4
- 229910052802 copper Inorganic materials 0.000 description 3
- 230000003247 decreasing effect Effects 0.000 description 3
- 238000000206 photolithography Methods 0.000 description 3
- 238000005498 polishing Methods 0.000 description 3
- 229920001721 polyimide Polymers 0.000 description 3
- 239000009719 polyimide resin Substances 0.000 description 3
- 239000010936 titanium Substances 0.000 description 3
- 229910052719 titanium Inorganic materials 0.000 description 3
- 238000007740 vapor deposition Methods 0.000 description 3
- -1 Si 3 N 4 Inorganic materials 0.000 description 2
- MCMNRKCIXSYSNV-UHFFFAOYSA-N Zirconium dioxide Chemical compound O=[Zr]=O MCMNRKCIXSYSNV-UHFFFAOYSA-N 0.000 description 2
- 229910010293 ceramic material Inorganic materials 0.000 description 2
- 238000000151 deposition Methods 0.000 description 2
- 238000005137 deposition process Methods 0.000 description 2
- 239000003989 dielectric material Substances 0.000 description 2
- 230000005684 electric field Effects 0.000 description 2
- 239000003822 epoxy resin Substances 0.000 description 2
- 239000011521 glass Substances 0.000 description 2
- 239000011810 insulating material Substances 0.000 description 2
- 229920003986 novolac Polymers 0.000 description 2
- 238000000059 patterning Methods 0.000 description 2
- 229920000647 polyepoxide Polymers 0.000 description 2
- 238000001039 wet etching Methods 0.000 description 2
- 229910018072 Al 2 O 3 Inorganic materials 0.000 description 1
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- 229910002367 SrTiO Inorganic materials 0.000 description 1
- 229910010413 TiO 2 Inorganic materials 0.000 description 1
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 1
- 230000001154 acute effect Effects 0.000 description 1
- 238000000231 atomic layer deposition Methods 0.000 description 1
- UMIVXZPTRXBADB-UHFFFAOYSA-N benzocyclobutene Chemical compound C1=CC=C2CCC2=C1 UMIVXZPTRXBADB-UHFFFAOYSA-N 0.000 description 1
- 239000000919 ceramic Substances 0.000 description 1
- 238000001723 curing Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 229910052839 forsterite Inorganic materials 0.000 description 1
- 230000001771 impaired effect Effects 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- HCWCAKKEBCNQJP-UHFFFAOYSA-N magnesium orthosilicate Chemical compound [Mg+2].[Mg+2].[O-][Si]([O-])([O-])[O-] HCWCAKKEBCNQJP-UHFFFAOYSA-N 0.000 description 1
- 239000007769 metal material Substances 0.000 description 1
- 229910052763 palladium Inorganic materials 0.000 description 1
- 238000005268 plasma chemical vapour deposition Methods 0.000 description 1
- 229910052697 platinum Inorganic materials 0.000 description 1
- 229910052707 ruthenium Inorganic materials 0.000 description 1
- 229910052709 silver Inorganic materials 0.000 description 1
- 238000004528 spin coating Methods 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
- H01G4/00—Fixed capacitors; Processes of their manufacture
- H01G4/002—Details
- H01G4/228—Terminals
- H01G4/252—Terminals the terminals being coated on the capacitive element
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
- H01G4/00—Fixed capacitors; Processes of their manufacture
- H01G4/33—Thin- or thick-film capacitors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
- H01G4/00—Fixed capacitors; Processes of their manufacture
- H01G4/40—Structural combinations of fixed capacitors with other electric elements, the structure mainly consisting of a capacitor, e.g. RC combinations
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
- H01L28/55—Capacitors with a dielectric comprising a perovskite structure material
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Manufacturing & Machinery (AREA)
- Chemical & Material Sciences (AREA)
- Materials Engineering (AREA)
- Computer Hardware Design (AREA)
- Fixed Capacitors And Capacitor Manufacturing Machines (AREA)
- Ceramic Capacitors (AREA)
- Coils Or Transformers For Communication (AREA)
- Semiconductor Integrated Circuits (AREA)
Description
本発明は、電子部品に関する。
近年の電子機器の小型・高機能化による発展に伴い、従来個別に使用されて来たインダクタ、コンデンサといった受動部品についても小型、高機能化の要求が高まってきている。こうした要求に答えるべく、小型かつ低背でしかも高い寸法精度を有する電子部品をスパッタリング方式、蒸着、ＣＶＤ等の薄膜形成プロセスや、フォトリソグラフィ、ドライエッチング等の微細加工技術を用いて製造するための技術開発がなされてきている。
このような薄膜形成プロセスや微細加工技術を用いて製造される電子部品の一つに薄膜キャパシタを有するものがある（例えば下記特許文献１及び２参照）。下記特許文献１及び２に開示されている電子部品においては、キャパシタの下部電極の上に誘電体薄膜が成膜され、その上に開口部を有する絶縁膜が形成され、開口部の内壁面及び誘電体薄膜表面に上部電極が接触している。ここで、絶縁膜は、キャパシタ容量の大きさを制御すると共に電極端部の絶縁の役目を担っている。
特開２００２−２５８５４号公報
特開２００５−１０９４１０号公報
しかしながら、前述した特許文献１，２に開示されている電子部品においては絶縁破壊電圧が低くなる傾向があり、電気的特性の点で未だ改良の余地がある。
そこで、本発明は、電気的特性を向上させることができる電子部品を提供することを課題とする。
本発明者らは、上記課題を解決するため鋭意検討した結果、誘電体膜及び絶縁膜間の界面と、上部電極と絶縁膜との界面とのなす角度が絶縁破壊電圧の向上に関係があることを見出し、さらに鋭意研究を重ねた結果、本発明を完成するに至った。
即ち、本発明は、基板と、前記基板上に設けられるキャパシタ部とを備えており、前記キャパシタ部が、前記基板上に設けられる第１電極部と、前記第１電極部上に設けられる誘電体膜と、前記誘電体膜に接触し、前記誘電体膜上に開口部を有する絶縁膜と、前記絶縁膜における前記開口部の内壁面及び前記誘電体膜の表面に接触する第２電極部とを備えており、前記誘電体膜及び前記絶縁膜間の第１界面と、前記絶縁膜及び前記第２電極部間の第２界面とのなす角θが２１．８°以下である電子部品である。なお、第１界面と第２界面とのなす角θは、０°より大きいものとする。
この電子部品によれば、キャパシタ部において、第１電極部と第２電極部との間に電圧を印加した場合の絶縁破壊電圧を、θが２１．８°を超える場合に比べて顕著に高くすることが可能となり、電気的特性を向上させることが可能となる。
上記電子部品は、前記基板上に設けられ、前記キャパシタ部と接続されるインダクタ部をさらに備えていてもよい。
この場合、当該電子部品は、ＬＣ回路部品として機能することが可能となる。このとき、この電子部品においては、キャパシタ部において絶縁破壊電圧を高くすることが可能となる。このため、印加しうる限界電圧を高くすることができ、汎用性の高いものとすることができる。
上記電子部品のキャパシタ部において、前記第１界面と前記第２界面とのなす角θが５．７°以上である。
この場合、容量値に与える絶縁膜の影響が低減され、容量値の制御を容易に行うことができる。
上記電子部品のキャパシタ部において、前記第１界面と前記第２界面とのなす角θが５．７°以上である。
この場合、容量値に与える絶縁膜の影響が低減され、容量値の制御を容易に行うことができる。
なお、上記のようにθを２１．８°以下にすることでキャパシタ部における絶縁破壊特性を向上させることができる理由については明らかではないが、誘電体膜及び絶縁膜間の第１界面と、絶縁膜及び第２電極部間の第２界面とのなす角によって規定される絶縁膜の部分的な形状が、その部分における電界集中度を低くするためではないかと推測される。
本発明によれば、電気的特性を向上させることができる電子部品が提供される。
（第１実施形態）
以下、図１〜５を参照して本発明に係る電子部品の第１実施形態について説明する。
以下、図１〜５を参照して本発明に係る電子部品の第１実施形態について説明する。
図１は、本発明に係る電子部品の第１実施形態を示す断面図である。図１に示すように、本実施形態の電子部品１００は、基板１と、基板１の主面１ａ側に設けられるキャパシタ部１１とを備えている。
キャパシタ部１１は、基板１上に設けられる下部電極部（第１電極部）２と、下部電極部２を覆う誘電体膜３と、誘電体膜３に接触する絶縁膜４と、誘電体膜３の表面３ａに接触して設けられる上部電極部（第２電極部）５と、下部電極部２に接触し、下部電極部２に給電する給電用電極パッド６とを有している。このため、上部電極部５と給電用電極パッド６との間に電圧を印加することによって上部電極部５と下部電極部２との間の誘電体膜３に電圧を印加することが可能となっている。
基板１は、基板本体部１ｂと、基板本体部１ｂ上に設けられて下部電極部２及び誘電体膜３と接触する平坦化膜１ｃとで構成されている。
下部電極部２は、基板１の主面１ａ上に設けられるシード層２ａと、シード層２ａ上に設けられるめっき層２ｂとで構成され、上部電極部５も、誘電体膜３と接触するシード層５ａと、シード層５ａ上に設けられるめっき層５ｂとで構成されている。給電用電極パッド６も、下部電極部２と接触するシード層５ａと、シード層５ａ上に設けられるめっき層５ｂとで構成されている。
絶縁膜４は、互いに離間して設けられる第１開口部４ａ及び第２開口部４ｂを誘電体膜３上に有している。絶縁膜４は、電子部品１００のキャパシタ容量の大きさを制御すると共に上部電極部５端部と下部電極部２端部との間の絶縁の役目を担っている。ここで、第１開口部４ａ及び第２開口部４ｂは貫通穴となっており、誘電体膜３を露出させている。
誘電体膜３は、第２開口部４ｂに対向する位置に、下部電極部２を露出させる貫通穴３ｂを有している。
そして、上部電極部５は、絶縁膜４の第１開口部４ａを形成する内壁面及び誘電体膜３の表面に接触するように第１開口部４ａ内に設けられ、給電用電極パッド６は、絶縁膜４の第２開口部４ｂを形成する内壁面、誘電体膜３の表面、誘電体膜３の貫通穴３ｂを形成する内壁面、及び下部電極部２に接触している。
ここで、図２に示すように、電子部品１００は、誘電体膜３及び絶縁膜４間の第１界面８と、絶縁膜４及び上部電極部５間の第２界面７とのなす角をθ（但し、θは０°より大きい鋭角とする）としたとき、θは２１．８°以下となっている。ここで、第１界面８と第２界面７とのなす角とは、電子部品１００のうち、基板１の厚さ方向に沿った断面において、第１界面８に対応する第１境界線と第２界面に対応する第２境界線との交点を通る直線１７を第１境界線から第２境界線に向かって近づけるときに当該直線１７が最初に第２境界線に接触するときの、当該直線１７と第１境界線とのなす角を言うものとする。
この電子部品１００によれば、上部電極部５と給電用電極パッド６との間に電圧を印加することによって下部電極部２と上部電極部５との間に電圧を印加した場合の絶縁破壊電圧を、θが２１．８°を超える場合に比べて顕著に高くすることが可能となり、電気的特性を向上させることが可能となる。
このようにθを２１．８°以下にすることで電子部品１００における絶縁破壊特性を向上させることができる理由については明らかではないが、誘電体膜３及び絶縁膜４間の第１界面８と、絶縁膜４及び上部電極部５間の第２界面７とのなす角によって規定される絶縁膜４の部分的な形状が、その部分における電界集中度を低くするためではないかと推測される。
なお、θは１１°以下であることが好ましい。これは、θが１１°を超える場合と比較して絶縁破壊がより起こりにくい傾向があるためである。但し、θが小さくなると、絶縁破壊特性は高いものの、絶縁膜部分の容量値に与える影響が大きくなる為、容量値の制御が難しくなる。このため、θは、５．７°以上である。
基板本体部１ｂを構成する材料は、特に限定されるものではないが、例えばアルミナ、ジルコニア、フォルステライトに代表されるセラミックや、ガラスといった絶縁性材料が用いられる。
基板本体部１ｂを構成する材料として、セラミック材料が用いられると、基板本体部１ｂの表面に凹凸が形成される。このため、その凹凸が、基板本体部１ｂ上に形成される下部電極部２に転写されると、下部電極部２の表面の平滑性が損われたり、下部電極部２の一部が欠損するといった不具合が生じることがある。よって、基板本体部１ｂを構成する材料として、セラミック材料が用いられる場合には、基板本体部１ｂ上にグレーズガラス層や樹脂層などを形成し、化学的機械研磨（ＣＭＰ：Chemical Mechanical Polishing）などの平坦化処理を行って平坦化層１ｃを形成することが好ましい。
下部電極部２、上部電極部５および給電用電極パッド６を構成する材料としては、例えばＣｕ、Ａｇ、Ｐｔ、Ｐｄ、Ｒｕ、Ｉｒなどの導電性金属材料を使用することが可能である。下部電極部２、上部電極部５および給電用電極パッド６を構成する材料は同一であっても異なっていてもよい。
誘電体膜３を構成する誘電体材料としては、例えばＳｉＯ２、Ａｌ２Ｏ３、Ｓｉ３Ｎ４、ＡｌＮ、ＴｉＯ２、Ｔａ２Ｏ３、ＺｒＯ２、ＨｆＯ２、ＳｒＴｉＯ３、ＢＳＴ、ＰＺＴ等が用いられる。
絶縁膜４を構成する絶縁材料としては、通常は、ノボラック樹脂、ベンゾシクロブテン樹脂、エポキシ樹脂、ポリイミド樹脂などの感光性樹脂の硬化体が用いられる。
次に、電子部品１００の製造方法について図３〜図５を参照して説明する。図３〜図５は、電子部品１００を製造する一連の工程の一部を切断面端面図によって示す工程図である。
まず、基板本体部１ｂの上に例えばスパッタリング法を用いて、平坦化膜となるアルミナ膜が形成され、アルミナ膜が例えばＣＭＰによって平坦化処理されて平坦化膜１ｃが形成される。次に、平坦化膜１ｃ上にめっき用のシード層２ａが形成される（図３の（ａ））。
次に、下部電極部２を形成すべき位置に開口部２１ａを有するレジストパターン２１がシード層２ａ上に形成される（図３の（ｂ））。続いて、電解めっき法により、開口部２１ａ内で露出しているシード２ａ層上にめっき層２ｂが形成される（図３の（ｃ））。その後、レジストパターン２１が除去され（図３の（ｄ））、続いて、露出しているシード層２ａが除去される。こうして下部電極部２が形成される（図４の（ａ））。
次に、下部電極部２及び、露出している基板１の主面１ａを覆うように誘電体膜３が形成される（図４の（ｂ））。誘電体膜３は、誘電体材料を、蒸着、スパッタ、プラズマＣＶＤ、ＡＬＤ等の成膜プロセスを用いて成膜することによって形成される。
次に、誘電体膜３の表面３ａ上に、第１開口部４ａ及び第２開口部４ｂを有する絶縁膜４が形成される（図４の（ｃ））。絶縁膜４は、例えば、誘電体膜３上に感光性樹脂層をスピンコート法によって形成し、パターン露光及び現像によりこれをパターン化する工程と、パターン化された感光性樹脂層を加熱硬化する工程とを経て形成される。感光性樹脂層の加熱により、耐熱性に優れた絶縁膜４が得られる。感光性樹脂層を用いることにより、高精細且つ高精度にパターン化された絶縁膜４を低コストで製造することが可能である。パターン露光は、現像により、感光性樹脂層に第１開口部４ａ、第２開口部４ｂが形成されるように行われる。
このとき、第１界面８と絶縁膜４の第１開口部４ａの内壁面とのなす角度θが２２°以下となるように調整する。ここで、絶縁膜４の第１開口部４ａの内壁面は、上部電極部５と絶縁膜４との第２界面となるものである。また、θの大きさは、例えば絶縁樹脂材料の粘度、加熱硬化温度、露光条件、現像条件のいずれかを調整することによって調整可能である。具体的には、絶縁樹脂材料の粘度を小さくすれば、θを小さくでき、加熱硬化温度を高くすると、角度θを小さくできる傾向がある。例えば絶縁樹脂材料としてポリイミド樹脂を用いる場合、その粘度は３０００センチポアズ以下とすればよく、加熱硬化温度は２５０℃以上とすればよい。
次に、絶縁膜４上に、貫通穴３ｂに対応する位置に開口部を有するレジストパターン（図示せず）が形成され、ドライエッチング処理、イオンミリングにより、誘電体膜３に貫通穴３ｂが形成され、その後、レジストパターンが除去される（図４の（ｃ））。
次に、絶縁膜４の表面、絶縁膜４の第１開口部４ａの内壁面、第２開口部４ｂの内壁面、誘電体膜３に形成される貫通穴３ｂの内壁面、及び露出している下部電極部２の表面を覆うようにシード層５ａが成膜される（図５の（ａ））。そして、上部電極部５のめっき層５ｂ及び給電用電極パッド６のめっき層５ｂを形成すべき位置にそれぞれ開口部を有するレジストパターン（図示せず）がシード層５ａ上に形成される。このとき、上部電極部５のめっき層５ｂを形成すべき位置における開口部は、誘電体膜３の表面及びそれを包囲する絶縁膜４の内壁面が露出されるように形成される。
次に、電解めっき法により、絶縁膜４の第１開口部４ａ、第２開口部４ｂにおいて露出しているシード層５ａ上にめっき層５ｂが形成され、続いてレジストパターンが除去される（図５の（ｂ））。そして、露出しているシード層５ａが除去される。こうして上部電極部５が得られると同時に、下部電極部２に接触するように給電用電極パッド６が得られる（図５の（ｃ））。以上のようにして電子部品１００の製造が完了する。
（第２実施形態）
次に、本発明に係る電子部品の第２実施形態について説明する。なお、第１実施形態と同一又は同等の構成要素については同一符号を付し、重複する説明を省略する。
次に、本発明に係る電子部品の第２実施形態について説明する。なお、第１実施形態と同一又は同等の構成要素については同一符号を付し、重複する説明を省略する。
図６に示す電子部品２００は、基板１の主面１ａ上に、キャパシタ部１１に電気的に接続されるインダクタ部２０１をさらに有する点で、電子部品１００と相違する。これにより、電子部品２００は、ＬＣフィルタ（ＬＣ回路部品）として機能することが可能となる。このとき、電子部品２００においては、キャパシタ部１１において絶縁破壊電圧を高くすることが可能となる。このため、印加しうる限界電圧を高くすることができ、汎用性の高いものとすることができる。
インダクタ部２０１について詳細に説明する。図６に示すように、電子部品２００は、基板１の主面１ａ上にスパイラル状のコイル部２０２と、コイル部２０２を覆う誘電体膜３と、誘電体膜３上に設けられる絶縁膜４と、絶縁膜４に設けられ、コイル部２０２と電気的に接続される引出し導体部２０３とを有している。コイル部２０２は、基板１の主面１ａ上に接触して設けられるシード層２ａと、シード層２ａ上に設けられるめっき層２ｂとで構成されている。引出し導体部２０３は、コイル部２０２のめっき層２ｂに接触するシード層５ａと、シード層５ａ上に設けられるめっき層５ｂとで構成されている。
次に、電子部品２００の製造方法について図７〜図１０を参照して説明する。
図７〜図１０は、電子部品２００の製造方法の一例を端面図により示す工程図である。
まず、基板１の主面１ａ上にシード層２ａが形成される（図７の（ａ））。基板１は、基板本体部１ｂ上にスパッタリング法等により膜を成膜し、これを研磨により平坦化して平坦化膜１ｃを得ることによって準備される。研磨はＣＭＰなどの方法により行われる。シード層２ａは、膜厚３０ｎｍ程度のチタン層、及び膜厚１００ｎｍ程度のＣｕ層が積層された構成を有しており、平坦化膜２ａ上に各層がスパッタリング法により順次成膜される。続いて、感光性樹脂を用いてシード層２ａ上にレジストパターン４０が形成され（図７の（ｂ））、レジストパターン４０をマスクとして用いた電解めっきによりめっき層２ｂが形成される（図７の（ｃ））。
めっき層２ｂの形成の後、レジストパターン４０は除去される（図８の（ａ））。そして、めっき層２ｂによって覆われていない部分のシード層２ａがイオンミリング又はウェットエッチングにより除去され、コイル部２０２及び下部電極部２を有する下部導体層が形成される（図８の（ｂ））。次いで、下部導体層の表面のうち基板１と接していない部分の表面全体を覆うとともに、基板１の主面１ａを覆うように、誘電体膜３が一体的に形成される（図８の（ｃ））。誘電体膜３は、例えばスパッタリング法により形成される。
続いて、誘電体膜３上に、上部電極部５が形成される位置に誘電体膜３を底部とする第１開口部４ａが形成され、給電用電極パッド６が形成される位置に第２開口部４ｂが形成され、引出し導体部２０３とコイル部２０２との連結部が形成される位置に第３開口部４ｃが形成されるようにパターン化された絶縁膜４が形成される（図９の（ａ））。絶縁膜４は、例えば、誘電体膜３上に感光性樹脂層を形成し、パターン露光及び現像によりこれをパターン化する工程と、パターン化された感光性樹脂層を加熱する工程とを経て形成される。感光性樹脂層の加熱により、耐熱性に優れた絶縁膜４が得られる。感光性樹脂を用いることにより、高精細且つ高精度にパターン化された絶縁膜４を低コストで製造することが可能である。
このとき、誘電体膜３及び絶縁膜４間の第１界面と、絶縁膜４の第１開口部４ａの内壁面とのなす角をθとしたとき、θは５．７°以上２１．８°以下である。第１界面と絶縁膜４の第１開口部４ａの内壁面とのなす角度の調整は第１実施形態と同様に行うことができる。
絶縁膜４の形成の後、第３開口部４ｃと連通する開口部、及び第２開口部４ｂと連通する開口部が形成されたパターンを有するレジストパターン（図示せず）が、感光性樹脂を用いて形成される。次いで、このレジストパターンをマスクとするエッチングにより誘電体膜３の一部が除去され、貫通穴３ｂ及び貫通穴３ｃが形成され、その後、レジストパターンが除去される。これにより、貫通穴３ｂが形成される位置において、下部電極部２が露出した状態となる。また、貫通穴３ｃが形成される位置においては、コイル部２０２が露出した状態となる（図９の（ａ））。
そして、基板１、下部導体層、誘電体膜３及び絶縁膜４から構成される積層体の絶縁膜４側の面上に上部導体層が形成される。上部導体層は、シード層５ａをスパッタリング法により形成し（図９の（ｂ））、めっき層５ｂを形成しない部分を覆うようにレジストパターン（図示せず）を形成した後、露出したシード層５ａ上に電解めっき法によってめっき層５ｂを形成させ、レジストパターンを除去する方法により形成される（図１０）。その後、めっき層５ｂによって覆われていない部分のシード層５ａが除去されて、電子部品２００が得られる。
本発明は上記実施形態に限定されるものではない。例えば上記第２実施形態では、インダクタ部が、スパイラル状のコイル部を有するが、インダクタ部はソレノイド状のコイル部であってもよい。即ち、誘電体膜３を取り巻くように設けられるコイル部を有していてもよい。
また、上記第１及び第２実施形態では、上部電極部５、下部電極部２、コイル部などの導体部が電解めっき法により形成されているが、これらの導体部は、次のように形成することも可能である。即ち、蒸着、スパッタ、ＣＶＤ等の成膜プロセスを用いて導電材料が成膜された後、導体部を形成する位置と重なるようにレジストパターンが形成され、露出した導電材料が、ＲＩＥ，イオンミリングといったドライエッチング、又はウェットエッチング等の手法を用いて除去され、続いてレジストパターンが剥離されて導体部が形成される。
以下、実施例及び比較例を挙げて、本発明の内容をより具体的に説明するが、本発明は、以下の実施例に限定されるものではない。
（実施例１）
平坦化処理を施したアルミナ基板上に、Ｔｉ、Ｃｕをスパッタにより成膜してシード層を形成した後、フォトリソグラフィにより、下部電極部を形成するためのレジストパターンを形成した。その後、電解めっき法によりシード層上に、Ｃｕからなるめっき層を形成した。そして、レジストパターンを除去した後、イオンミリングにより、露出している不要部分のシード層を除去した。こうして下部電極部を形成した。
平坦化処理を施したアルミナ基板上に、Ｔｉ、Ｃｕをスパッタにより成膜してシード層を形成した後、フォトリソグラフィにより、下部電極部を形成するためのレジストパターンを形成した。その後、電解めっき法によりシード層上に、Ｃｕからなるめっき層を形成した。そして、レジストパターンを除去した後、イオンミリングにより、露出している不要部分のシード層を除去した。こうして下部電極部を形成した。
次に、下部電極部及び基板の主面のうち露出している部分を覆うように、誘電体膜として厚さ１００ｎｍのアルミナ膜をスパッタで形成した。その後、絶縁膜を形成するための材料としての感光性ポリイミド樹脂（粘度２０００センチポアズ）をスピンコート法により塗布し、フォトリソグラフィにより、上部電極部形成用開口部と電極パッド形成用開口部を有するレジストパターンを形成し、そのレジストパターンを３００℃で加熱硬化し、絶縁膜を形成した。
続いて、給電用電極パッドを形成するための開口部を有するレジストパターンを形成し、ドライエッチングにより、誘電体膜において、下部電極部が露出するように貫通穴を形成した。その後、レジストパターンを剥離した。
次に、Ｔｉ、Ｃｕをこの順に成膜してシード層を形成した後、上部電極部及び給電用電極パッドを形成するための開口部を有するレジストパターンを形成した。その後、電解めっき法によりシード層上にＣｕからなるめっき層を形成した。そして、レジストパターンを除去し、続いてイオンミリングにより、露出している不要部分のシード層を除去した。こうして上部電極部及び給電用電極パッドを形成した。以上のようにして、基板１の主面上にキャパシタ部を得た。
こうして得られた電子部品について、その断面をＳＥＭで観察し、誘電体膜及び絶縁膜間の第１界面と、絶縁膜及び上部電極部間の第２界面とのなす角度θを求めた。結果を表１に示す。
（実施例２）
加熱硬化温度を２７０℃としたこと以外は実施例１と同様にして電子部品を得た。
加熱硬化温度を２７０℃としたこと以外は実施例１と同様にして電子部品を得た。
こうして得られた電子部品について、実施例１と同様にして、誘電体膜及び絶縁膜間の第１界面と、絶縁膜及び上部電極部間の第２界面とのなす角度θを求めた。結果を表１に示す。
（実施例３）
加熱硬化温度を２５０℃としたこと以外は実施例１と同様にして電子部品を得た。
加熱硬化温度を２５０℃としたこと以外は実施例１と同様にして電子部品を得た。
こうして得られた電子部品について、実施例１と同様にして、誘電体膜及び絶縁膜間の第１界面と、絶縁膜及び上部電極部間の第２界面とのなす角度θを求めた。結果を表１に示す。
（比較例１）
加熱硬化温度を２３０℃としたこと以外は実施例１と同様にして電子部品を得た。
加熱硬化温度を２３０℃としたこと以外は実施例１と同様にして電子部品を得た。
こうして得られた電子部品について、実施例１と同様にして、誘電体膜及び絶縁膜間の第１界面と、絶縁膜及び上部電極部間の第２界面とのなす角度θを求めた。結果を表１に示す。
（比較例２）
絶縁膜を形成するための材料としてノボラック樹脂を用い、加熱硬化温度を２４０℃としたこと以外は実施例１と同様にして電子部品を得た。
絶縁膜を形成するための材料としてノボラック樹脂を用い、加熱硬化温度を２４０℃としたこと以外は実施例１と同様にして電子部品を得た。
こうして得られた電子部品について、実施例１と同様にして、誘電体膜及び絶縁膜間の第１界面と、絶縁膜及び上部電極部間の第２界面とのなす角度θを求めた。結果を表１に示す。
（比較例３）
絶縁膜を形成するための材料としてエポキシ樹脂を用い、加熱硬化温度を２４０℃としたこと以外は実施例１と同様にして電子部品を得た。
絶縁膜を形成するための材料としてエポキシ樹脂を用い、加熱硬化温度を２４０℃としたこと以外は実施例１と同様にして電子部品を得た。
こうして得られた電子部品について、実施例１と同様にして、誘電体膜及び絶縁膜間の第１界面と、絶縁膜及び上部電極部間の第２界面とのなす角度θを求めた。結果を表１に示す。
（絶縁破壊試験）
上記のようにして得られた実施例１〜３及び比較例１〜３の電子部品について、絶縁破壊試験を行い、絶縁破壊電圧を測定した。このとき、絶縁破壊試験は、電子部品の上部電極部及び給電用電極パッド間にＤＣ電圧を印加することにより、上部電極部及び下部電極部間にＤＣ電圧を印加し、１Ｖ／秒のステップで昇圧して実施した。
上記のようにして得られた実施例１〜３及び比較例１〜３の電子部品について、絶縁破壊試験を行い、絶縁破壊電圧を測定した。このとき、絶縁破壊試験は、電子部品の上部電極部及び給電用電極パッド間にＤＣ電圧を印加することにより、上部電極部及び下部電極部間にＤＣ電圧を印加し、１Ｖ／秒のステップで昇圧して実施した。
表１に示すように、θを２２°以下とすることにより、２２°を超える場合と比べて、絶縁破壊電圧が顕著に高くなり、特性を向上できることが確認された。
よって、本発明の電子部品によれば、絶縁破壊電圧を高くすることができ、電気的特性を向上させることができることが確認された。
１・・・基板、１ａ・・・主面、２・・・下部電極部（第１電極部）、３・・・誘電体膜、４・・・絶縁膜、４ａ・・・開口部、５・・・上部電極部（第２電極部）、７・・・第２界面、８・・・第１界面、θ・・・第１界面と第２界面とのなす角度、１１・・・キャパシタ部、１００，２００・・・電子部品、２０１・・・インダクタ部。
Claims (2)
- 基板と、
前記基板上に設けられるキャパシタ部とを備えており、
前記キャパシタ部が、
前記基板上に設けられる第１電極部と、
前記第１電極部上に設けられる誘電体膜と、
前記誘電体膜に接触し、前記誘電体膜上に開口部を有する絶縁膜と、
前記絶縁膜における前記開口部の内壁面及び前記誘電体膜の表面に接触する第２電極部とを備えており、
前記誘電体膜及び前記絶縁膜間の第１界面と、前記絶縁膜及び前記第２電極部間の第２界面とのなす角θが５．７°以上２１．８°以下である、電子部品。 - 前記基板上に設けられ、前記キャパシタ部に接続されるインダクタ部をさらに備える請求項１に記載の電子部品。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2007079696A JP4370340B2 (ja) | 2007-03-26 | 2007-03-26 | 電子部品 |
| US12/053,300 US7567424B2 (en) | 2007-03-26 | 2008-03-21 | Electronic component |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2007079696A JP4370340B2 (ja) | 2007-03-26 | 2007-03-26 | 電子部品 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2008243971A JP2008243971A (ja) | 2008-10-09 |
| JP4370340B2 true JP4370340B2 (ja) | 2009-11-25 |
Family
ID=39793926
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2007079696A Active JP4370340B2 (ja) | 2007-03-26 | 2007-03-26 | 電子部品 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US7567424B2 (ja) |
| JP (1) | JP4370340B2 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20110272780A1 (en) * | 2010-05-05 | 2011-11-10 | Peter Smeys | Method and structure for improving the qualilty factor of rf inductors |
| EP2709160B1 (en) * | 2012-09-14 | 2016-03-30 | ATOTECH Deutschland GmbH | Method for metallization of solar cell substrates |
| JP6446877B2 (ja) * | 2014-07-16 | 2019-01-09 | Tdk株式会社 | 薄膜キャパシタ |
| JP6365216B2 (ja) * | 2014-10-15 | 2018-08-01 | Tdk株式会社 | 薄膜キャパシタ |
| WO2018003445A1 (ja) * | 2016-06-28 | 2018-01-04 | 株式会社村田製作所 | キャパシタ |
| JP6857329B2 (ja) * | 2016-10-24 | 2021-04-14 | 大日本印刷株式会社 | 高周波部品及びその製造方法 |
Family Cites Families (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2752582B2 (ja) * | 1994-05-20 | 1998-05-18 | 株式会社フロンテック | 電子素子及びその製造方法 |
| US5563762A (en) * | 1994-11-28 | 1996-10-08 | Northern Telecom Limited | Capacitor for an integrated circuit and method of formation thereof, and a method of adding on-chip capacitors to an integrated circuit |
| JPH1065122A (ja) * | 1996-08-22 | 1998-03-06 | Nec Corp | 半導体装置およびその製造方法 |
| US6100195A (en) * | 1998-12-28 | 2000-08-08 | Chartered Semiconductor Manu. Ltd. | Passivation of copper interconnect surfaces with a passivating metal layer |
| US6573584B1 (en) * | 1999-10-29 | 2003-06-03 | Kyocera Corporation | Thin film electronic device and circuit board mounting the same |
| JP2002025854A (ja) | 2000-07-04 | 2002-01-25 | Alps Electric Co Ltd | 薄膜キャパシタ素子 |
| JP2002076298A (ja) * | 2000-08-23 | 2002-03-15 | Matsushita Electric Ind Co Ltd | 半導体記憶装置およびその製造方法 |
| JPWO2002089161A1 (ja) * | 2001-04-27 | 2004-08-19 | 松下電器産業株式会社 | コンデンサおよびその製造方法 |
| JP2005093482A (ja) | 2003-09-12 | 2005-04-07 | Alps Electric Co Ltd | 薄膜コンデンサ |
| JP2005109410A (ja) | 2003-10-02 | 2005-04-21 | Alps Electric Co Ltd | 薄膜コンデンサ |
| JP2006005293A (ja) | 2004-06-21 | 2006-01-05 | Alps Electric Co Ltd | 薄膜キャパシタ素子 |
| JP2006054338A (ja) | 2004-08-12 | 2006-02-23 | Alps Electric Co Ltd | 薄膜キャパシタ素子およびその製造方法 |
| JP4591689B2 (ja) | 2005-04-28 | 2010-12-01 | Ｔｄｋ株式会社 | Ｌｃ複合部品の製造方法 |
-
2007
- 2007-03-26 JP JP2007079696A patent/JP4370340B2/ja active Active
-
2008
- 2008-03-21 US US12/053,300 patent/US7567424B2/en active Active
Also Published As
| Publication number | Publication date |
|---|---|
| US20080239626A1 (en) | 2008-10-02 |
| JP2008243971A (ja) | 2008-10-09 |
| US7567424B2 (en) | 2009-07-28 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4370340B2 (ja) | 電子部品 | |
| KR100560570B1 (ko) | 자기 정렬 동축 비어 커패시터 | |
| JP4591689B2 (ja) | Ｌｃ複合部品の製造方法 | |
| JP5455352B2 (ja) | 薄膜ｍｉｍキャパシタ及びその製造方法 | |
| CN107403693B (zh) | 薄膜电容器及其制造方法 | |
| JP2008034626A (ja) | 電子部品及びその製造方法 | |
| US9659708B2 (en) | Method for manufacturing an inductor | |
| JP4584700B2 (ja) | 配線基板の製造方法 | |
| JP2008034417A (ja) | キャパシタの製造方法 | |
| JP6593209B2 (ja) | 電子部品 | |
| JP3934366B2 (ja) | 薄膜キャパシタ素子の製造方法 | |
| JPH0653660A (ja) | 配線層の平坦化方法 | |
| JP4628520B2 (ja) | 電子装置実装基板の製造方法 | |
| JP6764658B2 (ja) | 電子部品 | |
| US20170294262A1 (en) | Method of manufacturing inductor and inductor | |
| JP5082253B2 (ja) | 受動素子内蔵配線基板およびその製造方法 | |
| JP2009135341A (ja) | 電子部品 | |
| KR100346731B1 (ko) | 다층 세라믹 커패시터 및 그 제조 방법 | |
| JP2010080551A (ja) | 半導体装置 | |
| JP2003017301A (ja) | 薄膜抵抗素子およびその製造方法 | |
| JP2002033560A (ja) | 電子回路基板の製造方法 | |
| JP2009246181A (ja) | 電子部品 | |
| JP2003017324A (ja) | 薄膜インダクタ素子およびその製造方法 | |
| TW594930B (en) | Method of producing a capacitor in a dielectric layer | |
| JP2020123668A (ja) | 薄膜積層電子部品 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20090324 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20090513 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20090825 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20090831 |
|
| R150 | Certificate of patent or registration of utility model |
Ref document number: 4370340 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120904 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130904 Year of fee payment: 4 |