JP6365216B2 - 薄膜キャパシタ - Google Patents

薄膜キャパシタ Download PDF

Info

Publication number
JP6365216B2
JP6365216B2 JP2014210937A JP2014210937A JP6365216B2 JP 6365216 B2 JP6365216 B2 JP 6365216B2 JP 2014210937 A JP2014210937 A JP 2014210937A JP 2014210937 A JP2014210937 A JP 2014210937A JP 6365216 B2 JP6365216 B2 JP 6365216B2
Authority
JP
Japan
Prior art keywords
dielectric
patch material
dielectric layer
thin film
electrode layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2014210937A
Other languages
English (en)
Other versions
JP2016082032A (ja
Inventor
淳司 青谷
淳司 青谷
田中 成明
成明 田中
克行 倉知
克行 倉知
達男 浪川
達男 浪川
祐基 油川
祐基 油川
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
TDK Corp
Original Assignee
TDK Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by TDK Corp filed Critical TDK Corp
Priority to JP2014210937A priority Critical patent/JP6365216B2/ja
Priority to US14/882,013 priority patent/US9818539B2/en
Publication of JP2016082032A publication Critical patent/JP2016082032A/ja
Application granted granted Critical
Publication of JP6365216B2 publication Critical patent/JP6365216B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01GCAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
    • H01G4/00Fixed capacitors; Processes of their manufacture
    • H01G4/002Details
    • H01G4/018Dielectrics
    • H01G4/06Solid dielectrics
    • H01G4/08Inorganic dielectrics
    • H01G4/12Ceramic dielectrics
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01GCAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
    • H01G4/00Fixed capacitors; Processes of their manufacture
    • H01G4/002Details
    • H01G4/005Electrodes
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01GCAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
    • H01G4/00Fixed capacitors; Processes of their manufacture
    • H01G4/002Details
    • H01G4/255Means for correcting the capacitance value
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01GCAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
    • H01G4/00Fixed capacitors; Processes of their manufacture
    • H01G4/33Thin- or thick-film capacitors 

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Ceramic Engineering (AREA)
  • Inorganic Chemistry (AREA)
  • Fixed Capacitors And Capacitor Manufacturing Machines (AREA)

Description

本発明は薄膜キャパシタに関する。
近年の各種電子機器では、電子部品を実装するスペースが縮小される傾向にある。このためキャパシタ(いわゆる「コンデンサ」をいう。)では素子の低背化が要求されている。 キャパシタの低背化には誘電体層の薄層化が有効である。この技術のひとつに電極上にスパッタリング法等の薄膜形成技術を用いて薄い誘電体層を形成したキャパシタ(以下、「薄膜キャパシタ」という。)が知られている。しかし誘電体層を薄層化する試みは、誘電体層の耐圧やリーク特性の低下をもたらす傾向がある。そのため、誘電体層の薄層化に応じて耐圧やリーク特性を改善する技術が検討されている。例えば、特許文献1は薄膜キャパシタにおける誘電体層の材質とその結晶構造および基板面に対する配向性を最適化することにより、誘電体層のリーク特性と耐圧とを向上させる技術を開示している。
特開2004−165596号公報
特許文献1に代表される技術によって、薄い誘電体層のリーク電流が低く耐圧が高い誘電体素子が製造される。しかし、キャパシタの誘電体層(誘電体材料)は圧電特性を伴うため、誘電体層には素子の使用を通じて機械的変形が生じる。本発明者らは、薄膜キャパシタ試料の長期信頼性試験を通じ、誘電体層が長期的に機械的変形を繰り返し受けることにより、誘電体層に機械的なストレスが蓄積されること、このストレスが長期的には絶縁破壊の原因となる場合があること、を見出した。
本発明は、上記知見に鑑みてなされたものであり、機械的ストレスに起因する絶縁破壊を防止し、耐久性に富んだ薄膜キャパシタを提供することを目的とする。
本発明の薄膜キャパシタは、下部電極層と、誘電体層と、上部電極層とを有し、誘電体層の上部電極層に対向する面側には誘電体材料からなる絶縁体パッチ材を有する。絶縁体パッチ材とは、誘電体層に蓄積されたチャージやストレスを制御(リーク、調整)するための中心として機能するための構造体と定義する。薄膜キャパシタは、使用を通じて機械的なストレスが蓄積されるところ、そのストレスが蓄積された箇所は誘電体層の構造にゆがみが生じるため局所的なチャージ(電荷)の蓄積が生じる傾向がある。電荷が保持限度を超えて急激に開放される場合、誘電体層に絶縁破壊をもたらす場合がある。本発明の薄膜キャパシタの構造によれば、誘電体層に事後的に蓄積されていく電荷は、まず絶縁体パッチ材に集約される。絶縁体パッチ材に集約された電荷は、絶縁体パッチ材と誘電体層との界面を伝播して上部電極層に到達する界面電流として開放される。この構成により、薄膜キャパシタの機械的なストレスにより誘電体層に局所的な電荷の蓄積が生じても、蓄積された電荷は急速に移動せず誘電体層に絶縁破壊を生じさせることはない。
本発明の薄膜キャパシタにおける絶縁体パッチ材の断面構造は、(1)絶縁体パッチ材の端部であってかつ絶縁体パッチ材の最大高さの50%の位置に接する接線と、(2)誘電体層と上部電極層との界面である線と、が成す角度(以下、これを「テーパー角度」という。)が1度以上25度以下となる、なだらかなテーパー角度を有している。薄膜キャパシタをこの構造とすることにより、前記絶縁体パッチ材と誘電体層との界面における電荷の移動を適切に制御する効果が得られる。角度が25度を超えて大きい場合は、最外部での電荷の蓄積が大きくなり短絡やリーク電流が生じる。また、1度未満の角度の場合は、膜の密着不良が発生し、電荷の蓄積が広範囲におよぶため、やはり短絡やリーク電流が生じる。
本発明の薄膜キャパシタにおける絶縁体パッチ材の面積は、100μm以上900000μm以下である。絶縁体パッチ材の面積とは、絶縁体パッチ材と誘電体層との界面での面積を指し、絶縁体パッチ材の投影面積と等しい面積を指すものとする。絶縁体パッチ材の面積測定方法は、SEMでの拡大写真におけるコントラスト差をソフトウェアで画像認識させ、境界部分の内部面積を計算することによって実施することができる。絶縁体パッチ材の最外部に蓄積された電荷は、基本的に絶縁体パッチ材と誘電体層との界面方向へ移動することができる。本発明者らは、シミュレーションおよび実験を通じてこれらの電気抵抗を検討した。900000μmを超えた場合、薄膜キャパシタに短絡やリーク電流が発生する。これは絶縁体パッチ材の最外部に蓄積した電荷が、相対的に電気抵抗が低い誘電体層の厚み方向へ流れようとするためと考えられる。一方、100μmを下回った場合も、薄膜キャパシタに短絡やリーク電流が発生する。これは平面方向での電荷消費が十分でなく中核部に電荷が到達してしまうためと考えられる。
本発明の薄膜キャパシタは、誘電体層と絶縁体パッチ材との界面に中核部を有することができる。ここで「中核部」とは、絶縁体パッチ材の内部または誘電体層と絶縁体パッチ層との界面にあって、誘電膜の凹部または、粒子による凸部、線状のクラック、電気的な特異点などにより構成される。前記中核部は、電気泳動的に絶縁体パッチ材を形成する場合、絶縁体パッチ材の形成起点として機能しうる。これにより、絶縁体パッチ材の形成と固定、あるいは位置の制御などが容易になるため、本発明の効果はさらに増大する。
絶縁体パッチ材の誘電率は、誘電体層の誘電率の0.01倍以上0.7倍以下としてもよい。誘電体層と絶縁体パッチ材の誘電率に差があると誘電体層の表面に分布する機械的ストレスと電荷をより集約化させることが可能となる。このため、本発明の効果はさらに増大する。ただし、誘電率の差が0.01倍未満となる場合、あるいは、0.7倍を超えて大きくなる場合は、機械的ストレスに起因する電荷の受け渡しがスムーズに行なわれない恐れがあり、長期的に絶縁破壊が発生する場合がある。
絶縁体パッチ材の結晶構造は、誘電体層の結晶構造と異なっていてもよい。これは、薄膜キャパシタの膜ストレスを適切に制御するため結晶構造の違いを利用して、誘電体層の表面に分布する機械的ストレスと電荷を集約化させる効果がある。このため、本発明の効果はさらに増大する。具体的には誘電体層では柱状結晶であり、絶縁体パッチ材では微結晶構造を取ることなどの例が想定される。
絶縁体パッチ材の結晶構造は、特に非晶質であってもよい。これは、非晶質であることで誘電体層表面に分布する機械的ストレスと電荷を集約化させる効果をより一層強化することができる。このため、本発明の効果はさらに増大する。
本発明の薄膜キャパシタによれば、機械的ストレスに起因する絶縁破壊が抑制され、長期間にわたって特性を維持することができる。
本発明の実施形態に係る薄膜キャパシタを示した模式断面図である。 本発明の実施形態に係る絶縁体パッチ材の光学顕微鏡による観察像である。 本発明の実施形態に係る溶液吐出装置の概略図である。
以下、図面を参照して、本発明の好適な実施形態について説明するが、本発明は以下の実施形態に限定されるものではない。なお、同一又は同等の要素については同一の符号を付し、説明が重複する場合にはその説明を省略する。
図1は、本発明の実施形態における薄膜キャパシタの断面図である。薄膜キャパシタ1は、下部電極層2、下部電極層2上に形成された誘電体層3、さらにその上に形成された上部電極層4により構成されている。
本実施形態における下部電極層2の材料は、公知の導電性材料を適宜選択することができる。公知の導電性材料とは、たとえば、金属、金属酸化物、導電性有機材料などをいう。特に、下部電極層2は低電気抵抗であることが望ましく、機械的強度が高いことが望ましいため、金属材料を用いることもできる。中でも、NiやCuは電気抵抗の低い比較的強靭な金属材料とすることができる。特に、高温負荷信頼性および耐湿負荷信頼性の見地から、少なくともNiを含んだ導電体であることでもよい。ここでいうNiを含んだ導電体とは純Ni(Ni99.9%以上)のこと、もしくはNi系の合金のことをいう。Ni系の合金の場合、例えばPt、Pd、Ir、Ru、Rhなどの貴金属元素を含むことでもよく、その含有量は50wt%以下とすることができる。このような含有率の範囲内であれば、純Niを使用した場合と同等な薄膜キャパシタ1の高温負荷信頼性および耐湿負荷信頼性が得られる。
本実施形態における下部電極層2の形態は、金属を含む導電性の箔、金属を含む焼結体あるいは任意の基板上に形成された導電性薄膜など、各種の形態を選択することができる。下部電極層2は、特に金属多結晶体よりなるNi金属箔であることでもよい。金属箔にすることで、誘電体層3との熱膨張係数の差を小さくすることが可能となり、薄膜キャパシタ1の容量の減少を抑制することが可能となる。導電性薄膜としては、例えば、Si基板やセラミック基板(図示せず)の上に、下部電極層2としてスパッタリングや蒸着等によってNi電極層を形成して用いてもよい。このような形態の場合、基板は誘電体層3との熱膨張係数差が小さな材料を選択することが望ましい。基板には、例えばNi膜つきのSi基板、Ni膜つきのセラミック基板などを用いることができる。これにより、熱膨張係数差に起因する薄膜キャパシタ1の容量低下を抑制することができる。
本実施形態における下部電極層2の形態は、さらに下部電極層2と誘電体層3との間には異なる導電性材料を介在させたものであってもよい。あるいは、多層電極構造であってもよい。多層電極構造としては、誘電体層3と接する面側にNi電極層を配置した多層電極膜とすることができる。このような多層電極層は、例えばCu金属箔にNi電極層をスパッタリングや蒸着等によって形成し積み重ねた構造であってもよい。ただし、Ni電極層と誘電体層3とが接している場合は、薄膜キャパシタ1の高温負荷信頼性および耐湿負荷信頼性がさらに向上する。
本実施形態における誘電体層3の材料は、誘電率の大きいペロブスカイト型の酸化物誘電体材料とすることができる。ペロブスカイト型の誘電体材料の中でも、鉛を含まないチタン酸バリウム系の誘電体材料が環境保全の見地から好ましい。チタン酸バリウム系の誘電体材料の場合、Baサイトの一部をCa、Srなどのアルカリ土類で置換したものを用いてもよい。またTiサイトの一部をZr、Sn、Hfなどの元素で置換したものを用いてもよい。さらに、この誘電体材料に希土類元素やMn、V、Nb、Taなどを添加してもよい。
本実施形態における誘電体層3の形成は、薄膜形成で通常使用される方法、例えば有機酸塩熱分解法(MOD法)等による溶液の塗布、スパッタリング、蒸着、PLD(Pulse Laser Deposition)、CVDなど適宜用いることができる。
本実施形態における誘電体層3の構造は、膜厚が1000nm以下の薄膜とすることができる。1000nmを超える場合、単位面積あたりの容量値が減少してしまうことがある。また膜厚の下限は特にないが、薄くなるに従い絶縁抵抗値が小さくなる。そのため50nm以上は必要と考えられる。以上の絶縁抵抗値と容量の関係を考慮し、薄膜キャパシタ1の好ましい誘電体層3の膜厚の範囲は250nmから1000nmであると考えられる。また、誘電体層3の結晶構造は、多結晶とすることができる。
本実施形態における中核部6は、さまざまな方法で導入することができる。例えば、成膜後の誘電体層3にレーザー等の電磁波を照射することによって形成してもよい。あるいは、硬質なセラミック粉体などを衝突させて物理的に形成してもよい。誘電体層3に機械的な変形を加えて人為的に局所破壊してもよい。誘電体層3の帯電領域に粒子を付着させて形成してもよい。例えば、適宜容器の中に粒子と誘電体層3が形成された試料とを共存させて両者を接触させて形成してもよい。この接触を、粒子を気体中に噴霧流動させたガス流動でおこなってもよいし、純水や有機溶媒の中に粒子を分散させた液槽中でおこなってもよい。また、誘電体層3の成膜プロセス中に粒子を滞留させて誘電体層3に付着させてもよい。
本実施形態では、誘電体層3を形成した後に絶縁体パッチ材5を形成する。誘電体層3の表面は、絶縁体パッチ材5を形成する前に表面処理あるいは物理洗浄等をおこなってもよい。表面処理としては酸やアルカリによるエッチング、プラズマによるエッチングなどをおこなってもよい。物理洗浄としては超音波洗浄や研磨などをおこなってもよい。これらの処理により、誘電体層3と絶縁体パッチ材5との界面状態が良好になるため長期的に電気特性が安定となる。
図2は、本発明の実施形態に係る絶縁体パッチ材5の光学顕微鏡による観察像である。この観察事例では、絶縁体パッチ材5の面積は8000μmと計測された。
本実施形態における絶縁体パッチ材5の材料は誘電体材料であり、単独で、あるいは、二種以上を組み合わせて用いてもよい。誘電体セラミック粒子によって構成された絶縁膜を形成する場合に工程の一例を具体的に説明する。この例では、誘電体材料として、有機溶媒に誘電体セラミックの微粒子が分散されたものを用いる。誘電体セラミックとしては、ペロブスカイト構造を有するチタン酸バリウム、チタン酸ストロンチウム、チタン酸カルシウム等が用いられる。微粒子の粒径は、例えば3nm〜20nmの範囲内としてよい。なお、微粒子は、吐出可能な高粘度溶液を形成するために適当な樹脂、例えば樹脂材料としては、アクリル樹脂、エポキシ樹脂、フッ素樹脂、ウレタン樹脂、アミド樹脂、フェノール樹脂、PEEK樹脂、ポリカーボネート樹脂、ポリブタジエン樹脂、ポリイミド樹脂等の高抵抗樹脂材料を用いることができる。そして、この塗膜が、樹脂およびこの樹脂に分散された誘電体セラミック粒子よりなる絶縁膜となる。
図3は、本発明の絶縁体パッチ材の形成方法の一例である、溶液吐出装置の概略を示している。溶液吐出装置では、溶液噴射部11から誘電体セラミック粒子を含有した高粘度溶液を、ステージ12上に置かれた薄膜キャパシタの中核部を狙って噴射吐出させて付着させる。
前記絶縁体パッチ材5は、付着後の熱処理によって溶媒を除去、結晶化させることもできる。結晶化は絶縁膜を500℃以上の温度で焼成処理してもよい。これにより、絶縁膜の誘電率を大きくすることも可能である。前記絶縁体パッチ材の結晶状態は、TEMによる観察、またはFIB−SIMを利用した断面観察により確認することができる。前記絶縁体パッチ材の電気特性の測定は、マイクロプローブつき電流検出型のAFM(原子間力顕微鏡)を用いて、画像認識させながら測定することができる。
前記絶縁体パッチ材5は、イオン性を持たせた誘電体セラミック粒子を含有する水溶性溶液により、前記中核部を中心として、電気泳動法を用いて形成することもできるし、マスクスパッタによるスパッタリングで形成することもできる。
なお、上記のように溶液中の誘電体セラミック微粒子含有量を調整するほか、溶液中に適量の分散剤を添加してもよい。このような分散剤には、公知の界面活性剤を適宜用いることができる。特に、界面活性剤であるアルキルグルコシドやポリエチレングリコール、脂肪酸ナトリウムなどを用いることができる。あるいは、超音波撹拌によって誘電体セラミック微粒子のモノマーを分散させてもよい。
本実施形態の薄膜キャパシタ1では、絶縁体パッチ材5を形成した後に上部電極層4を形成する。本実施形態の上部電極層4の材料は、公知の導電性材料を適宜選択することができる。公知の導電性材料とは、たとえば、金属、金属酸化物、導電性有機材料などをいい、これらを適宜選択することができる。特に、上部電極層4は低電気抵抗であること、機械的強度が高いものであってもよい。そのため、金属を用いることができる。中でもNiやCuは電気抵抗の低い比較的強靭な金属材料としてもよい。上部電極層4は、Ni電極層あるいはCu電極層の単層からなっていてもよいが、Ni電極層とCu電極層の二層構造であってもよい。上部電極層4と誘電体層3あるいは絶縁体パッチ材5との間には、異なる導電性材料を介在させてもよい。上部電極層4にNi電極層を含む場合は、Ni電極層側が誘電体層3に接触させることができる。上部電極層4の全部または一部にNi電極層を用いる場合、下部電極層2と同様に純NiもしくはNi系の合金を用いることができる。Ni系の合金である場合、例えばPt、Pd、Ir、Ru、Rhなどの貴金属元素を含むことが望ましく、その含有量は50wt%以下としてもよい。さらにその厚みは、0.1μm以上2.0μm以下が好ましい範囲である。
本実施形態のNi電極層の上には、Cu電極層が形成されていてもよい。ここでいうCu電極層は純Cu(Cu99.9%以上)、もしくはCu系の合金とすることができる。合金の場合、例えばPt、Pd、Ir、Ru、Rhなどの貴金属元素を含むことでもよく、その含有量は50wt%以下でもよい。CuはAuやAgと抵抗率が同等で、工業的に使用し易い特徴がある。そのため電子機器の配線に多く使用されている。またその抵抗率が比較的小さいため、薄膜キャパシタの電極層として使用する場合、等価直列抵抗(ESR)を減少させるといった効果がある。
上部電極層4の形成にあたっては、薄膜形成で通常使用される方法、例えば溶液の塗布、スパッタリング、蒸着、PLD(Pulse Laser Deposition)、CVDなど適宜用いることができる。
以下、実施例を挙げて本発明について具体的に説明する。ただし、本発明は以下の実施例に限定されるものではない。
(実施例1)
100mm×100mmの大きさのNi金属箔上に誘電体層(BaTiO系誘電体)をスパッタリング法により800nmの厚みで成膜した。その後、誘電体層が成膜されたNi金属箔をアニールし、Ni金属箔上の誘電体層を結晶化させた。この誘電体層の特性評価を行なうと、誘電率は1000であった。絶縁体パッチ材を形成する前処理として、スクラブ洗浄により、異物などを除去した。
結晶化した誘電体層を備えたNi金属箔に対し、スパッタリング法により、酸化アルミニウム粒子を誘電体層へ衝突させて中核部を形成し、溶液吐出装置を用いて、溶液噴射部から誘電体セラミック微粒子濃度40%を含有した高粘度溶液を、ステージ12上に置かれた薄膜キャパシタの中核部を狙って絶縁体パッチ材の面積を120μmとなるように噴射吐出させて、構造体形成後の熱処理温度を300℃にて処理し、絶縁体パッチ材を形成した。誘電体層の表面を電子顕微鏡によりスキャニング観察し、5mm×5mmの中に1個以上の絶縁体パッチ材が形成されていることを確認した。試料の一部の断面を電子顕微鏡で観察したところ、絶縁体パッチ材の形状は、最大膜厚が1.2μm、テーパー角度が18度であった。絶縁体パッチ材の電気特性を確認したところ、誘電率は100(誘電体層の0.1倍)であった。その後、上部電極層としてNiとCuとを、この順でそれぞれスパッタリング法により成膜した。
上部電極層形成後、上部電極層のパターニングを行ない5mm×5mmのキャパシタ素子部分を形成した。このパターニングは、5mm×5mmのキャパシタ素子部分に、必ず絶縁体パッチ部が含まれるようにおこなった。その後、Cu電極層の粒子成長のために340℃の真空中でアニールを行って薄膜キャパシタを得た。薄膜キャパシタ100個について信頼性試験を行い、容量値と絶縁抵抗値との経時変化を評価した。
信頼性試験は、温度85度/湿度85%に保持した大気圧密閉容器の中に封入した薄膜キャパシタ100個に対してAC5V(1kHz)の信号を継続して印加しつつ、200時間後/400時間後/600時間後の容量値と絶縁抵抗値とを測定して実施した。容量値は、大気圧密閉容器外においたAgilent社製LCRメーター4284Aを使用し、1kHz、1Vrmsにて測定を行った。絶縁抵抗値は、大気圧密閉容器外においたAgilent社製4339B高抵抗計を使用し、直流4Vの条件で測定を行った。経時変化の判定は、薄膜キャパシタの一般的なスペックのうち容量値2.5×10−7F以上、絶縁抵抗値5×10+8Ω以上を基準値とし、これを満足した薄膜キャパシタの個数から特性維持率を求めた。その結果、本実施例では600時間後において、81%(81/100pcs)の良品が得られた。
(実施例2)
絶縁体パッチ材の面積を500μm、誘電体セラミック微粒子濃度37%にした以外は実施例1と同様の製造方法および評価条件で、作製、測定、経時変化の評価とを行った。その結果、テーパー角度は18度で、誘電率は150(誘電体層の0.15倍)、結晶状態は微結晶、600時間後まで、83%(83/100pcs)の良品が得られた。
(実施例3)
絶縁体パッチ材の面積を700μm、誘電体セラミック微粒子濃度35%にした以外は実施例1と同様の製造方法および評価条件で、作製、測定、経時変化の評価とを行った。その結果、テーパー角度は18度で、誘電率は200(誘電体層の0.2倍)、結晶状態は微結晶、600時間後まで、87%(87/100pcs)の良品が得られた。
(実施例4)
絶縁体パッチ材の面積を1000μm、誘電体セラミック微粒子濃度33%にした以外は実施例1と同様の製造方法および評価条件で、作製、測定、経時変化の評価とを行った。その結果、テーパー角度は18度で、誘電率は300(誘電体層の0.3倍)、結晶状態は微結晶、600時間後まで、89%(89/100pcs)の良品が得られた。
(実施例5)
絶縁体パッチ材の面積を3000μm、誘電体セラミック微粒子濃度30%にした以外は実施例1と同様の製造方法および評価条件で、作製、測定、経時変化の評価とを行った。その結果、テーパー角度は18度で、誘電率は400(誘電体層の0.4倍)、結晶状態は微結晶、600時間後まで、88%(88/100pcs)の良品が得られた。
(実施例6)
絶縁体パッチ材の面積を5000μm、誘電体セラミック微粒子濃度27%、構造体形成後の熱処理温度を200℃にした以外は実施例1と同様の製造方法および評価条件で、作製、測定、経時変化の評価とを行った。その結果、テーパー角度は10度で、誘電率は10(誘電体層の0.01倍)、結晶状態は非晶質、600時間後まで、94%(94/100pcs)の良品が得られた。
(実施例7)
絶縁体パッチ材の面積を10000μm、誘電体セラミック微粒子濃度23%、構造体形成後の熱処理温度を200℃にした以外は実施例1と同様の製造方法および評価条件で、作製、測定、経時変化の評価とを行った。その結果、テーパー角度は2度で、誘電率は20(誘電体層の0.02倍)、結晶状態は非晶質、600時間後まで、92%(92/100pcs)の良品が得られた。
(実施例8)
絶縁体パッチ材の面積を20000μm、誘電体セラミック微粒子濃度20%、構造体形成後の熱処理温度を250℃にした以外は実施例1と同様の製造方法および評価条件で、作製、測定、経時変化の評価とを行った。その結果、テーパー角度は12度で、誘電率は50(誘電体層の0.05倍)、結晶状態は非晶質、600時間後まで、93%(93/100pcs)の良品が得られた。
(実施例9)
絶縁体パッチ材の面積を30000μm、誘電体セラミック微粒子濃度18%、構造体形成後の熱処理温度を250℃にした以外は実施例1と同様の製造方法および評価条件で、作製、測定、経時変化の評価とを行った。その結果、テーパー角度は7度で、誘電率は100(誘電体層の0.1倍)、結晶状態は非晶質、600時間後まで、95%(95/100pcs)の良品が得られた。
(実施例10)
絶縁体パッチ材の面積を50000μm、誘電体セラミック微粒子濃度15%、構造体形成後の熱処理温度を270℃にした以外は実施例1と同様の製造方法および評価条件で、作製、測定、経時変化の評価とを行った。その結果、テーパー角度は3度で、誘電率は150(誘電体層の0.1倍)、結晶状態は非晶質、600時間後まで、93%(93/100pcs)の良品が得られた。
(実施例11)
絶縁体パッチ材の面積を70000μm、誘電体セラミック微粒子濃度13%、構造体形成後の熱処理温度を500℃にした以外は実施例1と同様の製造方法および評価条件で、作製、測定、経時変化の評価とを行った。その結果、テーパー角度は10度で、誘電率は500(誘電体層の0.5倍)、結晶状態は多結晶、600時間後まで、77%(77/100pcs)の良品が得られた。
(実施例12)
絶縁体パッチ材の面積を100000μm、誘電体セラミック微粒子濃度10%、構造体形成後の熱処理温度を550℃にした以外は実施例1と同様の製造方法および評価条件で、作製、測定、経時変化の評価とを行った。その結果、テーパー角度は4度で、誘電率は600(誘電体層の0.6倍)、結晶状態は多結晶、600時間後まで、98%(98/100pcs)の良品が得られた。
(実施例13)
絶縁体パッチ材の面積を300000μm、酸化ケイ素ターゲットを用いたマスクスパッタで絶縁体パッチ材を形成したこと、構造体形成後の熱処理温度を150℃にした以外は実施例1と同様の製造方法および評価条件で、作製、測定、経時変化の評価とを行った。その結果、テーパー角度は5度で、誘電率は6(誘電体層の0.006倍)、結晶状態は多結晶、600時間後まで、61%(61/100pcs)の良品が得られた。
(実施例14)
絶縁体パッチ材の面積を500000μm、誘電体セラミック微粒子濃度5%、構造体形成後の熱処理温度を650℃にした以外は実施例1と同様の製造方法および評価条件で、作製、測定、経時変化の評価とを行った。その結果、テーパー角度は3度で、誘電率は800(誘電体層の0.8倍)、結晶状態は多結晶、600時間後まで、76%(76/100pcs)の良品が得られた。
(実施例15)
絶縁体パッチ材の面積を700000μm、誘電体セラミック微粒子濃度3%、構造体形成後の熱処理温度を650℃にした以外は実施例1と同様の製造方法および評価条件で、作製、測定、経時変化の評価とを行った。その結果、テーパー角度は2度で、誘電率は800(誘電体層の0.8倍)、結晶状態は多結晶、600時間後まで、72%(72/100pcs)の良品が得られた。
(実施例16)
絶縁体パッチ材の面積を850000μm、酸化ケイ素ターゲットを用いたマスクスパッタで絶縁体パッチ材を形成したこと、中核部は存在せず、構造体形成後の熱処理温度を150℃にした以外は実施例1と同様の製造方法および評価条件で、作製、測定、経時変化の評価とを行った。その結果、テーパー角度は1度で、誘電率は5(誘電体層の0.005倍)、結晶状態は多結晶、600時間後まで、66%(66/100pcs)の良品が得られた。
(実施例17)
誘電体層の形成をMOD法によって800nmとなるように積層を実施したこと、絶縁体パッチ材の面積を10000μm、誘電体セラミック微粒子濃度4%、中核部は存在せず、構造体形成後の熱処理温度を700℃にした以外は実施例1と同様の製造方法および評価条件で、作製、測定、経時変化の評価とを行った。その結果、テーパー角度は3度で、誘電率は800(誘電体層の0.8倍)、結晶状態は多結晶、600時間後まで、63%(63/100pcs)の良品が得られた。
(実施例18)
絶縁体パッチ材の面積を950μm、誘電体セラミック微粒子濃度45%、中核部は存在せず、構造体形成後の熱処理温度を630℃にした以外は実施例1と同様の製造方法および評価条件で、作製、測定、経時変化の評価とを行った。その結果、テーパー角度は25度で、誘電率は850(誘電体層の0.85倍)、結晶状態は多結晶、600時間後において、61%(61/100pcs)の良品が得られた。
(比較例1)
絶縁体パッチ材の面積を50μm、誘電体セラミック微粒子濃度50%、中核部は存在せず、構造体形成後の熱処理温度を700℃にした以外は実施例1と同様の製造方法および評価条件で、作製、測定、経時変化の評価とを行った。その結果、テーパー角度は23度で、誘電率は800(誘電体層の0.8倍)、結晶状態は多結晶、600時間後において、わずか9%(9/100pcs)しか良品が得られなかった。これは、絶縁体パッチ材が小さ過ぎることにより、平面方向での電荷消費が十分でなく中核部に電荷が到達してしまったことが影響したと考えられる。
(比較例2)
絶縁体パッチ材の面積を1000000μm、酸化ケイ素ターゲットを用いたマスクスパッタで絶縁体パッチ材を形成したこと、中核部は存在せず、構造体形成後の熱処理温度を150℃にした以外は実施例1と同様の製造方法および評価条件で、作製、測定、経時変化の評価とを行った。その結果、テーパー角度は1度で、誘電率は4(誘電体層の0.004倍)、結晶状態は多結晶、600時間後において、わずか5%(5/100pcs)しか良品が得られなかった。これは、絶縁体パッチ材が大き過ぎることにより、最外部に蓄積した電荷が、相対的に電気抵抗が低い誘電体層の厚み方向へ流れようとしたことが影響したと考えられる。
(比較例3)
絶縁体パッチ材の面積を1000μm、誘電体セラミック微粒子濃度60%、中核部は存在せず、構造体形成後の熱処理温度を700℃にした以外は実施例1と同様の製造方法および評価条件で、作製、測定、経時変化の評価とを行った。その結果、テーパー角度は27度で、誘電率は850(誘電体層の0.85倍)、結晶状態は多結晶、600時間後において、わずか6%(6/100pcs)しか良品が得られなかった。これは、テーパー角度が大きいことにより、最外部での電荷の蓄積が大きくなり短絡やリーク電流が生じたことが影響したと考えられる。
(比較例4)
絶縁体パッチ材の面積を10000μm、酸化ケイ素ターゲットを用いたマスクスパッタで絶縁体パッチ材を形成したこと、中核部は存在せず、構造体形成後の熱処理温度を150℃にした以外は実施例1と同様の製造方法および評価条件で、作製、測定、経時変化の評価とを行った。その結果、テーパー角度は0.5度で、誘電率は5(誘電体層の0.005倍)、結晶状態は多結晶、600時間後において、わずか3%(3/100pcs)しか良品が得られなかった。これは、テーパー角度が小さいことにより、膜の密着不良が発生したり、電荷の蓄積が広範囲におよんだりしたことが影響したと考えられる。
(比較例5)
絶縁体パッチ材を形成しないこと、中核部は存在せずにした以外は実施例1と同様の製造方法および評価条件で、作製、測定、経時変化の評価とを行った。その結果、600時間後において、わずか1%(1/100pcs)しか良品が得られなかった。これは、絶縁体パッチ材が存在しないことにより、絶縁破壊が頻発したと考えられる。
以上説明した実施例と比較例との薄膜キャパシタについて、作製条件と評価結果とを表1に示す。
本発明者らは、実施例と比較例とを通じ、本発明の実施により得られる薄膜キャパシタは、絶縁破壊を防止し、耐久性に富んだ薄膜キャパシタであることを確認した。
1 薄膜キャパシタ
2 下部電極層
3 誘電体層
4 上部電極層
5 絶縁体パッチ材
6 中核部
11 溶液噴射部
12 ステージ
13 吐出液

Claims (5)

  1. 下部電極層と、上部電極層と、前記下部電極層と前記上部電極層の間に設けられた誘電体層とを備え、
    前記誘電体層の前記上部電極層側の面上には絶縁体パッチ材が形成されており、
    前記絶縁体パッチ材は誘電体材料によって形成され、
    前記絶縁体パッチ材の断面構造は、(1)前記絶縁体パッチ材の端部であってかつ前記絶縁体パッチ材の最大高さの50%の位置に接する接線と、(2)前記誘電体層と前記上部電極層との界面である線と、が成す角度が1度以上25度以下であるテーパー角度を有しており、
    前記絶縁体パッチ材の面積は、100μm以上900000μm以下であることを特徴とする薄膜キャパシタ。
  2. 前記誘電体層と前記絶縁体パッチ材との界面には中核部が形成されていることを特徴とする請求項1に記載の薄膜キャパシタ。
  3. 前記絶縁体パッチ材の誘電率は、前記誘電体層の誘電率の0.01倍以上0.7倍以下であることを特徴とする請求項1または2に記載の薄膜キャパシタ。
  4. 前記絶縁体パッチ材の結晶構造は、前記誘電体層の結晶構造と異なることを特徴とする請求項1から請求項3のいずれかに記載の薄膜キャパシタ。
  5. 前記絶絶縁体パッチ材の結晶構造は、非晶質であることを特徴とする請求項1から請求項4のいずれかに記載の薄膜キャパシタ。
JP2014210937A 2014-10-15 2014-10-15 薄膜キャパシタ Active JP6365216B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2014210937A JP6365216B2 (ja) 2014-10-15 2014-10-15 薄膜キャパシタ
US14/882,013 US9818539B2 (en) 2014-10-15 2015-10-13 Thin film capacitor with improved resistance to dielectric breakdown

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2014210937A JP6365216B2 (ja) 2014-10-15 2014-10-15 薄膜キャパシタ

Publications (2)

Publication Number Publication Date
JP2016082032A JP2016082032A (ja) 2016-05-16
JP6365216B2 true JP6365216B2 (ja) 2018-08-01

Family

ID=55749580

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2014210937A Active JP6365216B2 (ja) 2014-10-15 2014-10-15 薄膜キャパシタ

Country Status (2)

Country Link
US (1) US9818539B2 (ja)
JP (1) JP6365216B2 (ja)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6641872B2 (ja) * 2015-10-15 2020-02-05 Tdk株式会社 電子デバイスシート
JP2018137311A (ja) * 2017-02-21 2018-08-30 Tdk株式会社 薄膜キャパシタ

Family Cites Families (37)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4464823A (en) 1982-10-21 1984-08-14 Energy Conversion Devices, Inc. Method for eliminating short and latent short circuit current paths in photovoltaic devices
US4510674A (en) 1982-10-21 1985-04-16 Sovonics Solar Systems System for eliminating short circuit current paths in photovoltaic devices
US4510675A (en) 1983-08-03 1985-04-16 Sovonics Solar Systems System for eliminating short and latent short circuit current paths in photovoltaic devices
JPS6164112A (ja) 1984-09-05 1986-04-02 日本電気株式会社 コンデンサの製造方法
US4731695A (en) * 1987-02-17 1988-03-15 General Electric Company Capacitor and method for making same with high yield
JP2686022B2 (ja) 1992-07-01 1997-12-08 キヤノン株式会社 光起電力素子の製造方法
JPH06112081A (ja) 1992-09-30 1994-04-22 Matsushita Electric Ind Co Ltd コンデンサの製造方法
JP3633154B2 (ja) 1996-03-22 2005-03-30 株式会社日立製作所 薄膜型電子源および薄膜型電子源応用機器
JP3989027B2 (ja) 1994-07-12 2007-10-10 テキサス インスツルメンツ インコーポレイテツド キャパシタ及びその製造方法
JPH0878283A (ja) 1994-09-06 1996-03-22 Toshiba Corp 薄膜キャパシタ
JP3322031B2 (ja) 1994-10-11 2002-09-09 三菱電機株式会社 半導体装置
US5587614A (en) 1995-03-01 1996-12-24 Texas Instruments Incorporated Microplanarization of rough electrodes by thin amorphous layers
JPH1027729A (ja) 1996-07-10 1998-01-27 Matsushita Electric Ind Co Ltd コンデンサの製造方法
JPH10247612A (ja) 1997-03-04 1998-09-14 Fujitsu Towa Electron Kk 固体電解コンデンサ
TW386289B (en) 1997-07-03 2000-04-01 Matsushita Electronics Corp Capacitance element and manufacturing thereof
TW408345B (en) 1998-04-21 2000-10-11 Matsushita Electric Ind Co Ltd Capacitor and its manufacturing method
US6433993B1 (en) 1998-11-23 2002-08-13 Microcoating Technologies, Inc. Formation of thin film capacitors
US6207522B1 (en) 1998-11-23 2001-03-27 Microcoating Technologies Formation of thin film capacitors
US6270835B1 (en) 1999-10-07 2001-08-07 Microcoating Technologies, Inc. Formation of this film capacitors
JP2000178793A (ja) 1998-12-16 2000-06-27 Sumitomo Metal Mining Co Ltd 金属ポリイミド基板の製造方法
JP2001356367A (ja) 2000-06-13 2001-12-26 Matsushita Electric Ind Co Ltd 液晶画像表示装置及び画像表示装置用半導体装置の製造方法
JP2002026266A (ja) 2000-07-04 2002-01-25 Hitachi Ltd キャパシタを内蔵した回路基板とその製造方法ならびにそれを用いた半導体装置
JP2002043517A (ja) 2000-07-21 2002-02-08 Sony Corp 半導体装置およびその製造方法
JP3671828B2 (ja) 2000-10-03 2005-07-13 松下電器産業株式会社 固体電解コンデンサの製造方法
JP2002185148A (ja) * 2000-12-11 2002-06-28 Hitachi Ltd 多層配線基板の層間短絡防止方法および多層配線基板および多層配線基板の製造方法およびこれらを用いた電子機器
JP2002231574A (ja) 2001-02-05 2002-08-16 Murata Mfg Co Ltd 積層型セラミック電子部品の製造方法および積層型セラミック電子部品
JP2003011270A (ja) 2001-07-02 2003-01-15 Jsr Corp 導電性箔付き誘電体層およびこれを用いたコンデンサ、ならびにその形成方法
JP2004165596A (ja) 2002-09-24 2004-06-10 Tdk Corp 薄膜容量素子用組成物、高誘電率絶縁膜、薄膜容量素子、薄膜積層コンデンサ、電子回路および電子機器
WO2004040604A1 (ja) 2002-10-30 2004-05-13 Mitsui Mining & Smelting Co.,Ltd. キャパシタ層形成用の誘電体層付銅箔並びにその誘電体層付銅箔を用いたキャパシタ層形成用の銅張積層板及びそのキャパシタ層形成用の誘電体層付銅箔の製造方法
WO2004077460A1 (ja) 2003-02-27 2004-09-10 Tdk Corporation 薄膜容量素子用組成物、高誘電率絶縁膜、薄膜容量素子、薄膜積層コンデンサ、電子回路および電子機器
JP4269864B2 (ja) 2003-09-25 2009-05-27 株式会社村田製作所 セラミック薄膜の製造方法および積層セラミック電子部品の製造方法
JP2013042181A (ja) * 2005-12-12 2013-02-28 Tdk Corp キャパシタの製造方法
JP2007189199A (ja) * 2005-12-12 2007-07-26 Tdk Corp キャパシタおよびその製造方法
JP4868234B2 (ja) * 2006-12-26 2012-02-01 Tdk株式会社 キャパシタの製造方法
JP4370340B2 (ja) * 2007-03-26 2009-11-25 Tdk株式会社 電子部品
JP6213234B2 (ja) * 2013-12-27 2017-10-18 Tdk株式会社 薄膜キャパシタ
US9564270B2 (en) * 2013-12-27 2017-02-07 Tdk Corporation Thin film capacitor

Also Published As

Publication number Publication date
JP2016082032A (ja) 2016-05-16
US9818539B2 (en) 2017-11-14
US20160111211A1 (en) 2016-04-21

Similar Documents

Publication Publication Date Title
JP6102376B2 (ja) 薄膜コンデンサ
JP6015159B2 (ja) 薄膜コンデンサ
JP7336758B2 (ja) セラミック電子部品およびその製造方法、ならびに電子装置
JP2017076730A (ja) 圧電薄膜付き積層基板、圧電薄膜素子およびその製造方法
JP5348238B2 (ja) キャパシタの製造方法、キャパシタ製造装置、キャパシタ製造プログラム及び記録媒体
JP6365216B2 (ja) 薄膜キャパシタ
JP5861278B2 (ja) 薄膜キャパシタの製造方法及び該方法により得られた薄膜キャパシタ
JP6384052B2 (ja) 薄膜キャパシタ
JP6641872B2 (ja) 電子デバイスシート
TWI634573B (zh) 電容器及其製造方法
JP6323005B2 (ja) 薄膜キャパシタ
JP6954325B2 (ja) コンデンサおよびその製造方法
US9620291B2 (en) Thin film capacitor
US9564270B2 (en) Thin film capacitor
JP6515748B2 (ja) 電子デバイスシート
JP6213234B2 (ja) 薄膜キャパシタ
TWI698892B (zh) 電容器
JP6607993B2 (ja) 圧電膜を有する積層基板、圧電膜を有する素子および圧電膜を有する積層基板の製造方法
JP5375582B2 (ja) 薄膜コンデンサの製造方法
WO2018151028A1 (ja) コンデンサ
WO2022004068A1 (ja) 圧電積層体、圧電素子および圧電積層体の製造方法
US11875943B2 (en) Multilayer ceramic capacitor
JP5531853B2 (ja) 薄膜キャパシタの製造方法及び該方法により得られた薄膜キャパシタ
TWI621222B (zh) Capacitor film
JP2005108885A (ja) 薄膜コンデンサおよびコンデンサ装置

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20170608

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20180530

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20180605

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20180618

R150 Certificate of patent or registration of utility model

Ref document number: 6365216

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250