WO2018151028A1 - コンデンサ - Google Patents

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WO2018151028A1
WO2018151028A1 PCT/JP2018/004526 JP2018004526W WO2018151028A1 WO 2018151028 A1 WO2018151028 A1 WO 2018151028A1 JP 2018004526 W JP2018004526 W JP 2018004526W WO 2018151028 A1 WO2018151028 A1 WO 2018151028A1
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capacitor
electrode
capacitance forming
silicon
manufacturing
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PCT/JP2018/004526
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豪人 石原
徳之 井上
達弥 舟木
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株式会社村田製作所
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Publication date
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Definitions

  • the present invention relates to a capacitor.
  • Patent Document 1 discloses a capacitor in which a capacitor structure having a porous metal sintered body, a dielectric layer, and an upper electrode is formed on a substrate.
  • a capacitor in which a capacitor structure having a porous metal sintered body, a dielectric layer, and an upper electrode is formed on a substrate made of silicon or the like can achieve a high capacitance.
  • the thickness of the capacitor increases as described above.
  • an object of the present invention is to provide a capacitor having a high capacitance and advantageous for miniaturization.
  • the inventors of the present invention have found that in a capacitor in which the capacitance forming portion of the capacitor is incorporated in a silicon substrate, a silicon substrate is provided below the capacitance forming portion. As a result, it has been found that a capacitor that is advantageous for miniaturization can be provided by eliminating the presence of as much as possible.
  • the silicon part exists in at least a part of the side of the capacitance forming part,
  • the silicon portion is placed at least on the side of the capacitance forming portion.
  • a capacitor having a small thickness and a high capacitance can be provided by disposing it in part and further making the area occupied by the silicon portion below the capacitance forming portion 50% or less. it can.
  • FIG. 1 is a schematic plan view of a capacitor 1a according to one embodiment of the present invention.
  • FIG. 2 is a schematic cross-sectional view of the capacitor 1a shown in FIG.
  • FIG. 3 is a schematic sectional view of the capacitance forming portion 2 of the capacitor 1a shown in FIG.
  • FIG. 4A is a schematic plan view for explaining the manufacturing method 1 of the capacitor 1a shown in FIGS.
  • FIG. 4B is a schematic cross-sectional view for explaining the manufacturing method 1 of the capacitor 1a shown in FIGS.
  • FIG. 5A is a schematic plan view for explaining the manufacturing method 1 of the capacitor 1a shown in FIGS.
  • FIG. 5B is a schematic cross-sectional view for explaining the manufacturing method 1 of the capacitor 1a shown in FIGS.
  • FIG. 5A is a schematic plan view for explaining the manufacturing method 1 of the capacitor 1a shown in FIGS.
  • FIG. 5B is a schematic cross-sectional view for explaining the manufacturing method 1 of the capacitor 1a shown in FIGS.
  • FIG. 6A is a schematic plan view for explaining the manufacturing method 1 of the capacitor 1a shown in FIGS.
  • FIG. 6B is a schematic cross-sectional view for explaining the manufacturing method 1 of the capacitor 1a shown in FIGS.
  • FIG. 7A is a schematic plan view for explaining the manufacturing method 1 of the capacitor 1a shown in FIGS.
  • FIG. 7B is a schematic cross-sectional view for explaining the manufacturing method 1 of the capacitor 1a shown in FIGS.
  • FIG. 8A is a schematic plan view for explaining the manufacturing method 1 of the capacitor 1a shown in FIGS.
  • FIG. 8B is a schematic cross-sectional view for explaining the manufacturing method 1 of the capacitor 1a shown in FIGS.
  • FIG. 9A is a schematic plan view for explaining the manufacturing method 1 of the capacitor 1a shown in FIGS.
  • FIG. 9A is a schematic plan view for explaining the manufacturing method 1 of the capacitor 1a shown in FIGS.
  • FIG. 9B is a schematic cross-sectional view for explaining the manufacturing method 1 of the capacitor 1a shown in FIGS.
  • FIG. 10A is a schematic plan view for explaining the manufacturing method 1 of the capacitor 1a shown in FIGS.
  • FIG. 10B is a schematic cross-sectional view for explaining the manufacturing method 1 of the capacitor 1a shown in FIGS.
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  • FIG. 11B is a schematic cross-sectional view for explaining the manufacturing method 1 of the capacitor 1a shown in FIGS.
  • FIG. 12A is a schematic plan view for explaining the manufacturing method 1 of the capacitor 1a shown in FIGS.
  • FIG. 12B is a schematic cross-sectional view for explaining the manufacturing method 1 of the capacitor 1a shown in FIGS.
  • FIG. 13A is a schematic plan view for explaining the manufacturing method 1 of the capacitor 1a shown in FIGS.
  • FIG. 13B is a schematic cross-sectional view for explaining the manufacturing method 1 of the capacitor 1a shown in FIGS.
  • FIG. 14A is a schematic plan view for explaining the manufacturing method 1 of the capacitor 1a shown in FIGS.
  • FIG. 14B is a schematic cross-sectional view for explaining another manufacturing method 1 of the capacitor 1a shown in FIGS.
  • FIG. 15A is a schematic plan view for explaining a manufacturing method 2 of the capacitor 1a shown in FIGS.
  • FIG. 15B is a schematic cross-sectional view for explaining a manufacturing method 2 of the capacitor 1a shown in FIGS.
  • FIG. 16A is a schematic plan view for explaining a manufacturing method 2 of the capacitor 1a shown in FIGS.
  • FIG. 16B is a schematic cross-sectional view for explaining a manufacturing method 2 of the capacitor 1a shown in FIGS.
  • FIG. 17A is a schematic plan view for explaining the manufacturing method 2 of the capacitor 1a shown in FIGS.
  • FIG. 17B is a schematic cross-sectional view for explaining a manufacturing method 2 of the capacitor 1a shown in FIGS.
  • FIG. 18A is a schematic plan view for explaining a manufacturing method 3 of the capacitor 1a shown in FIGS.
  • FIG. 18B is a schematic cross-sectional view for explaining a manufacturing method 3 of the capacitor 1a shown in FIGS.
  • FIG. 19A is a schematic plan view for explaining a manufacturing method 3 of the capacitor 1a shown in FIGS.
  • FIG. 19B is a schematic cross-sectional view for explaining a manufacturing method 3 of the capacitor 1a shown in FIGS.
  • FIG. 20A is a schematic plan view for explaining a manufacturing method 3 of the capacitor 1a shown in FIGS.
  • FIG. 20B is a schematic cross-sectional view for explaining a manufacturing method 3 of the capacitor 1a shown in FIGS.
  • FIG. 21 is a schematic plan view of a capacitor 1b according to another embodiment of the present invention.
  • FIG. 22 is a schematic plan view of a capacitor 1c according to another embodiment of the present invention.
  • FIG. 1 is a plan view seen from above the capacitor 1a of the present embodiment
  • FIG. 2 is a cross-sectional view taken along the line xx
  • FIG. 3 is an enlarged cross-sectional view of the capacitance forming portion 2.
  • the through electrode 13 originally does not appear in the cross section and exists in the back and front of the cross section, but is indicated by a dotted line for the sake of explanation.
  • the capacitor 1 a according to this embodiment includes four capacitance forming portions 2, and a silicon portion 3 around each capacitance forming portion 2.
  • the capacitance forming unit 2 includes a high specific surface area conductive base material as the first electrode 4, a dielectric layer 5 located on the first electrode 4, and a second electrode 6 located on the dielectric layer 5. It has.
  • a first extraction electrode 7 is provided below the capacitance forming portion 2, and a second extraction electrode 8 is provided above the capacitance forming portion 2.
  • the first lead electrode 7 is electrically connected to the first electrode 4 of the capacitance forming portion 2, and the second lead electrode 8 is electrically connected to the second electrode 6 of the capacitance forming portion 2. Yes.
  • a bottom electrode 10 is provided on the bottom surface of the capacitor.
  • rewiring is performed by the bottom electrode 10, the top electrodes 11 and 12, the through electrode 13, the insulating layer 14, and the via 15, and the first electrode 4 of the capacitance forming unit 2 is electrically connected to the top electrode 11,
  • the two electrodes 6 are electrically connected to the upper surface electrode 12.
  • a voltage is applied between the first electrode 4 and the second electrode 6 by applying a voltage between the upper surface electrodes 11 and 12, and charges can be accumulated in the dielectric layer 5.
  • the capacitor 1a as described above is manufactured as follows, for example.
  • a silicon wafer 21 is prepared (FIGS. 4A and 4B).
  • the silicon wafer 21 is plate-shaped.
  • the thickness of the silicon wafer 21 is appropriately determined according to the thickness of the capacitance forming portion 2 to be manufactured.
  • the recess 22 is formed on the silicon wafer 21 (FIGS. 5A and 5B).
  • the size of the recess is appropriately determined according to the size of the capacitance forming portion 2 to be manufactured.
  • the shape of the concave portion is not particularly limited, and is appropriately determined according to the size of the capacitance forming portion 2 to be manufactured.
  • the shape of the recess may be any shape such as a rectangular or trapezoidal cross-sectional shape.
  • the shape of the recess is preferably a substantially rectangular parallelepiped, as shown in FIG. 3, and a shape with rounded corners where the wall surface and the bottom face intersect.
  • the length and width are 50 ⁇ m or more and 2 mm or less, preferably 30 ⁇ m or more and 1 mm or less, more preferably 50 ⁇ m or more and 500 ⁇ m or less, and the depth is 10 ⁇ m or more and 500 ⁇ m or less.
  • the thickness may be preferably 20 ⁇ m or more and 200 ⁇ m or less, more preferably 20 ⁇ m or more and 100 ⁇ m or less.
  • the method for forming the recess is not particularly limited, and examples thereof include a method using laser, etching and the like.
  • the first extraction electrode 7 is formed on the bottom surface (including the corners) of the recess 22 (FIGS. 6A and 6B).
  • the material constituting the first lead electrode 7 is not particularly limited, and examples thereof include metals and alloys such as Au, Pb, Pd, Ag, Sn, Ni, and Cu.
  • the thickness of the first extraction electrode 7 is not particularly limited, but is preferably 0.1 ⁇ m or more and 100 ⁇ m or less, more preferably 0.5 ⁇ m or more and 50 ⁇ m or less, further preferably 0.5 ⁇ m or more and 10 ⁇ m or less, for example, 1 ⁇ m or more and 5 ⁇ m or less. possible.
  • the method of forming the first lead electrode 7 is not particularly limited, and for example, chemical vapor deposition (CVD: Chemical Vapor Deposition), electrolytic plating, electroless plating, vapor deposition, sputtering, baking of conductive paste, and the like can be used. Electrolytic plating, electroless plating, vapor deposition or sputtering is preferable, and electrolytic plating is more preferable.
  • the through electrode 13 penetrating the silicon wafer 21 is formed (FIGS. 7A and 7B). Specifically, the through electrode 13 is formed by forming a through hole in the silicon wafer 21 and filling the obtained through hole with a conductive material.
  • the method for forming the through hole for the through electrode 13 is not particularly limited, and examples thereof include a method using laser, etching, and the like.
  • the conductive material constituting the through electrode 13 may be continuously present from the upper surface to the lower surface of the silicon wafer 21 in the through hole. Therefore, the conductive material may be filled so as to form a layer on the wall surface of the through hole, or the entire through hole may be completely filled. Preferably, the through hole is completely filled with a conductive substance.
  • the conductive material inside the through-hole, that is, the through-electrode 13, can ensure conduction between the upper surface and the lower surface of the silicon wafer 21.
  • the conductive material is not particularly limited, and examples thereof include metals and alloys such as Au, Pb, Pd, Ag, Sn, Ni, and Cu.
  • Examples of the method for filling the inside of the through hole with a conductive material include CVD, electrolytic plating, electroless plating, vapor deposition, sputtering, and baking of a conductive paste.
  • a metal sintered body that is a high specific surface area conductive base material as the first electrode 4 is formed on the first extraction electrode 7 in the recess 22 (FIGS. 8A and 8B).
  • the metal sintered body can be obtained by firing one or more metal powders.
  • the metal sintered body may be formed by firing metal powder in the recess 22, or a metal sintered body obtained by firing metal powder separately may be installed in the recess 22.
  • the metal sintered body is formed by firing metal powder in the recess 22.
  • the capacitor using the first electrode made of a sintered metal as described above has a very large surface area, a higher capacitance density can be obtained.
  • metal powder in the present specification means an aggregate of metal particles, which means that the particle size distribution substantially shows one peak. That is, even metal powders made of the same constituent element, such as Ni, are regarded as different metal powders if their particle size distributions are different.
  • the shape of the metal powder is not particularly limited, and may be spherical, elliptical, needle-like, rod-like, wire-like, or the like.
  • the metal sintered body can be obtained by mixing and firing at least two kinds of metal powders.
  • strength can be obtained, and high electrostatic capacitance density and high intensity
  • the material constituting the metal powder is not particularly limited as long as it is conductive.
  • the metal constituting the metal powder is Ni, Cu, W, Mo, Au, Ir, Ag, Rh, Ru, Co or Fe.
  • ESR equivalent series resistance
  • the mixture of metal powders includes at least 2, for example, 2, 3, or 4 metal powders having different average particle sizes.
  • the “average particle size” of the metal powder means the average particle size D50 (particle size equivalent to a volume-based cumulative percentage of 50%).
  • the average particle diameter D50 can be measured by, for example, a dynamic light scattering particle size analyzer (manufactured by Nikkiso Co., Ltd., UPA).
  • the average particle size of the sintered metal is obtained by processing the sintered metal into a thin piece by focused ion beam (FIB) processing, and a predetermined region (for example, 5 ⁇ m ⁇ 5 ⁇ m) of the thin piece sample, It can be obtained by photographing using a transmission electron microscope (TEM) and analyzing the obtained image.
  • FIB focused ion beam
  • TEM transmission electron microscope
  • the mixture of metal powders includes at least two metal powders having different melting points, such as two, three, or four metal powders.
  • the combination of the metal powder that is the main component of the metal sintered body and the metal powder having a low melting point is not particularly limited, and examples thereof include a combination of Ni and Cu.
  • the metal sintered body has a high gap.
  • the porosity of the sintered metal body may be preferably 30% or more, more preferably 40% or more.
  • 90% or less is preferable and 80% or less is more preferable.
  • porosity refers to the proportion of voids in a high specific surface area conductive substrate.
  • the porosity can be measured as follows.
  • the voids of the high specific surface area conductive substrate can be finally filled with the dielectric layer and the second electrode in the process of manufacturing the capacitor, but the “void ratio” is filled in this way. Calculated by considering the filled material as voids.
  • a high specific surface area conductive substrate is processed into a thin piece by focused ion beam (FIB) processing.
  • a predetermined region for example, 5 ⁇ m ⁇ 5 ⁇ m
  • TEM transmission electron microscope
  • the thickness of the metal sintered body, that is, the high specific surface area conductive substrate is not particularly limited and can be appropriately selected according to the purpose.
  • the thickness is 5 ⁇ m or more, preferably 10 ⁇ m or more, and more preferably 20 ⁇ m or less. , Preferably 1000 ⁇ m or less, more preferably 300 ⁇ m or less, and even more preferably 50 ⁇ m or less.
  • the thickness of the high specific surface area conductive substrate means the thickness of the high specific surface area conductive substrate when it is assumed that all the pores are filled.
  • the capacitance forming part 2 is formed by forming the dielectric layer 5 and the second electrode 6 on the metal sintered body as the first electrode 4 of the recess 22 (FIG. 9A). (B)).
  • the material forming the dielectric layer 5 is not particularly limited as long as it is insulative, but preferably, AlO x (for example, Al 2 O 3 ), SiO x (for example, SiO 2 ), AlTiO x , SiTiO x , HfO x, TaO x, ZrO x , HfSiO x, ZrSiO x, TiZrO x, TiZrWO x, TiO x, SrTiO x, PbTiO x, BaTiO x, BaSrTiO x, BaCaTiO x, metal oxides such as SiAlO x; AlN x, Metal nitrides such as SiN x , AlScN x ; or metal oxynitrides such as AlO x N y , SiO x N y , HfSiO x N y , SiC x O y Nz, AlO
  • x, y, and z attached to O and N may be any value greater than 0, and the abundance ratio of each element including a metal element is arbitrary. Further, a layered compound composed of a plurality of layers having different dielectric layers may be used.
  • the thickness of the dielectric layer is not particularly limited, but is preferably 3 nm to 100 nm, for example, and more preferably 5 nm to 50 nm. By setting the thickness of the dielectric layer to 3 nm or more, it is possible to increase the insulation and to reduce the leakage current. Further, by setting the thickness of the dielectric layer to 100 nm or less, it is possible to obtain a larger capacitance.
  • the dielectric layer is preferably a vapor phase method such as a vacuum deposition method, a CVD method, a sputtering method, an atomic layer deposition method (ALD), a pulsed laser deposition method (PLD: Pulsed Laser Deposition), or the like. It is formed by a method using a critical fluid.
  • the ALD method is more preferable because a more uniform and dense film can be formed in the fine pores of the high porosity portion.
  • the material constituting the second electrode 6 is not particularly limited as long as it is conductive, but Ni, Cu, Al, W, Ti, Ag, Au, Pt, Zn, Sn, Pb, Fe, Cr, Mo, Ru , Pd, Ta and their alloys such as CuNi, AuNi, AuSn, and metal nitrides such as TiN, TiAlN, TiON, TiAlON, and TaN, metal oxynitrides, conductive polymers (eg, PEDOT (poly (3, 4-ethylenedioxythiophene)), polypyrrole, polyaniline) and the like, and TiN and TiON are preferred.
  • PEDOT poly (3, 4-ethylenedioxythiophene)
  • polypyrrole polyaniline
  • the thickness of the second electrode is not particularly limited, but is preferably 3 nm or more, for example, and more preferably 10 nm or more. By setting the thickness of the second electrode to 3 nm or more, the resistance of the second electrode itself can be reduced.
  • the second electrode 6 may be formed by an ALD method.
  • the capacitance of the capacitor can be increased.
  • the second electrode can be coated by a method such as CVD, plating, bias sputtering, Sol-Gel method, or conductive polymer filling, which can substantially fill the pores of the substrate. May be formed.
  • a conductive film is formed on the dielectric layer by ALD, and then the second electrode is formed by filling the pores with a conductive material, preferably a substance having a lower electrical resistance, by another method. May be.
  • ESR Equivalent Series Resistance
  • the second extraction electrode 8 is formed on the second electrode 6 (FIGS. 10A and 10B).
  • the material constituting the second extraction electrode 8 is not particularly limited, and examples thereof include metals and alloys such as Au, Pb, Pd, Ag, Sn, Ni, and Cu, and conductive polymers.
  • the method for forming the second lead electrode 8 is not particularly limited, and for example, CVD, electrolytic plating, electroless plating, vapor deposition, sputtering, baking of a conductive paste, etc. can be used. Electrolytic plating, electroless plating, vapor deposition Sputtering or the like is preferable.
  • a rewiring layer is formed on the upper surface of the capacitor, and further, upper surface electrodes 11 and 12 are formed thereon (FIGS. 11A and 11B).
  • the rewiring layer includes an insulating layer 14 and a via 15.
  • the rewiring layer may have wiring.
  • the insulating layer has vias penetrating the insulating layer (and / or wiring formed on the insulating layer), and is laminated so that these are electrically connected.
  • upper surface electrodes 11 and 12 are formed on the rewiring layer.
  • the upper surface electrodes 11 and 12 are electrically connected to the via 15 exposed at the upper part of the rewiring layer.
  • the redistribution layer has a function of converting the electrode pitch of the capacitor into a pitch suitable for connection to another electrical element such as a circuit board. Further, when the capacitance forming portion 2 protrudes from the recess, unevenness may occur on the upper surface of the capacitor 1a. However, the rewiring layer covers such unevenness and can flatten the upper surface of the capacitor.
  • the material constituting the insulating layer 14 is not particularly limited as long as it is an insulating material, and a resin or a ceramic is used, preferably a resin, more preferably a heat-resistant resin, specifically, polyimide. , Polybenzoxazole, polyethylene terephthalate, benzocyclobutene resin, epoxy resin and the like. Moreover, the filler for adjusting a linear expansion coefficient, for example, Si filler etc., may be included.
  • the thickness of the insulating layer 14 is not particularly limited, but may be, for example, 0.5 ⁇ m or more and 1.0 mm or less, preferably 1 ⁇ m or more and 200 ⁇ m or less, for example, 10 ⁇ m or more and 100 ⁇ m or less.
  • the number of the insulating layers 14 is not particularly limited, and may be, for example, one layer, or may be 2 or more and 10 or less, preferably 3 or more and 6 or less.
  • the material constituting the via 15 is not particularly limited as long as it is conductive, and examples thereof include Au, Pb, Pd, Ag, Sn, Ni, Cu, and alloys containing these.
  • the material constituting the via 15 is preferably Cu.
  • the material constituting the wiring is not particularly limited as long as it is conductive, and examples thereof include Au, Pb, Pd, Ag, Sn, Ni, Cu, and alloys containing these.
  • the material constituting the wiring is preferably Cu.
  • the method for forming the insulating layer 14 is not particularly limited.
  • the insulating layer 14 can be formed by applying a resin and then curing the resin.
  • a resin coating method spin coating, dispenser coating, spray coating, screen printing, or the like can be used.
  • the insulating layer may be formed by attaching a separately formed insulating sheet.
  • the method for forming the via hole is not particularly limited, but laser processing, photo via processing, or the like can be used, and photo via processing is preferably used.
  • the method for forming the via 15 and the wiring is not particularly limited, and for example, electrolytic plating, electroless plating, CVD, vapor deposition, sputtering, conductive paste baking, screen printing, or the like can be used. Electrolytic plating or electroless plating is preferable because electrical connection such as between vias and wiring can be more reliably performed.
  • the material constituting the upper surface electrodes 11 and 12 is not particularly limited as long as it is conductive, and examples thereof include Au, Pb, Pd, Ag, Sn, Ni, Cu, and alloys containing these.
  • the material constituting the top electrode is preferably Cu.
  • an insulating layer may be separately formed, and then a via and a wiring may be formed.
  • an insulating sheet having a via and a wiring may be formed, It may be pasted.
  • the bottom surface of the silicon wafer 21 is removed to expose the first extraction electrode 7 (FIGS. 12A and 12B). After removal, the remaining silicon wafer forms the silicon portion 3 of the capacitor 1a.
  • the removal of the silicon wafer is performed such that when the capacitor is projected in the thickness direction, the area occupied by the silicon wafer (silicon part) below the capacitance forming part is 50% or less, preferably 80% or less. . In one embodiment, the area occupied by the silicon wafer (silicon part) below the capacitance forming part is 0%, that is, there is no silicon part below the capacitance forming part.
  • the silicon portion exists in the outer peripheral portion (rounded corner portion) of the bottom surface of the capacitance forming portion 2. In this way, by allowing the silicon portion to exist at the edge of the bottom surface of the capacitance forming portion, it is possible to suppress peeling of a layer under the capacitance forming portion, for example, the first extraction electrode.
  • the height of the obtained capacitor 1a is reduced by removing the bottom surface of the silicon wafer 21. That is, it is advantageous for miniaturization and high capacity.
  • the method for removing the silicon wafer is not particularly limited, and examples thereof include grind, laser, and etching.
  • the width of the silicon part 3 obtained after the removal of the silicon wafer 21 is, for example, 10 ⁇ m or more and 1 mm or less, Preferably, it may be 20 ⁇ m or more and 500 ⁇ m or less, more preferably 30 ⁇ m or more and 200 ⁇ m or less.
  • the bottom electrode 10 is formed on the bottom surface of the capacitor (FIGS. 13A and 13B).
  • the material constituting the bottom electrode 10 is not particularly limited as long as it is conductive, and examples thereof include Au, Pb, Pd, Ag, Sn, Ni, Cu, and alloys containing these.
  • the material constituting the bottom electrode 10 is preferably Cu.
  • the formation method of the bottom electrode 10 is not particularly limited, and for example, electrolytic plating, electroless plating, CVD, vapor deposition, sputtering, baking of conductive paste, screen printing, or the like can be used. Electrolytic plating or electroless plating is preferable because the electrical connection between the first lead electrode and the through electrode and the bottom electrode can be made more reliable.
  • the capacitor 1a of the first embodiment is manufactured.
  • the capacitor 1a is manufactured as a single capacitor, but is preferably obtained as a collective substrate of capacitors.
  • the assembly substrate can be divided into capacitors using a dicing blade, various laser devices, a dicer, various blades, and a mold.
  • the capacitor of the present invention is advantageous in reducing the height because the silicon portion is not substantially present below the capacitance forming portion.
  • the capacitor can be reduced in height, a rewiring layer can be easily installed, and connection to various electric elements, electronic devices, and the like is facilitated.
  • the silicon part is present on the side of the capacitance forming part, it is excellent in strength. Therefore, a capacitor structure that is inferior in strength but has a high capacitance, such as a structure using the sintered body, a structure using a conductive porous substrate, or the like can be employed as the capacitance forming portion.
  • the capacitor of the present invention can be manufactured as a collective substrate, the size and capacitance of the entire capacitor can be easily adjusted by adjusting the size of each block and the silicon part that forms the wall surface. can do.
  • the capacitor 1a can be manufactured by another manufacturing method.
  • the manufacturing method 2 of this embodiment is demonstrated below.
  • the manufacturing method 2 is the same as the manufacturing method 1 described above, from the preparation of the silicon wafer 21 (FIG. 4) to the formation of the first extraction electrode 7 (FIG. 6).
  • the manufacturing method 2 after forming the 1st extraction electrode 7, the bottom face of the silicon wafer 21 is removed and the 1st extraction electrode 7 is exposed. Thereby, the silicon part 3 is formed. Next, the bottom electrode 10 is formed on the bottom surface of the capacitor (FIGS. 14A and 14B). These steps are performed in the same manner as the removal of the silicon wafer 21 and the formation of the bottom electrode 10 in the manufacturing method 1 described above.
  • the carrier 23 is provided on the bottom surface of the capacitor (FIGS. 15A and 15B).
  • the carrier 23 is not particularly limited, but a resin film such as an acrylic resin film, a polyvinyl chloride resin film, a polyethylene terephthalate (PET) film, or the like is preferable.
  • a resin film such as an acrylic resin film, a polyvinyl chloride resin film, a polyethylene terephthalate (PET) film, or the like is preferable.
  • the carrier 23 may be formed directly on the bottom surface of the capacitor, or a separately formed film may be attached. It is preferable to attach a separately formed resin film.
  • the through electrode 13 penetrating the silicon wafer 21 is formed (FIGS. 16A and 16B). Specifically, the through electrode 13 is formed by forming a through hole in the silicon wafer 21 and filling the obtained through hole with a conductive material.
  • the through electrode in the manufacturing method 2 is formed in the same manner as the through electrode in the manufacturing method 1 except that the through hole is formed so as to pass through the silicon wafer 21 and not through the bottom electrode 10 and the carrier 23. Can do.
  • the first electrode 4 is formed on the first lead electrode 7 in the recess 22, and the dielectric layer 5 and the second electrode 6 are formed on the first electrode 4, thereby forming the capacitance forming portion 2.
  • the rewiring layer 16 is formed on the upper surface of the capacitor (FIGS. 17A and 17B).
  • the first electrode 4, the dielectric layer 5, the second electrode 6 and the rewiring layer 16 are formed in the same manner as the first electrode 4, the dielectric layer 5, the second electrode 6 and the rewiring layer of the manufacturing method 1 described above. be able to.
  • the carrier 23 is removed, and the capacitor 1a can be manufactured.
  • the capacitor 1a can be manufactured by still another manufacturing method.
  • the manufacturing method 3 of this embodiment is demonstrated below.
  • the silicon wafer 21 is prepared, and the bottom electrode 10 is formed on the silicon wafer 21 (FIGS. 18A and 18B).
  • the bottom electrode 10 can be formed in the same manner as the bottom electrode of the manufacturing method 1 described above.
  • the carrier 23 is installed on the bottom surface of the silicon wafer 21 (FIGS. 19A and 19B).
  • the carrier 23 can be installed in the same manner as the carrier of the manufacturing method 2 described above.
  • the upper surface of the silicon wafer 21 may be removed and the thickness of the silicon wafer 21 may be adjusted.
  • the removal of the silicon wafer 21 can be performed in the same manner as in the manufacturing method 1 described above.
  • the recess 22 is formed on the silicon wafer 21, and the first extraction electrode 7 is formed on the bottom surface of the recess 22.
  • the through electrode 13 penetrating the silicon wafer 21 is formed.
  • the first electrode 4 is formed on the first lead electrode 7 in the recess 22, and the dielectric layer 5 and the second electrode 6 are formed on the first electrode 4, thereby forming the capacitance forming portion 2.
  • the rewiring layer 16 is formed on the upper surface of the capacitor (FIGS. 20A and 20B).
  • the carrier 23 is removed, and the capacitor 1a can be manufactured.
  • the carrier 23 when the capacitor 1a is manufactured as a collective substrate, the carrier 23 may be removed and then divided into capacitors, or the carrier 23 may be removed after being divided into capacitors. May be.
  • FIG. 21 shows a schematic cross-sectional view of a capacitor 1b according to another embodiment of the present invention.
  • the capacitor 1b is characterized by having a redistribution layer on the back surface as compared with the capacitor 1a.
  • the capacitor 1 b has four capacitance forming portions 32, and has a silicon portion 33 around each capacitance forming portion 32.
  • a first extraction electrode 37 is provided below the capacitance forming portion 32, and a second extraction electrode 38 is provided above the capacitance forming portion 32.
  • the first lead electrode 37 is electrically connected to the first electrode of the capacitance forming portion 32
  • the second lead electrode 38 is electrically connected to the second electrode of the capacitance forming portion 32.
  • first redistribution layer 45 electrically connected to the first extraction electrode 37 and a second redistribution layer 46 electrically connected to the second extraction electrode 38.
  • Rewiring is performed by the rewiring layers 45 and 46, the through electrode 47, and the via 48, the first electrode of the capacitance forming portion 32 is electrically connected to the upper surface electrode 41 and the lower surface electrode 43, and the second electrode is the upper surface.
  • the electrode 42 and the lower electrode 44 are electrically connected.
  • connection to other electric elements, electronic devices, etc. becomes easier.
  • FIG. 3 A schematic cross-sectional view of a capacitor 1c according to another embodiment of the present invention is shown in FIG.
  • the capacitor 1c of the present embodiment is characterized in that the through electrode is provided not through the silicon portion but through the capacitance forming portion as compared with the capacitor 1a.
  • the capacitor 1 c has four capacitance forming portions 52, and a silicon portion 53 around each capacitance forming portion 52.
  • a first extraction electrode 57 is provided below the capacitance forming portion 52, and a second extraction electrode 58 is provided above the capacitance forming portion 52.
  • the first lead electrode 57 is electrically connected to the first electrode of the capacitance forming portion 52, and the second lead electrode 58 is electrically connected to the second electrode of the capacitance forming portion 52.
  • a redistribution layer 65 electrically connected to the second extraction electrode 58 is provided on the upper surface of the capacitor.
  • a bottom electrode 60 is provided on the bottom surface of the capacitor.
  • a through electrode 63 is provided so as to penetrate the center of the capacitance forming portion 52. Rewiring is performed by the bottom electrode 60, the through electrode 63, and the rewiring layer 65, the first electrode of the capacitance forming portion 52 is electrically connected to the upper surface electrode 61, and the second electrode is electrically connected to the upper surface electrode 62. Has been.
  • the through electrode through the capacitance forming portion
  • the strength of the capacitor is further increased. Therefore, the thickness of the capacitor can be further reduced. Further, the width of the silicon portion on the side surface can be reduced.
  • the capacitor of the present invention has been described based on the capacitors 1a, 1b, and 1c.
  • the capacitor of the present invention is not limited to the above-described embodiment and manufacturing method, and the design is changed without departing from the gist of the present invention. Is possible.
  • the capacitor of the present invention only needs to have a capacitance forming portion having a first electrode-dielectric layer-second electrode structure and a silicon portion located on the side thereof.
  • the extraction electrode, the bottom electrode, the through electrode, the top electrode, the bottom electrode, the rewiring layer, and the like are not essential elements and may not exist.
  • the capacitance forming portion 2 is surrounded by the silicon portion 3, but the present invention is not limited to this.
  • the silicon portion may exist only on one, two, or three side surfaces of the capacitance forming portion.
  • the capacitors 1a to 1c have four capacitance forming portions 2, but the present invention is not limited to this.
  • the capacitance forming unit may be only one, or may be two, three, or five or more.
  • the capacitance can be easily adjusted.
  • the strength of the capacitor can be increased.
  • Capacitor 1a has a capacitance forming portion including a sintered metal body as a first electrode, a dielectric layer located on the first electrode, and a second electrode located on the dielectric layer.
  • the present invention is not limited to this.
  • the capacitance formation having a first electrode-dielectric layer-second electrode structure is performed on a high specific surface area conductive substrate as a first electrode and a high specific surface area conductive substrate. It may be a capacitance formation comprising a dielectric layer located and a second electrode located on the dielectric layer.
  • Examples of the high specific surface area conductive base material include a conductive porous base material in addition to the above-described metal sintered body.
  • the conductive porous substrate has a porous structure, and its material and configuration are not limited as long as the surface is conductive.
  • examples of the conductive porous substrate include a porous metal substrate, a substrate in which a conductive layer is formed on the surface of a porous silica material, a porous carbon material, or a porous ceramic sintered body.
  • the conductive porous substrate is a porous metal substrate.
  • the metal constituting the porous metal substrate examples include aluminum, tantalum, nickel, copper, titanium, niobium and iron metals, and alloys such as stainless steel and duralumin.
  • the porous metal substrate is an aluminum porous substrate.
  • a separately manufactured capacitor may be incorporated in the recess 22.
  • Such a capacitor is not particularly limited, and various capacitors can be used.
  • a multilayer capacitor, a winding capacitor, a film capacitor, an electrolytic capacitor, or the like can be used.
  • the capacitor of the present invention has a high capacitance, it is suitably used for various electronic devices.

Abstract

本発明は、第一電極－誘電体層－第二電極構造を有する静電容量形成部と、シリコン部とを有するコンデンサであって、前記静電容量形成部の側方の少なくとも一部に、前記シリコン部が存在し、コンデンサを厚み方向に投影したときに、前記静電容量形成部の下方において前記シリコン部が占める領域が、５０％以下であるコンデンサを提供する。

Description

コンデンサ
　本発明は、コンデンサに関する。
　近年、電子機器の高密度実装化に伴って、より高静電容量を有するコンデンサが求められている。このようなコンデンサとして、例えば、特許文献１には、基板上に、多孔金属焼結体と誘電体層と上部電極とを有するコンデンサ構造を形成したコンデンサが開示されている。
米国特許第８，０８４，８４１号
　特許文献１に記載のように、シリコンなどから成る基板上に、多孔金属焼結体と誘電体層と上部電極とを有するコンデンサ構造を形成したコンデンサは、高静電容量を達成できるが、基板がコンデンサの一の主表面上に存在し、その厚みの分、コンデンサが大きくなるという問題がある。近年の電子機器の高密度実装化に伴って、電子部品の小型化が望まれているところ、上記のようにコンデンサの厚みが大きくなることは好ましくない。
　従って、本発明は、高静電容量を有し、かつ、小型化に有利なコンデンサを提供することを目的とする。
　本発明者らは、上記の問題を解決するために鋭意検討した結果、コンデンサの静電容量形成部がシリコン基材に組み込まれたコンデンサにおいて、上記静電容量形成部の下方に、シリコン基材ができるだけ存在しないようにすることにより、小型化に有利なコンデンサを提供できることを見出し、本発明に至った。
　従って、本発明は、
　第一電極－誘電体層－第二電極構造を有する静電容量形成部と
　シリコン部と
を有するコンデンサであって、
　前記静電容量形成部の側方の少なくとも一部に、前記シリコン部が存在し、
　コンデンサを厚み方向に投影したときに、前記静電容量形成部の下方において前記シリコン部が占める領域が、５０％以下である、コンデンサ
を提供する。
　本発明によれば、第一電極－誘電体層－第二電極構造を有する静電容量形成部とシリコン部とを有するコンデンサにおいて、該シリコン部を、該静電容量形成部の側方の少なくとも一部に配置し、さらに、該静電容量形成部の下方においてシリコン部が占める領域が５０％以下となるようにすることにより、厚みが小さく、高静電容量を有するコンデンサを提供することができる。
図１は、本発明の１つの実施形態におけるコンデンサ１ａの概略平面図である。 図２は、図１に示すコンデンサ１ａの概略断面図である。 図３は、図１に示すコンデンサ１ａの静電容量形成部２の概略断面図である。 図４（ａ）は、図１～３に示すコンデンサ１ａの製造方法１を説明するための概略平面図である。図４（ｂ）は、図１～３に示すコンデンサ１ａの製造方法１を説明するための概略断面図である。 図５（ａ）は、図１～３に示すコンデンサ１ａの製造方法１を説明するための概略平面図である。図５（ｂ）は、図１～３に示すコンデンサ１ａの製造方法１を説明するための概略断面図である。 図６（ａ）は、図１～３に示すコンデンサ１ａの製造方法１を説明するための概略平面図である。図６（ｂ）は、図１～３に示すコンデンサ１ａの製造方法１を説明するための概略断面図である。 図７（ａ）は、図１～３に示すコンデンサ１ａの製造方法１を説明するための概略平面図である。図７（ｂ）は、図１～３に示すコンデンサ１ａの製造方法１を説明するための概略断面図である。 図８（ａ）は、図１～３に示すコンデンサ１ａの製造方法１を説明するための概略平面図である。図８（ｂ）は、図１～３に示すコンデンサ１ａの製造方法１を説明するための概略断面図である。 図９（ａ）は、図１～３に示すコンデンサ１ａの製造方法１を説明するための概略平面図である。図９（ｂ）は、図１～３に示すコンデンサ１ａの製造方法１を説明するための概略断面図である。 図１０（ａ）は、図１～３に示すコンデンサ１ａの製造方法１を説明するための概略平面図である。図１０（ｂ）は、図１～３に示すコンデンサ１ａの製造方法１を説明するための概略断面図である。 図１１（ａ）は、図１～３に示すコンデンサ１ａの製造方法１を説明するための概略平面図である。図１１（ｂ）は、図１～３に示すコンデンサ１ａの製造方法１を説明するための概略断面図である。 図１２（ａ）は、図１～３に示すコンデンサ１ａの製造方法１を説明するための概略平面図である。図１２（ｂ）は、図１～３に示すコンデンサ１ａの製造方法１を説明するための概略断面図である。 図１３（ａ）は、図１～３に示すコンデンサ１ａの製造方法１を説明するための概略平面図である。図１３（ｂ）は、図１～３に示すコンデンサ１ａの製造方法１を説明するための概略断面図である。 図１４（ａ）は、図１～３に示すコンデンサ１ａの製造方法１を説明するための概略平面図である。図１４（ｂ）は、図１～３に示すコンデンサ１ａの別の製造方法１を説明するための概略断面図である。 図１５（ａ）は、図１～３に示すコンデンサ１ａの製造方法２を説明するための概略平面図である。図１５（ｂ）は、図１～３に示すコンデンサ１ａの製造方法２を説明するための概略断面図である。 図１６（ａ）は、図１～３に示すコンデンサ１ａの製造方法２を説明するための概略平面図である。図１６（ｂ）は、図１～３に示すコンデンサ１ａの製造方法２を説明するための概略断面図である。 図１７（ａ）は、図１～３に示すコンデンサ１ａの製造方法２を説明するための概略平面図である。図１７（ｂ）は、図１～３に示すコンデンサ１ａの製造方法２を説明するための概略断面図である。 図１８（ａ）は、図１～３に示すコンデンサ１ａの製造方法３を説明するための概略平面図である。図１８（ｂ）は、図１～３に示すコンデンサ１ａの製造方法３を説明するための概略断面図である。 図１９（ａ）は、図１～３に示すコンデンサ１ａの製造方法３を説明するための概略平面図である。図１９（ｂ）は、図１～３に示すコンデンサ１ａの製造方法３を説明するための概略断面図である。 図２０（ａ）は、図１～３に示すコンデンサ１ａの製造方法３を説明するための概略平面図である。図２０（ｂ）は、図１～３に示すコンデンサ１ａの製造方法３を説明するための概略断面図である。 図２１は、本発明の別の実施形態におけるコンデンサ１ｂの概略平面図である。 図２２は、本発明の別の実施形態におけるコンデンサ１ｃの概略平面図である。
　本発明のコンデンサについて、以下、図面を参照しながら詳細に説明する。但し、下記実施形態のコンデンサおよび各構成要素の形状および配置等は、図示する例に限定されない。
（実施形態１）
　本実施形態のコンデンサ１ａの上方から見た平面図を図１に、ｘ－ｘに沿った断面図を図２に、静電容量形成部２の拡大断面図を図３に模式的に示す。尚、図２において、本来貫通電極１３は断面に現れず、断面の奥および手前に存在するが、説明のため点線で示している。図１～図３に示されるように、本実施形態のコンデンサ１ａは、４つの静電容量形成部２を有し、各静電容量形成部２の周囲にシリコン部３を有する。静電容量形成部２は、第一電極４としての高比表面積導電性基材と、第一電極４上に位置する誘電体層５と、誘電体層５上に位置する第二電極６とを有して成る。静電容量形成部２の下方には第一引き出し電極７が、上方には第二引き出し電極８が設けられている。第一引き出し電極７は、静電容量形成部２の第一電極４に電気的に接続され、第二引き出し電極８は、静電容量形成部２の第二電極６に電気的に接続されている。コンデンサの底面には、底面電極１０が設けられている。さらに、底面電極１０、上面電極１１，１２、貫通電極１３、絶縁層１４およびビア１５により再配線され、静電容量形成部２の第一電極４は上面電極１１に電気的に接続され、第二電極６は上面電極１２に電気的に接続されている。コンデンサ１ａにおいて、上面電極１１および１２間に電圧を印加することにより、第一電極４および第二電極６間に電圧が印加され、誘電体層５に電荷を蓄積することができる。
（製造方法１）
　上記のようなコンデンサ１ａは、例えば以下のようにして製造される。
　まず、シリコンウエハ２１を準備する（図４（ａ）および（ｂ））。シリコンウエハ２１は板状である。シリコンウエハ２１の厚みは、製造すべき静電容量形成部２の厚みに応じて適宜決定される。
　次に、シリコンウエハ２１上に、凹部２２を形成する（図５（ａ）および（ｂ））。凹部の大きさは、製造すべき静電容量形成部２の大きさに応じて適宜決定される。
　上記凹部の形状は、特に限定されず、製造すべき静電容量形成部２の大きさに応じて適宜決定される。例えば、凹部の形状は、その断面形状が長方形、台形等いずれの形状であってもよい。凹部の形状は、好ましくは、図３に示されるように、略直方体であって、壁面と底面が交わる角部が丸みを帯びた形状が好ましい。このような形状とすることにより、後の工程で、静電容量形成部２の底面上のシリコンウエハを除去した後も、角部にシリコンウエハが残り、第一引き出し電極７の剥離を防止することができる。
　上記凹部２２の大きさは、略直方体である場合、例えば、縦および横が５０μｍ以上２ｍｍ以下、好ましくは３０μｍ以上１ｍｍ以下、より好ましくは５０μｍ以上５００μｍ以下であり、深さが１０μｍ以上５００μｍ以下、好ましくは２０μｍ以上２００μｍ以下ｍ、より好ましくは２０μｍ以上１００μｍ以下であり得る。
　上記凹部の形成方法としては、特に限定されないが、例えば、レーザー、エッチング等を用いる方法が挙げられる。
　次に、凹部２２の底面（角部も含む）に、第一引き出し電極７を形成する（図６（ａ）および（ｂ））。
　上記第一引き出し電極７を構成する材料は、特に限定されないが、例えば、Ａｕ、Ｐｂ、Ｐｄ、Ａｇ、Ｓｎ、Ｎｉ、Ｃｕ等の金属および合金などが挙げられる。
　上記第一引き出し電極７の厚みは、特に限定されないが、好ましくは０．１μｍ以上１００μｍ以下、より好ましくは０．５μｍ以上５０μｍ以下、さらに好ましくは０．５μｍ以上１０μｍ以下、例えば１μｍ以上５μｍ以下であり得る。
　上記第一引き出し電極７の形成方法は、特に限定されず、例えば化学蒸着（ＣＶＤ：Chemical Vapor Deposition）、電解めっき、無電解めっき、蒸着、スパッタ、導電性ペーストの焼き付け等を用いることができ、電解めっき、無電解めっき、蒸着またはスパッタが好ましく、電解めっきがより好ましい。
　次に、シリコンウエハ２１を貫通する貫通電極１３を形成する（図７（ａ）および（ｂ））。具体的には、シリコンウエハ２１に貫通孔を形成し、得られた貫通孔に導電性材料を充填することにより、貫通電極１３を形成する。
　上記貫通電極１３用の貫通孔の形成方法としては、特に限定されないが、例えば、レーザー、エッチング等を用いる方法が挙げられる。
　上記貫通電極１３を構成する導電性材料は、貫通孔において、シリコンウエハ２１の上面から下面まで連続して存在すればよい。従って、導電性材料は、貫通孔の壁面上に層を形成するように充填されてもよく、貫通孔の全体に完全に充填されていてもよい。好ましくは、貫通孔は、導電性物質により完全に充填されている。この貫通孔内部の導電性材料、即ち貫通電極１３により、シリコンウエハ２１の上面と下面の間の導通を確保することが可能になる。
　上記導電性材料は、特に限定されないが、例えば、Ａｕ、Ｐｂ、Ｐｄ、Ａｇ、Ｓｎ、Ｎｉ、Ｃｕ等の金属および合金などが挙げられる。
　上記貫通孔の内部に導電性材料を充填する方法としては、例えばＣＶＤ、電解めっき、無電解めっき、蒸着、スパッタ、導電性ペーストの焼き付け等が挙げられる。
　次に、凹部２２の第一引き出し電極７上に、第一電極４としての高比表面積導電性基材である金属焼結体を形成する（図８（ａ）および（ｂ））。
　上記金属焼結体は、１種または２種以上の金属粉を焼成することにより、得ることができる。金属焼結体は、凹部２２において金属粉を焼成して形成してもよく、別途金属粉を焼成して得られた金属焼結体を凹部２２に設置してもよい。好ましくは、金属焼結体は、凹部２２において金属粉を焼成して形成される。
　上記のような金属焼結体からなる第一電極を用いたコンデンサは、表面積が非常に大きいことから、より高い静電容量密度を得ることができる。
　ここに、本明細書において「金属粉」とは、金属粒子の集合物であり、粒度分布が実質的に１つのピークを示すものを意味する。即ち、同じ構成元素、例えばＮｉから成る金属粉であっても、粒度分布が異なれば、異なる金属粉とみなす。また、金属粉の形状は、特に限定されず、球状、楕円状、針状、棒状、ワイヤー状等であってもよい。
　好ましい態様において、金属焼結体は、少なくとも２種の金属粉を混合して焼成することにより得ることができる。このように２種以上の金属粉を混合して焼成することにより、高い強度を有する高比表面積導電性基材を得ることができ、高静電容量密度および高強度を両立することができる。
　金属粉を構成する材料としては、導電性であれば特に限定されないが、例えば、Ａｌ、Ｔｉ、Ｔａ、Ｎｂ、Ｎｉ、Ｃｕ、Ｗ、Ｍｏ、Ａｕ、Ｉｒ、Ａｇ、Ｒｈ、Ｒｕ、Ｃｏ、Ｆｅ、またはこれらの合金が挙げられる。
　好ましくは、金属粉を構成する金属は、Ｎｉ、Ｃｕ、Ｗ、Ｍｏ、Ａｕ、Ｉｒ、Ａｇ、Ｒｈ、Ｒｕ、ＣｏまたはＦｅである。このような材料を用いることにより、金属焼結体の等価直列抵抗（ＥＳＲ：Equivalent Series Resistance）を低減することができる。また、これらの材料は、比抵抗が低く、高融点であることから、高温でのアニール処理が可能であり、下記の工程において高品質の誘電体膜を得ることができる。
　一の態様において、金属粉の混合物は、平均粒径が異なる少なくとも２種、例えば２種、３種または４種の金属粉を含む。平均粒径が異なる金属粉を用いることにより、より低温で焼成した場合であっても焼結体の強度が向上する。
　ここに、金属粉の「平均粒径」とは、平均粒径Ｄ５０（体積基準の累積百分率５０％相当粒径）を意味する。かかる平均粒径Ｄ５０は、例えば動的光散乱式粒度分析計（日機装株式会社製、ＵＰＡ）により測定することができる。
　また、金属焼結体における平均粒径は、金属焼結体を集束イオンビーム（ＦＩＢ：Focused Ion Beam）加工で薄片に加工し、この薄片試料の所定の領域（例えば、５μｍ×５μｍ）を、透過型電子顕微鏡（ＴＥＭ：Transmission Electron Microscope）を用いて撮影し、得られた画像を画像解析することにより求めることができる。
　別の態様において、金属粉の混合物は、融点が異なる少なくとも２種、例えば２種、３種または４種の金属粉を含む。融点が異なる金属粉を用いることにより、より低温で焼成した場合であっても焼結体の強度が向上する。
　金属焼結体の主成分となる金属粉と、低融点の金属粉の組み合わせは、特に限定されないが、例えば、ＮｉとＣｕの組み合わせが挙げられる。
　上記金属焼結体は、高い空隙部を有する。金属焼結体の空隙率は、比表面積を大きくして、コンデンサの容量をより大きくする観点から、好ましくは３０％以上、より好ましくは４０％以上であり得る。また、機械的強度を高める観点から、９０％以下が好ましく、８０％以下がより好ましい。
　本明細書において、「空隙率」とは、高比表面積導電性基材において空隙が占める割合を言う。当該空隙率は、下記のようにして測定することができる。尚、上記高比表面積導電性基材の空隙は、コンデンサを作製するプロセスにおいて、最終的に誘電体層および第二電極などで充填され得るが、上記「空隙率」は、このように充填された物質は考慮せず、充填された箇所も空隙とみなして算出する。
　まず、高比表面積導電性基材を、集束イオンビーム（ＦＩＢ：Focused Ion Beam）加工で薄片に加工する。この薄片試料の所定の領域（例えば、５μｍ×５μｍ）を、透過型電子顕微鏡（ＴＥＭ：Transmission Electron Microscope）を用いて撮影する。得られた画像を画像解析することにより、高比表面積導電性基材の金属が存在する面積を求める。そして、下記等式から空隙率を計算することができる。
　　空隙率（％）＝（（測定面積－基材の金属が存在する面積）／測定面積）×１００
　上記金属焼結体、即ち高比表面積導電性基材の厚みは、特に限定されず、目的に応じて適宜選択することができ、例えば５μｍ以上、好ましくは１０μｍ以上であり、さらに好ましくは２０μｍ以下、好ましくは１０００μｍ以下、より好ましくは３００μｍ以下、さらに好ましくは５０μｍ以下であってもよい。尚、高比表面積導電性基材の厚みとは、細孔がすべて埋まっていると仮定した場合の高比表面積導電性基材の厚みを意味する。
　次に、凹部２２の第一電極４としての金属焼結体上に、誘電体層５および第二電極６を形成することにより、静電容量形成部２を形成する（図９（ａ）および（ｂ））。
　上記誘電体層５を形成する材料は、絶縁性であれば特に限定されないが、好ましくは、ＡｌＯｘ（例えば、Ａｌ２Ｏ３）、ＳｉＯｘ（例えば、ＳｉＯ２）、ＡｌＴｉＯｘ、ＳｉＴｉＯｘ、ＨｆＯｘ、ＴａＯｘ、ＺｒＯｘ、ＨｆＳｉＯｘ、ＺｒＳｉＯｘ、ＴｉＺｒＯｘ、ＴｉＺｒＷＯｘ、ＴｉＯｘ、ＳｒＴｉＯｘ、ＰｂＴｉＯｘ、ＢａＴｉＯｘ、ＢａＳｒＴｉＯｘ、ＢａＣａＴｉＯｘ、ＳｉＡｌＯｘ等の金属酸化物；ＡｌＮｘ、ＳｉＮｘ、ＡｌＳｃＮｘ等の金属窒化物；またはＡｌＯｘＮｙ、ＳｉＯｘＮｙ、ＨｆＳｉＯｘＮｙ、ＳｉＣｘＯｙＮｚ等の金属酸窒化物が挙げられ、ＡｌＯｘ、ＳｉＯｘ、ＳｉＯｘＮｙ、ＨｆＳｉＯｘが好ましい。なお、上記の式は、単に材料の構成を表現するものであり、組成を限定するものではない。即ち、ＯおよびＮに付されたｘ、ｙおよびｚは０より大きい任意の値であってもよく、金属元素を含む各元素の存在比率は任意である。また、誘電体層が異なる複数の層からなる層状化合物であっても構わない。
　上記誘電体層の厚みは、特に限定されないが、例えば３ｎｍ以上１００ｎｍ以下が好ましく、５ｎｍ以上５０ｎｍ以下がより好ましい。誘電体層の厚みを３ｎｍ以上とすることにより、絶縁性を高めることができ、漏れ電流を小さくすることが可能になる。また、誘電体層の厚みを１００ｎｍ以下とすることにより、より大きな静電容量を得ることが可能になる。
　上記誘電体層は、好ましくは、気相法、例えば真空蒸着法、ＣＶＤ法、スパッタ法、原子層堆積法（ＡＬＤ：Atomic Layer Deposition）、パルスレーザー堆積法（ＰＬＤ：Pulsed Laser Deposition）等または超臨界流体を用いる方法により形成される。高空隙率部の細孔の細部にまでより均質で緻密な膜を形成できることから、ＡＬＤ法がより好ましい。
　上記第二電極６を構成する材料は、導電性であれば特に限定されないが、Ｎｉ、Ｃｕ、Ａｌ、Ｗ、Ｔｉ、Ａｇ、Ａｕ、Ｐｔ、Ｚｎ、Ｓｎ、Ｐｂ、Ｆｅ、Ｃｒ、Ｍｏ、Ｒｕ、Ｐｄ、Ｔａおよびそれらの合金、例えばＣｕＮｉ、ＡｕＮｉ、ＡｕＳｎ、ならびにＴｉＮ、ＴｉＡｌＮ、ＴｉＯＮ、ＴｉＡｌＯＮ、ＴａＮ等の金属窒化物、金属酸窒化物、導電性高分子（例えば、ＰＥＤＯＴ（ポリ（３，４－エチレンジオキシチオフェン））、ポリピロール、ポリアニリン）などが挙げられ、ＴｉＮ、ＴｉＯＮが好ましい。
　上記第二電極の厚みは、特に限定されないが、例えば３ｎｍ以上が好ましく、１０ｎｍ以上がより好ましい。第二電極の厚みを３ｎｍ以上とすることにより、第二電極自体の抵抗を小さくすることができる。
　上記第二電極６は、ＡＬＤ法により形成してもよい。ＡＬＤ法を用いることにより、コンデンサの容量をより大きくすることができる。別法として、第二電極を被覆し、基材の細孔を実質的に埋めることのできる、ＣＶＤ、めっき、バイアススパッタ、Ｓｏｌ－Ｇｅｌ法、導電性高分子充填などの方法で、第二電極を形成してもよい。好ましくは、誘電体層上にＡＬＤ法で導電性膜を形成し、その上から他の手法により、導電性材料、好ましくはより電気抵抗の小さな物質で細孔を充填して第二電極を形成してもよい。このような構成とすることにより、効率的により高い容量密度および低い等価直列抵抗（ＥＳＲ：Equivalent Series Resistance）を得ることができる。
　次に、第二電極６上に、第二引き出し電極８を形成する（図１０（ａ）および（ｂ））。
　上記第二引き出し電極８を構成する材料は、特に限定されないが、例えば、Ａｕ、Ｐｂ、Ｐｄ、Ａｇ、Ｓｎ、Ｎｉ、Ｃｕ等の金属および合金、ならびに導電性高分子などが挙げられる。
　上記第二引き出し電極８の形成方法は、特に限定されず、例えばＣＶＤ、電解めっき、無電解めっき、蒸着、スパッタ、導電性ペーストの焼き付け等を用いることができ、電解めっき、無電解めっき、蒸着、スパッタ等が好ましい。
　次に、コンデンサの上面に再配線層を形成し、さらにその上に上面電極１１，１２を形成する（図１１（ａ）および（ｂ））。
　上記再配線層は、絶縁層１４およびビア１５を有して成る。また、一の態様において、再配線層は、配線を有していてもよい。再配線層において、絶縁層は、絶縁層を貫通するビア（および／または絶縁層上に形成された配線）を有し、これらが電気的に接続されるように積層される。また、再配線層上には、上面電極１１，１２が形成される。上面電極１１，１２は、再配線層の上部に露出したビア１５と電気的に接続される。再配線層は、コンデンサの電極ピッチを、回路基板等の他の電気要素に接続するのに適したピッチに変換する機能を有する。また、静電容量形成部２が凹部から突出した場合、コンデンサ１ａの上面に凹凸が生じ得るが、再配線層はこのような凹凸を覆い、コンデンサの上面を平坦化することができる。
　上記絶縁層１４を構成する材料は、絶縁性材料であれば特に限定されず、樹脂またはセラミックが用いられるが、好ましくは樹脂であり、より好ましくは耐熱性樹脂であり、具体的には、ポリイミド、ポリベンゾオキサゾール、ポリエチレンテレフタラート、ベンゾシクロブテン樹脂、エポキシ樹脂等が挙げられる。また、線膨張係数を調整するためのフィラー、例えばＳｉフィラー等を含んでいてもよい。
　上記絶縁層１４の厚みは、特に限定されないが、例えば、０．５μｍ以上１．０ｍｍ以下であり、好ましくは１μｍ以上２００μｍ以下、例えば１０μｍ以上１００μｍ以下であり得る。
　上記絶縁層１４の数は、特に限定されず、例えば１層であってもよく、または２層以上１０層以下、好ましくは３層以上６層以下であり得る。
　上記ビア１５を構成する材料としては、導電性であれば特に限定されず、例えば、Ａｕ、Ｐｂ、Ｐｄ、Ａｇ、Ｓｎ、Ｎｉ、Ｃｕ等、またはこれらを含む合金が挙げられる。ビア１５を構成する材料は、好ましくはＣｕである。
　上記配線を構成する材料としては、導電性であれば特に限定されず、例えば、Ａｕ、Ｐｂ、Ｐｄ、Ａｇ、Ｓｎ、Ｎｉ、Ｃｕ等、またはこれらを含む合金が挙げられる。配線を構成する材料は、好ましくは、Ｃｕである。
　上記絶縁層１４の形成方法は、特に限定されず、例えば、樹脂を塗布し、次いで硬化させることにより形成することができる。樹脂の塗布方法は、スピンコート塗布、ディスペンサ塗布、スプレー塗布、スクリーン印刷等を用いることができる。また、別途形成した絶縁シートを貼り付けることにより、絶縁層を形成してもよい。
　上記ビアホールの形成方法は、特に限定されないが、レーザー加工、フォトビア加工等を用いることができ、好ましくはフォトビア加工が用いられる。
　上記ビア１５および配線の形成方法は、特に限定されず、例えば電解めっき、無電解めっき、ＣＶＤ、蒸着、スパッタ、導電性ペーストの焼き付け、スクリーン印刷等を用いることができる。ビアと配線の間等の電気的接続をより確実にできることから、電解めっきまたは無電解めっきが好ましい。
　上記上面電極１１，１２を構成する材料としては、導電性であれば特に限定されず、例えば、Ａｕ、Ｐｂ、Ｐｄ、Ａｇ、Ｓｎ、Ｎｉ、Ｃｕ等、またはこれらを含む合金が挙げられる。上面電極を構成する材料は、好ましくはＣｕである。
　上記再配線層の形成方法としては、別法として、別途絶縁層を形成して、次いで、ビアおよび配線を形成してもよく、あるいは、ビアおよび配線を有する絶縁シートを形成して、これを貼り付けてもよい。
　上記上面電極１１，１２の形成方法は、特に限定されず、例えば電解めっき、無電解めっき、ＣＶＤ、蒸着、スパッタ、導電性ペーストの焼き付け、スクリーン印刷等を用いることができる。再配線層のビアまたは配線と上面電極の間の電気的接続をより確実にできることから、電解めっきまたは無電解めっきが好ましい。
　次に、シリコンウエハ２１の底面を除去し、第一引き出し電極７を露出させる（図１２（ａ）および（ｂ））。除去後、残ったシリコンウエハが、コンデンサ１ａのシリコン部３を形成する。
　上記シリコンウエハの除去は、コンデンサを厚み方向に投影したときに、静電容量形成部の下方においてシリコンウエハ（シリコン部）が占める領域が５０％以下、好ましくは８０％以下であるように行われる。一の態様において、静電容量形成部の下方においてシリコンウエハ（シリコン部）が占める領域は０％、即ち、静電容量形成部の下方にはシリコン部が存在しない。
　本実施形態においては、静電容量形成部２の底面の外周部（丸みを帯びた角部）にシリコン部が存在する。このようにシリコン部を静電容量形成部の底面の縁部に存在させることにより、静電容量形成部の下部にある層、例えば第一引き出し電極の剥離を抑制することができる。
　シリコンウエハ２１の底面を除去することにより、得られるコンデンサ１ａの高さが小さくなる。即ち、小型化および高容量化に有利である。
　シリコンウエハの除去方法としては、特に限定されないが、例えば、グラインド、レーザー、エッチング等が挙げられる。
　シリコンウエハ２１の除去後得られるシリコン部３の幅（本実施形態においては、静電容量形成部２の端に接触する面からコンデンサ１ａの側面までの距離）は、例えば、１０μｍ以上１ｍｍ以下、好ましくは２０μｍ以上５００μｍ以下、より好ましくは３０μｍ以上２００μｍ以下であり得る。
　次に、コンデンサの底面に、底面電極１０を形成する（図１３（ａ）および（ｂ））。
　上記底面電極１０を構成する材料としては、導電性であれば特に限定されず、例えば、Ａｕ、Ｐｂ、Ｐｄ、Ａｇ、Ｓｎ、Ｎｉ、Ｃｕ等、またはこれらを含む合金が挙げられる。底面電極１０を構成する材料は、好ましくはＣｕである。
　上記底面電極１０の形成方法は、特に限定されず、例えば電解めっき、無電解めっき、ＣＶＤ、蒸着、スパッタ、導電性ペーストの焼き付け、スクリーン印刷等を用いることができる。第一引き出し電極および貫通電極と底面電極の間の電気的接続をより確実にできることから、電解めっきまたは無電解めっきが好ましい。
　上記により、本実施形態１のコンデンサ１ａが製造される。
　尚、上記実施形態において、コンデンサ１ａは、１つのコンデンサとして製造されているが、好ましくは、コンデンサの集合基板として得られる。集合基板の各コンデンサへの分割は、ダイシングブレード、各種レーザー装置、ダイサー、各種刃物、金型を用いて行うことができる。
　本発明のコンデンサは、静電容量形成部の下方にシリコン部がほぼ存在しないことから、低背化に有利である。また、コンデンサは、低背化が可能であることから、再配線層を容易に設置することができ、多様な電気要素、電子機器等への接続が容易となる。
　また、静電容量形成部の側方にシリコン部が存在することから、強度に優れている。従って、静電容量形成部として、強度に劣るが高い静電容量を有するコンデンサ構造、例えば上記焼結体を用いた構造、導電性多孔基材を用いた構造などを採用することができる。
　上記したように、本願発明のコンデンサは、集合基板として製造することができるので、各ブロックおよび壁面となるシリコン部のサイズを調整することにより、コンデンサ全体の大きさおよび静電容量を容易に調節することができる。
（製造方法２）
　コンデンサ１ａは、別の製造方法によっても製造することができる。本実施形態の製造方法２を以下に説明する。
　製造方法２は、上記製造方法１と、シリコンウエハ２１の準備（図４）から第一引き出し電極７の形成（図６）までは同じ方法である。
　製造方法２においては、第一引き出し電極７を形成した後に、シリコンウエハ２１の底面を除去し、第一引き出し電極７を露出させる。これによりシリコン部３が形成される。次いで、コンデンサの底面に、底面電極１０を形成する（図１４（ａ）および（ｂ））。これらの工程は、上記製造方法１におけるシリコンウエハ２１の除去および底面電極１０の形成と同様に行われる。
　次に、コンデンサの底面に、キャリア２３を設ける（図１５（ａ）および（ｂ））。
　上記キャリア２３は、特に限定されないが、樹脂フィルム、例えばアクリル系樹脂フィルム、ポリ塩化ビニル樹脂フィルム、ポリエチレンテレフタラート（ＰＥＴ）フィルム等が好ましい。
　上記キャリア２３は、コンデンサの底面に直接形成してもよく、別途形成したフィルムを貼り付けてもよい。別途形成した樹脂フィルムを貼り付けることが好ましい。
　次に、シリコンウエハ２１を貫通する貫通電極１３を形成する（図１６（ａ）および（ｂ））。具体的には、シリコンウエハ２１に貫通孔を形成し、得られた貫通孔に導電性材料を充填することにより、貫通電極１３を形成する。
　製造方法２における貫通電極は、貫通孔を、シリコンウエハ２１を貫通し、底面電極１０およびキャリア２３を貫通しないように形成すること以外は、上記製造方法１の貫通電極と同様にして形成することができる。
　次に、凹部２２の第一引き出し電極７上に、第一電極４を形成し、当該第一電極４に、誘電体層５および第二電極６を形成することにより、静電容量形成部２を形成する。さらに、コンデンサの上面に再配線層１６を形成する（図１７（ａ）および（ｂ））。第一電極４、誘電体層５、第二電極６および再配線層１６は、上記製造方法１の第一電極４、誘電体層５、第二電極６および再配線層と同様にして形成することができる。
　次に、キャリア２３を除去し、コンデンサ１ａを製造することができる。
　尚、コンデンサ１ａを集合基板として製造する場合には、キャリア２３を除去してから、各コンデンサに分割してもよく、あるいは、各コンデンサに分割してから、キャリア２３を除去してもよい。
（製造方法３）
　コンデンサ１ａは、さらに別の製造方法によっても製造することができる。本実施形態の製造方法３を以下に説明する。
　まず、シリコンウエハ２１を準備し、シリコンウエハ２１上に底面電極１０を形成する（図１８（ａ）および（ｂ））。底面電極１０は、上記製造方法１の底面電極と同様にして形成することができる。
　次に、シリコンウエハ２１の底面に、キャリア２３を設置する（図１９（ａ）および（ｂ））。キャリア２３は、上記製造方法２のキャリアと同様にして設置することができる。
　この後、所望により、シリコンウエハ２１の上面を除去し、シリコンウエハ２１の厚みを調整してもよい。シリコンウエハ２１の除去は、上記製造方法１と同様にして行うことができる。
　次に、シリコンウエハ２１上に凹部２２を形成し、凹部２２の底面に第一引き出し電極７を形成する。次いで、シリコンウエハ２１を貫通する貫通電極１３を形成する。次いで、凹部２２の第一引き出し電極７上に、第一電極４を形成し、当該第一電極４に、誘電体層５および第二電極６を形成することにより、静電容量形成部２を形成する。さらに、コンデンサの上面に再配線層１６を形成する（図２０（ａ）および（ｂ））。これらの工程は、上記製造方法１および２と同様に行うことができる。
　次に、キャリア２３を除去し、コンデンサ１ａを製造することができる。
　尚、製造方法２と同様に、コンデンサ１ａを集合基板として製造する場合には、キャリア２３を除去してから各コンデンサに分割してもよく、あるいは、各コンデンサに分割してからキャリア２３を除去してもよい。
（実施形態２）
　本発明の別の実施形態のコンデンサ１ｂの概略断面図を図２１に示す。
　図２１に示されるように、本実施形態のコンデンサ１ｂは、コンデンサ１ａと比較して、裏面にも再配線層を有することを特徴とする。具体的には、コンデンサ１ｂは、４つの静電容量形成部３２を有し、各静電容量形成部３２の周囲にシリコン部３３を有する。静電容量形成部３２の下方には第一引き出し電極３７が、上方には第二引き出し電極３８が設けられている。第一引き出し電極３７は、静電容量形成部３２の第一電極に電気的に接続され、第二引き出し電極３８は、静電容量形成部３２の第二電極に電気的に接続されている。さらに、第一引き出し電極３７に電気的に接続される第一再配線層４５および第二引き出し電極３８に電気的に接続される第二再配線層４６を有する。これらの再配線層４５，４６、貫通電極４７およびビア４８により再配線され、静電容量形成部３２の第一電極は上面電極４１および下面電極４３に電気的に接続され、第二電極は上面電極４２および下面電極４４に電気的に接続されている。
　このように上面および下面のいずれにも再配線層を配置することにより、より他の電気要素、電子機器等への接続が容易になる。
（実施形態３）
　本発明の別の実施形態のコンデンサ１ｃの概略断面図を図２２に示す。
　図２２に示されるように、本実施形態のコンデンサ１ｃは、コンデンサ１ａと比較して、貫通電極がシリコン部ではなく、静電容量形成部を貫通して設けられていることを特徴とする。具体的には、コンデンサ１ｃは、４つの静電容量形成部５２を有し、各静電容量形成部５２の周囲にシリコン部５３を有する。静電容量形成部５２の下方には第一引き出し電極５７が、上方には第二引き出し電極５８が設けられている。第一引き出し電極５７は、静電容量形成部５２の第一電極に電気的に接続され、第二引き出し電極５８は、静電容量形成部５２の第二電極に電気的に接続されている。コンデンサの上面には第二引き出し電極５８に電気的に接続される再配線層６５を有する。コンデンサの底面には底面電極６０が設けられている。また、静電容量形成部５２の中心部を貫通するように貫通電極６３が設けられている。底面電極６０、貫通電極６３および再配線層６５により再配線され、静電容量形成部５２の第一電極は上面電極６１に電気的に接続され、第二電極は上面電極６２に電気的に接続されている。
　このように貫通電極を、静電容量形成部を貫通して設けることにより、よりコンデンサの強度が増す。従って、コンデンサの厚みをより小さくすることができる。また、側面のシリコン部の幅を小さくすることができる。
　以上、本発明のコンデンサを、コンデンサ１ａ、１ｂおよび１ｃに基づいて説明したが、本発明のコンデンサは、上記の実施形態および製造方法に限定されず、本発明の要旨を逸脱しない範囲で設計変更可能である。
　尚、本発明のコンデンサは、第一電極－誘電体層－第二電極構造を有する静電容量形成部と、その側方に位置するシリコン部とを有していればよく、上記実施形態のコンデンサ１ａ～１ｃにおける、引き出し電極、底面電極、貫通電極、上面電極、底面電極、再配線層などは必須の要素ではなく、存在しなくてもよい。
　コンデンサ１ａ～１ｃは、静電容量形成部２がシリコン部３で囲まれているが、本発明はこれに限定されない。例えば、シリコン部は、静電容量形成部の１つ、２つまたは３つの側面のみに存在してもよい。
　コンデンサ１ａ～１ｃは、静電容量形成部２を４つ有するが、本発明はこれに限定されない。例えば、静電容量形成部は、１つのみであってもよいし、２つ、３つ、または５つ以上であってもよい。静電容量形成部の数を調整することにより、静電容量も容易に調整することができる。また、静電容量形成部を複数形成し、各静電容量形成部の周囲をシリコン部で囲むことにより、コンデンサの強度を高めることができる。
　コンデンサ１ａは、第一電極としての金属焼結体と、第一電極上に位置する誘電体層と、誘電体層上に位置する第二電極とを有して成る静電容量形成部を有するが、本発明はこれに限定されない。
　例えば、一の態様において、第一電極－誘電体層－第二電極構造を有する静電容量形成は、第一電極としての高比表面積導電性基材と、高比表面積導電性基材上に位置する誘電体層と、誘電体層上に位置する第二電極とを有して成る静電容量形成であり得る。
　上記高比表面積導電性基材としては、上記した金属焼結体の他、導電性多孔基材が挙げられる。
　上記導電性多孔基材は、多孔構造を有し、表面が導電性であれば、その材料および構成は限定されない。例えば、導電性多孔基材としては、多孔質金属基材、または、多孔質シリカ材料、多孔質炭素材料もしくは多孔質セラミック焼結体の表面に導電性の層を形成した基材等が挙げられる。好ましい態様において、導電性多孔基材は、多孔質金属基材である。
　上記多孔質金属基材を構成する金属としては、例えば、アルミニウム、タンタル、ニッケル、銅、チタン、ニオブおよび鉄の金属、ならびにステンレス、ジュラルミン等の合金等が挙げられる。好ましくは、多孔質金属基材は、アルミニウム多孔基材である。
　別の態様において、上記凹部２２に別途製造したコンデンサを組み入れてもよい。
　このようなコンデンサとしては、特に限定されず種々のコンデンサを用いることができ、例えば積層コンデンサ、巻回コンデンサ、フィルムコンデンサ、電解コンデンサ等を用いることができる。
　本発明のコンデンサは、高い静電容量を有するので、種々の電子機器に好適に用いられる。
１ａ、１ｂ、１ｃ…コンデンサ、
２…静電容量形成部、３…シリコン部、４…第一電極、５…誘電体層、
６…第二電極、７…第一引き出し電極、８…第二引き出し電極、
１０…底面電極、１１…上面電極、１２…上面電極、１３…貫通電極、
１４…絶縁層、１５…ビア、１６…再配線層、
２１…シリコンウエハ、２２…凹部、２３…キャリア、
３２…静電容量形成部、３３…シリコン部、
３７…第一引き出し電極、３８…第二引き出し電極、
４０…底面電極、４１…上面電極、４２…上面電極、４３…下面電極、
４４…下面電極、４５…第一再配線層、４６…第二再配線層、
４７…貫通電極、４８…ビア、
５２…静電容量形成部、５３…シリコン部、５７…第一引き出し電極、
５８…第二引き出し電極、６０…底面電極、６１…上面電極、
６２…上面電極、６３…貫通電極、６５…再配線層

Claims (8)

  1. 　第一電極－誘電体層－第二電極構造を有する静電容量形成部と
    　シリコン部と
    を有するコンデンサであって、
    　前記静電容量形成部の側方の少なくとも一部に、前記シリコン部が存在し、
    　コンデンサを厚み方向に投影したときに、前記静電容量形成部の下方において前記シリコン部が占める領域が、５０％以下である、コンデンサ。
  2. 　前記静電容量形成部の下方に前記シリコン部が存在しない、請求項１に記載のコンデンサ。
  3. 　前記静電容量形成部の側方に、該静電容量形成部を取り囲むように前記シリコン部が存在する、請求項１または２に記載のコンデンサ。
  4. 　前記静電容量形成部が、前記第一電極としての高比表面積導電性基材と、該高比表面積導電性基材上に位置する前記誘電体層と、該誘電体層上に位置する前記第二電極とを有して成る、請求項１～３のいずれか１項に記載のコンデンサ。
  5. 　前記高比表面積導電性基材が、導電性多孔基材である、請求項４に記載のコンデンサ。
  6. 　前記高比表面積導電性基材が、金属焼結体である、請求項４に記載のコンデンサ。
  7. 　複数の前記静電容量形成部を有し、各静電容量形成部が前記シリコン部により取り囲まれている、請求項１～６のいずれか１項に記載のコンデンサ。
  8. 　コンデンサの上面および下面の一方または両方に、再配線層を有する、請求項１～７のいずれか１項に記載のコンデンサ。
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