JPS61194748A - 半導体集積回路装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［技術分野］ 本発明は、半導体集積回路装置に関するものであり、特
に、半導体基板上の平担性を向上する技術に適用して有
効な技術に関するものである。

［背景技術］ ダイナミックランダムアクセスメモリ（以下、ＤＲＡＭ
という）では、集積度を上げるために、容量素子を微細
化する必要があり、かつ容量素子の容量値を充分に大き
くする必要がある。そこで。

半導体基板の所定表面を深さ方向にエツチングして細孔
（Ｌ　ｒ　ｃ　ｎ　ｃ　ｔ＋またはｍｏａｔ）を形成し
、該細孔の内壁に絶縁膜を設け、さらに細孔内部に多結
晶シリコン層からなる埋め込み電極を設けることによっ
て１Ｍ子面積が小さく容量値の大きな細孔型容量素子を
形成する技術がある。この細孔型容量素子は、細孔内部
に設けた埋め込み電極に電源電位、例えば５［ｖ］を印
加することによって、前記埋め込み電極と半導体基板と
の間に容量値を得るものである。このために、前記埋め
込み電極は、その一部を半導体基板上に設けかつ他の細
孔型容量素子の埋め込み電極と一体に形成して電源電位
の電源端子に接続しである。

この細孔型容量素子の上部にはワード線が延在して設け
られるので、前記埋め込み電極とワード線との間には絶
縁膜を設ける必要がある。すなわち、ワード線はその絶
縁膜の上に延在して設けられることになる。

本発明者が前記絶縁膜を検討した結果、Ｍ孔の上端部に
おける埋め込み電極とワード線との間の絶縁耐圧が低下
するという問題点を見出した。

次に、前記問題点の原因を述べる。

細孔型容量素子では、埋め込み電極となる多結晶シリコ
ン層を形成した後に、細孔内部に空胴が残るのを防止す
るために、細孔の内部を埋め込み材によって埋め込む必
要がある。この埋め込み材としては、段差部における被
着性の良好な多結晶シリコン層が用いられる。すなわち
、細孔の内部には、埋め込み電極となる第１の多結晶シ
リコン層と、埋め込み材となる第２の多結晶シリコン層
とが設けられる。埋め込み材は、細孔の内部にのみ設け
る必要があるので、半導体基板上の全面に第２の多結晶
シリコン層を形成した後に、半導体基板上の不要な第２
の多結晶シリコン層をエツチングして除去する必要があ
る。このエツチングによって、埋め込み電極がエツチン
グされるのを防止するために、第１の多結晶シリコン層
の表面には、酸化シリコン膜からなるエツチングストッ
パが設けられる。すなわち、第２の多結晶シリコン層は
、ＣＶＤ技術等によって前記エツチングストッパの表面
に被着して成長するように形成される。

したがって、第２の多結晶シリコン層は、細孔の中央部
で接合するようにして、細孔を埋め込むことになる。こ
のため、第２の多結晶シリコン層には、細孔の深さ方向
の界面ができる。また、前記第２の多結晶シリコン層に
は、半導体基板上の不要な第２の多結晶シリコン層を除
去するエツチング工程の時間をできるだけ短縮するため
に、リン等の不純物が導入される。この不純物の導入は
、第２の多結晶シリコン層を形成した後に、熱拡散等に
よって導入するものである。ところが、前記のように、
細孔内部の多結晶シリコン層には、前記界面があるため
に不純物が速く拡散する。このため、前記エツチングに
おいて、細孔上端部の第２の多結晶シリコン層が特に速
くエツチングされてしまう。また、前記エツチングは、
半導体基板上に不要な第２の多結晶シリコン層が残るの
を防止するために、オーバエツチングを施す必要がある
。これらのことから、細孔の上端部には凹部が生じる。

この凹部の高底差は２０００オングストローム（以下、
［Ａ］と記述する）程度に達する。

一方、前記埋め込み電極とワード線とを絶縁するための
絶縁膜は、半導体基板上に設けられている埋め込み電極
、すなわち第１の多結晶シリコン層および埋め込み材で
ある第２の多結晶シリコン層の露出する上面を酸化して
形成するものである。

ところが、前記のように、細孔上端部に不要に凹部が形
成されたことから、絶縁膜にも同様の高底差を有する凹
部が生じる。さらに、前記絶縁膜は、凹部の底面、すな
わち埋め込み材の上端部を酸化して形成した第１の酸化
シリコン膜と、凹部の側面、すなわち埋め込み電極の側
面を酸化して形成した第２の酸化シリコン膜とからなる
ものである。

したがって、凹部の底の角部には、第１の酸化シリコン
膜と第２の酸化シリコン膜との界面、あるいはくびれを
生じることになる。この絶縁膜の界而あるいはくびれに
よって、前記絶縁膜の絶縁耐圧が低下するものである。

なお、Ｉａ孔容量素子を用いたＤＲＡＭに関する技術は
１例えばＩｎｔｅｒｎａｊｉｏｎａｌ　５ｏｌｉｄ　−
５Ｌ、ａｔｅ　Ｃ１ｒｃｕｉｔ　Ｃｏｎｆａｒｅｎｃｅ
　１９ｇ４年、ＤｉｇｅｓＬｏｆ　Ｔｅｃｈｎｉｃａｌ
Ｐａｐｅｒｓ、　５ｅｃｔ、ｉｏｎ　Ｘ■、Ｎｏ　１８
．６中に記載されている。

［発明の目的］ 本発明の目的は、導電層間に設けられる眉間絶縁膜の絶
縁耐圧を向上することが可能な技術を提供することにあ
る。

本発明の他の目的は、半導体基板上の平担性を向上する
ことが可能な技術を提供することにある。

本発明の前記ならびにその他の目的と新規な特徴は１本
明細書の記述及び添付図面によって明らかになるであろ
う。

ｒｉｌ！明の概要コ 本願において開示される発明のうち、代表的なものの概
要を簡単に説明すれば、下記のとおりである。

すなわち、半導体基板の所定表面から深さ方向に延びる
細孔またはＩ溝と、該細孔または細溝の内部に設けられ
る埋め込み部材とを備えた半導体集積回路装置において
、前記埋め込み材にエツチング速度を調整した埋め込み
材を用いることにより、埋め込み材に界面が生じるのを
防止し、さらに半導体基板上の不要な埋め込み材をエツ
チングする際に、細孔または細溝内の埋め込み材がエツ
チングされないようにする。このことによって、細孔ま
たは細溝上端部に凹部が形成されるのを防止することが
できる。

以下、本発明の構成について、実施例とともに説明する
。

なお、実施例を説明するための全図において。

同一機能を有するものは同一符号を付け、そのくり返し
の説明は省略する。

なお、実施例を説明するための全回において、同一機能
を有するものは同一符号を付け、そのくり返しの説明は
省略する。

実施例は１本発明の製造方法をダイナミックランダムア
クセスメモリ（以下、ＤＲＡＭという）の製造方法に適
用した一例について説明する。

［実施例コ 第１図乃至第６図は１本発明の製造方法を適用したＤＲ
ＡＭの製造工程におけるメモリセルの断面図である。

本実施例のＤＲＡＭの製造方法は、まず、第１図に示す
ように、ｐ−型半導体基板１の所定の表面部にフィール
ド絶縁＄２およびＰ＋型チャネルストッパ領域３とを周
知の技術によって形成する。

次に、異方性のエツチングによって、半導体基板１はの
所定表面を深さ方向にエツチングして、細孔型容量素子
を構成するために用いる細孔（Ｉｌ溝ともいう）４を形
成する。前記エツチング工程に用いるマスクは、図示し
ていないが、半導体基板１の表面を酸化して得られる酸
化シリコン膜と。

例えばＣＶＤ技術によって得られるシリコンナイトライ
ド膜と、レジスト膜とで構成する。次に。

細孔型容量素子の誘電体として用いられる絶縁膜５を細
孔４の内壁および半導体基板上の上面に形成する。この
絶縁膜５は、半導体基板１の表面を酸化して得られる酸
化シリコン膜と１例えばＣＶＤ技術によって得られるシ
リコンナイトライド膜と、該シリコンナイトライド膜を
酸化して得られる酸化シリコン膜とで構成する。

次に、第２図に示すように、細孔型容量素子の埋め込み
電極を形成するために、例えばＣＶＤ技術によって得ら
れる多結晶シリコン層６を細孔４の内壁を覆って半導体
基板１の上面に形成する。

この多結晶シリコン層６には、抵抗値を低減させるため
のｎ型不純物５例えばリンを熱拡散等によって導入する
。次に、多結晶シリコン層６の表面を酸化して得られる
酸化シリコン膜を用いてエツチングストッパ７を形成す
る。このエツチングストッパ７は、後に形成される埋め
込み材の多結晶シリコン層６上の不要な部分を除去する
エツチング工程中に、多結晶シリコン層６がエツチング
されるのを防止するために用い−るものである。しかし
１本実施例では、ｍ孔４の内部を埋め込むための埋め造
材に多結晶シリコンＭ６とエツチング速度の異る埋め込
み材を用いるので、前記エツチングストッパ７は必ずし
も設ける必要はない。

次に、第３図に示すように、液状の二酸化シリコン（以
下、シリカという）からなる埋め込み材８をエツチング
ストッパ７の上部に塗布する。

埋め込み材８としては、例えばＣＶＤ技術によって得ら
れる多結晶シリコン層を用いる方法もあるが、埋め込み
材８として必要な膜厚までに前記多結晶シリコン層を成
長させるためには、長時間を要する。ところが、本実施
例では、シリカを塗布するだけであるので、前記多結晶
シリコン層を用いて細孔４の内部を埋め込むよりも極め
て短時間で埋め込み材８を形成することができる。

また、埋め込み材８として多結晶シリコン層を用いると
、この多結晶シリコン層には、エツチングストッパ７上
の不要な多結晶シリコン層を除去するエツチング工程の
時間を短縮するために、リン等の不純物を導入する必要
がある。この不純物は熱拡散によって導入する。ところ
が、シリカからなる埋め込み材８では、エツチング速度
を調整するだめの不純物を予じめそのシリカ中に含有し
ておくことができる。したがって、本実施例では。

埋め込み材８として前記ＣＶＤ技術による多結晶シリコ
ン層を用いた場合において必要となる不純物の導入工程
を不要にすることができる。本実施例では、エツチング
速度を調整するための不純物としてリンまたはボロンを
前記シリカ中に含有させである。

次に、半導体基板１を加熱することによって、前記シリ
カからなる埋め込み材８を硬化させる。

この加熱工程は、具体的には、室温から除々に昇温して
８００［’Ｃ］程度の熱を加える。

このとき、細孔４の内部の硬化した埋め込み材８（シリ
カ）に界面ができないこが重要である。

これは、液状のシリカを埋め込み材８として用いたこと
に起因している。

次に、第４図に示すように、エツチングストッパ７上の
不要な埋め込み材８を、例えばフッ酸系のエツチング液
を用いてエツチングする。このエツチング液による埋め
込み材８のエツチング速度は、埋め込み材８（シリカ）
中に含有させる不純物、すなわちリンまたはボロンの濃
度を調整することによって、自由に制御することができ
る。

第７図は１本発明者が実験したリンとボロンとを含むシ
リカのエツチング速度と、そのシリカ中のリンとボロン
の総重量に対するリンの重量（Ｐ２０ａ　／Ｐ２０ｓ　
＋Ｂ２０３）との関係を示すグラフである。具体的には
、１００［ｃｃ］中０゜５ｇのＢ２Ｏ３を含むシリカの
溶液と、１００［ｃｃ］中０．２ｇのＰ２Ｏ６とを混合
したものを用いている。第８図は１本発明者が実験した
ボロンを含むシリカの溶液を硬化させたときのそのシリ
カのエツチング速度と、前記シリカ溶液１００［ｃｃコ
コ中ボロンの重量を示すグラフである。

なお、第７図横軸は、シリカ中のＰ２Ｏ５と８２０１３
の総重量と、Ｐ２０ａの重量との比を示し、縦軸はその
シリカのエツチング速度を示している。

また、第８図の横軸は、シリカ１００［ｃｃｌ中におけ
るＢ２Ｏ３の重量を示し、縦軸は、そのシリカのエツチ
ング速度を示している。

なお、前記シリカは、液状の二酸化シリコンを８００［
”Ｃ］程度の熱を加えることによって硬化させたもので
ある。また、エツチング液としては、ＨＦ：ＮＨ，Ｆ＝
１　：　６のものを用いている。

第７図に示すように、シリカ中のＰ２Ｏ５が増加するに
従ってそのシリカのエツチング速度が速くなるのが解る
。第７図中のＡ点は、多結晶シリコン層を熱酸化して形
成した酸化シリコン膜のエツチング速度である。これら
のことから、前記シリカからなる埋め込み材８のエツチ
ング速度を多結晶シリコン層を酸化した酸化シリコン膜
のエツチング速度より遅くする必要があるときは、シリ
カ中のＰ２Ｏ５を充分に少くすればよいことが解る。

一方、第８図に示すように、前記シリカ中に、Ｂ２Ｏ３
のみを含ませることによって、そのシリカのエツチング
速度をさらに遅くすることができる。第８図のＡ点が多
結晶シリコン層を酸化して形成した酸化シリコン膜のエ
ツチング速度である。

エツチングストッパ７上の不要な埋め込み材８を除去す
る前記エツチング工程は、細孔４の周辺部のエツチング
ストッパ７の上面が露出する程度に行えばよい。埋め込
み材８のエツチング速度と、エツチングストッパ７のエ
ツチング速度との差を自由に制御することができるので
、前記エツチング工程によって細孔４の上端部の埋め込
み材８が不要にエツチングされるのを防止することがで
きる。したがって、細孔４の上部に凹部が生じることは
ないので、細孔４の上部を平担に形成することができる
。

なお、前記エツチング工程によって多結晶シリコン層６
の上の露出するエツチングストッパ７を除去しておくこ
ともできる。この場合には、前記エツチング工程中に多
結晶シリコン層６が不要にエツチングされるのを防止す
る必要がある。しかし、本実施例によれば、多結晶シリ
コン層６と埋め込み材８とのエツチング速度を同程度に
することも可能であるので、前記エツチング工程中に多
結晶シリコン層６がエツチングされるのを防止すること
ができる。

次に、第５図に示すように、主として、多結晶シリコン
層６の不要な部分を１例えば異方性のドライエツチング
によって選択的に除去して埋め込み電極９を形成する。

前記エツチング工程中に除去された多結晶シリコン層６
の上部のエツチングストッパ７も供に除去される。埋め
込み電極９を形成した後に、その表面を酸化して得られ
る酸化シリコン膜を用い、３０００［Ａ１程度の膜厚を
有する絶縁膜１０を形成する。この絶縁膜１０は、第６
図に示した多結晶シリコン層６の上面から１５００［Ａ
１程度の深さまでの部分を酸化することによって１倍の
膜厚を有する絶縁膜１０となったものである。一方、埋
め込み材８の露出している上端部は酸化されないので１
体積が増加することはない。したがって、絶縁膜１０の
上面と埋め込み材８との間に凹部が生じるが、この凹部
の高低差は、ｔｓｏｏ［Ａ］程度である。ところが。

埋め込み材８として多結晶シリコン層を用いると、背影
技術で説明したように、半導体基板１上の不要な多結晶
シリコン層を除去する際に２０００［Ａ１程度の凹部が
生じる。また、この凹部は、埋め込み電極１０および埋
め込み材８として多結晶シリコン層を用い、その多結晶
シリコン層の上面を酸化することによって絶縁膜１０を
形成した後にも残る。このように、埋め込み材８として
シリカを用いると、絶縁膜１０を形成した後に、細孔４
の上部に生じる凹部の高低差を低減することができる。

なお、本実施例で埋め込み材８として用いているシリカ
自体が絶縁物であることから、埋め込み電極９上の絶縁
膜ｌＯとして、第３図に示した多結晶シリコン層６上の
埋め込み材８を用いることもできる。すなわち、前記多
結晶シリコン層６上に残在する埋め造材８に熱を加える
ことによって硬化させた後に、半導体基板！上の埋め込
み材８および多結晶シリコンＭ６をパターニングして埋
め込み電極９と、この上部のシリカからなる絶縁）漠１
０とを形成することもできる。このようにして、埋め込
み電極９の上部の絶縁膜１０を形成することによって、
細孔４の上部に凹部が生じるのを防ぐことができる。な
お、埋め込み電極９の上部の絶縁膜１０として埋め込み
材８を用いる方法では、埋め込み電極９の側部にシリカ
からなる絶縁膜ｌＯが形成されないので、埋め込み電極
９の側面を酸化することによって、酸化シリコン膜から
なる絶縁膜１０を形成する必要がある。

次に、絶縁膜１０から露出する絶縁膜５．すなわち、Ｍ
　Ｉ　Ｓ　ＦＥＴが形成される領域上の絶縁膜５を除去
して半導体基板ｌを露出させる。この後、半導体基板１
の上面を酸化してＭ　Ｉ　Ｓ　ＦＥＴのゲート絶縁膜１
１を形成する。

次に、第６図に示すように、ゲート電極１２およびワー
ド線ＷＬを形成するために１例えばＣｖＤ技術によって
得られる多結晶シリコン層を半導体基板ｌおよび絶縁膜
１０の全面に形成する。そして、ゲート電極１２および
ワード線ＷＬの抵抗値を低減するために、例えば熱拡散
によってｎ型不純物、例えばリンを前記多結晶シリコン
層中に導入する。次に、多結晶シリコン層の不要な部分
を、例えば異方性のエツチングによって除去してデー１
−電極１２とワード線ＷＬを形成する。

本実施例では、埋め込み材８自体が絶縁物からなるので
、埋め込み材８と絶縁膜１０とによって。

埋め込み電極９とワード線ＷＬとを絶縁することができ
る。したがって、背影技術において説明したように、埋
め込み材８に多結晶シリコン層を用い、この多結晶シリ
コン層と埋め込み電極９（多結晶シリコン層６）とを酸
化して絶縁膜１０を形成したときのように、細孔４の上
部の凹部の角部の絶縁膜１０に界面あるいはくびれ等が
生じることはない。このことから、前記細孔４の上部の
凹部における埋め込み電ｌ４ｉ９とワード線ＷＬとの間
のＩｆ＠緑耐圧の低下を防止することができる。

次に、ゲート電ｊ＠　１２およびワード線ＷＬの露出し
ている表面を酸化して、薄い酸化シリコン膜１３を形成
する。この酸化シリコン膜１３は、主として、ソース領
域、ドレイン領域を形成するイオン打ち込み工程で、不
純物がゲート電極１２を貫通してチャネル領域に達する
のを防止するために用いる。

次に、ｎ型不純物をイオン打ち込みによって半導体基板
ｌに導入した後、半導体基板ｌをアニールすることによ
って、ｎ＋型半導体領域１４からなるソース領域および
ドレイン領域を形成する。

さらに、絶縁膜１５、接続孔１６およびデータ線ＤＬと
して用いられる導電層１７を順次形成して本実施例のＤ
ＲＡＭは完成する。

細孔４の埋め込み材８として、エツチング速度を調整す
ることができる液状のシリカを用いたことにより、エツ
チングストッパ７または埋め込み電極９（多結晶シリコ
ン層）のエツチング速度より前記埋め込み材８のエツチ
ング速度を遅くすることができるので、不要な埋め込み
材８を除去するエツチング工程によって細孔４の上端部
に凹部が生じるのを防止することができる。このことか
ら、埋め込み電極９の上面を酸化して絶縁膜１０を形成
した後に、細孔４の上部に生じる凹部の段差を低減する
ことができる。

また、埋め込み材８に絶縁物であるシリカを用いたこと
によって、絶縁膜１０を形成する熱酸化工程で酸化され
るのは埋め込み電極９（多結晶シリコン層６）のみとな
り、埋め込み材８は酸化されないので、細孔４の上部の
凹部の角部における埋め込み材８と絶縁膜１０との間に
絶縁膜を低下させるような界面、あるいはくびれを生じ
ることはない。したがって、前記凹部の角部における埋
め込み電極９とワード線ＷＬとの間の絶縁耐圧の低下を
防止することができる。

［効果］ 本願によって開示された新規な技術によれば、以下の効
果を得ることができる。

（１）、８１孔型容量素子を構成するための細孔の埋め
込み材として、エツチング速度を調整することができる
液状のシリカを用いたことにより、酸化シリコン膜から
なるエツチングストッパあるいは埋め込み電極を構成す
る多結晶シリコン層のエツチング速度より前記埋め込み
材のエツチング速度を遅くすることができる。したがっ
て、不要な埋め込み材を除去するエツチング工程によっ
て細孔の上端部の埋め込み材がエツチングされるのを防
止することができるので、前記上端部に凹部が生じるの
を防止することができる。

（２）、前記（１）により、半導体基板の上部の埋め込
み電極上の前記絶縁膜と、埋め込み材との間に生じる凹
部の段差を低減することができる。

（３）、前記（２）により、半導体基板上の平担性を向
上することができる。

（４）、前記埋め込み材として絶縁物でありまた酸化さ
れないシリカを用いたことによって、ゲート電極とワー
ド線とを絶縁する絶縁膜を形成する熱酸化工程で酸化さ
れるのは埋め込み電極（多結晶シリコン層）のみとなり
、埋め込み材は酸化されないので、細孔の上部の前記絶
縁膜と埋め込み材との間に生じる凹部の角部に、ゲート
電極とワード線との間の絶縁耐圧を低下させるような界
面。

あるいはくびれが生じるのを防止することができる。

（５）、前記（４）により、前記凹部の角部における埋
め込み電極９とワード線ＷＬとの間の絶縁耐圧の低下を
防止することができる。

（し）、前記（５）により、Ｄ　Ｒ，Ａ　Ｍあるいは半
導体集積回路装置の電気的信頼性を向上することができ
る。

以上、本発明者によってなされた発明を実施例にもとず
き具体的に説明したが１本発明は前記実施例に限定され
るものではなく、その要旨を逸脱しない範囲において種
々変形可能であることはいうまでもない。

例えば、本発明は、半導体基板をその表面から深さ方向
にエツチングして細孔または細溝を形成し、この細孔ま
たは細溝の内壁を酸化して絶縁膜を形成し、さらに前記
細孔または細溝の内部に埋め込み材を導入することによ
って、細孔または細溝の両側部に設けられるＭ　Ｉ　Ｓ
　ＦＥＴ等の半導体素子をｆｆｉ気的に分離するための
素子分離領域に適用することができる。すなわち、この
素子分離領域を構成するための前記埋め込み材として、
前記実施例と同様に、液状のシリカを半導体基板上の全
面に塗布することによって細孔または細溝の内部にその
シリカを導入する。この後に、半導体基板を加熱するこ
とによって、前記シリカを硬化させればよい。また、シ
リカ自体が絶縁物であることから、細孔またはＭＡ　Ｒ
の内壁を酸化する工程を不要にすることができる。

【図面の簡単な説明】

第１図乃至第６図は１本発明の製造方法を適用したＤＲ
ＡＭの製造工程におけるメモリセルの断面図である。 第７図は、本発明者が実験したリンとボロンとを含むシ
リカのエツチング速度と、そのシリカ中のリンとボロン
の総重量に対するリンの重量との関係（Ｐｉ　Ｏｒ、／
Ｐ２　Ｏ５＋８２０３）を示すグラフである。 第８図は、本発明者が実験したボロンを含むシリカのエ
ツチング速度と、そのシリカｔｏｏｃｃＣ］中のボロン
の重量との関係を示すグラフである。 ｌ・・・半導体基板、２・・・フィールド絶縁膜、３・
・・チャネルストッパ領域、４・・・細孔、５．１０．
１５・・・絶縁膜、６・・・多結晶シリコン層、７・・
・エツチングストッパ、８・・・埋め込み材、９・・・
埋め込み電極。 １１・・・ゲート絶縁膜、１２・・・ゲート電極、１３
・・・酸化シリコン膜、１４・・・半導体領域、１６・
・・接続孔、１７・・・導電層、ＷＬ・・・ワード線。 第　　１　　図 第　　２　　図 第　　３　　図 第　　４　　図 第　　　６　　図 第　　７　　図

Claims (1)

1. 【特許請求の範囲】 １、半導体基板の所定表面部を深さ方向にエッチングし
   て細孔または細溝を形成する工程と、該細孔または細溝
   を埋め込み材によって埋め込む工程とを備えた半導体集
   積回路装置の製造方法において、前記細孔または細溝を
   埋め込む工程は、埋め込み材にエッチング速度を調整し
   た埋め込み材を用いることを特徴とする半導体集積回路
   装置の製造方法。 ２、前記細孔または細溝を埋め込む工程は、液状の二酸
   化ケイ素を用いて細孔または細溝を埋め込むことを特徴
   とする特許請求の範囲第１項記載の半導体集積回路装置
   の製造方法。 ３、前記細孔または細溝を埋め込む工程は、リンまたは
   ボロンを含有させることによってエッチング速度を調整
   した液状の二酸化ケイ素を用いて、細孔または細溝を埋
   め込むことを特徴とする特許請求の範囲第１項記載の半
   導体集積回路装置の製造方法。 ４、前記細孔または細溝を埋め込む工程は、液状の埋め
   込み材によって細孔または細溝を埋め込んだ後に、熱処
   理を施して前記埋め込み材を硬化させる工程を含むこと
   を特徴とする特許請求の範囲第１項記載の半導体集積回
   路装置の製造方法。 ５、前記細孔または細溝を埋め込む工程は、液状の埋め
   込み材によって細孔または細溝を埋め込んだ後に、熱処
   理を施して前記埋め込み材を硬化させる工程と、細孔ま
   たは細溝の周辺部に不要に形成された埋め込み材をウェ
   ットエッチングによって除去する工程とを含むことを特
   徴とする特許請求の範囲第１項記載の半導体集積回路装
   置の製造方法。