JP3006793B2 - 半導体集積回路装置の製造方法 - Google Patents
半導体集積回路装置の製造方法Info
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- JP3006793B2 JP3006793B2 JP1146350A JP14635089A JP3006793B2 JP 3006793 B2 JP3006793 B2 JP 3006793B2 JP 1146350 A JP1146350 A JP 1146350A JP 14635089 A JP14635089 A JP 14635089A JP 3006793 B2 JP3006793 B2 JP 3006793B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体集積回路装置の製造方法に関し、特に
容量部に溝を用いる１トランジスタ型ダイナミックRAM
のメモリセルの製造方法に関する。
容量部に溝を用いる１トランジスタ型ダイナミックRAM
のメモリセルの製造方法に関する。
従来の容量部に溝を用いる１トランジスタ型メモリセ
ルの溝容量膜の形成方法について説明する。
ルの溝容量膜の形成方法について説明する。
第５図（ａ）に示すように、シリコンからなる半導体
基体301の一主表面から内部へ向けて溝302を形成し、イ
オン注入等の工程を経た後、第５図（ｂ）に示す様に、
熱酸化法により酸化シリコン膜303を形成する。この方
法によると、第６図に示す様に溝コーナー部でシリコン
基体がとがり、かつ熱酸化法による酸化シリコン膜303
が薄くなるため、容量絶縁膜としての耐圧、漏れ特性及
び経時絶縁破壊特性が著しく劣化する。第７図（ａ）〜
（ｄ）はこの問題点を解決するべく案出された従来法を
説明するための図である。すなわち、第７図（ａ）に示
すように、溝402を形成後、第７図（ｂ）に示す様に、
高温（約1100℃）で反応ガスとしてArで希釈したO2を使
用し長時間かけて厚さ約100nmの犠牲酸化シリコン膜404
を形成し溝コーナー部を丸め（丸め酸化）、次に第７図
（ｃ）に示す様に、この犠牲酸化シリコン膜404をウェ
ットエッチング法により除去した後に第７図（ｄ）に示
す様に容量酸化膜（酸化シリコン膜403）を熱酸化法に
より形成するものである。
基体301の一主表面から内部へ向けて溝302を形成し、イ
オン注入等の工程を経た後、第５図（ｂ）に示す様に、
熱酸化法により酸化シリコン膜303を形成する。この方
法によると、第６図に示す様に溝コーナー部でシリコン
基体がとがり、かつ熱酸化法による酸化シリコン膜303
が薄くなるため、容量絶縁膜としての耐圧、漏れ特性及
び経時絶縁破壊特性が著しく劣化する。第７図（ａ）〜
（ｄ）はこの問題点を解決するべく案出された従来法を
説明するための図である。すなわち、第７図（ａ）に示
すように、溝402を形成後、第７図（ｂ）に示す様に、
高温（約1100℃）で反応ガスとしてArで希釈したO2を使
用し長時間かけて厚さ約100nmの犠牲酸化シリコン膜404
を形成し溝コーナー部を丸め（丸め酸化）、次に第７図
（ｃ）に示す様に、この犠牲酸化シリコン膜404をウェ
ットエッチング法により除去した後に第７図（ｄ）に示
す様に容量酸化膜（酸化シリコン膜403）を熱酸化法に
より形成するものである。
上述した従来の熱酸化法による溝容量絶縁膜形成法で
は、溝コーナー部で酸化シリコン膜が薄く形成されるた
めに容量絶縁膜としての耐圧、漏れ特性及び経時絶縁破
壊特性が著しく劣化し、信頼性上問題であるうえに、素
子を縮小する上で同じ容量値を得るために必要な容量絶
縁膜の薄膜化が非常に困難となる。また、丸め酸化工程
を追加する従来法に関しては、シリコン基体のコーナー
部を丸める条件は高温（約1100℃）であり、その工程ま
でに形成した不純物層の濃度分布を壊し、またArで希釈
したO2ガスを用いて長時間かけて厚い（約100nm）犠牲
酸化シリコン膜を形成しないと丸め効果がないためスル
ープットが悪い等の欠点がある。
は、溝コーナー部で酸化シリコン膜が薄く形成されるた
めに容量絶縁膜としての耐圧、漏れ特性及び経時絶縁破
壊特性が著しく劣化し、信頼性上問題であるうえに、素
子を縮小する上で同じ容量値を得るために必要な容量絶
縁膜の薄膜化が非常に困難となる。また、丸め酸化工程
を追加する従来法に関しては、シリコン基体のコーナー
部を丸める条件は高温（約1100℃）であり、その工程ま
でに形成した不純物層の濃度分布を壊し、またArで希釈
したO2ガスを用いて長時間かけて厚い（約100nm）犠牲
酸化シリコン膜を形成しないと丸め効果がないためスル
ープットが悪い等の欠点がある。
本発明は、半導体基体の一主表面から内部に向って溝
を設けたのち前記溝表面に絶縁膜を設けて溝容量を形成
する工程を含む半導体集積回路装置の製造方法におい
て、反応ガスにSiH4及びN2Oを用い減圧CVD法によりシリ
コン酸化膜を形成し、次いでスチーム雰囲気中で熱処理
を行ない前記絶縁膜を形成するというものである。
を設けたのち前記溝表面に絶縁膜を設けて溝容量を形成
する工程を含む半導体集積回路装置の製造方法におい
て、反応ガスにSiH4及びN2Oを用い減圧CVD法によりシリ
コン酸化膜を形成し、次いでスチーム雰囲気中で熱処理
を行ない前記絶縁膜を形成するというものである。
次に本発明について図面を参照して説明する。
第１図（ａ），（ｂ）は本発明の第１の実施例を説明
するための工程順に配置した半導体チップの断面図、第
２図は第１図（ｂ）のＡ部拡大断面図である。
するための工程順に配置した半導体チップの断面図、第
２図は第１図（ｂ）のＡ部拡大断面図である。
第１図（ａ）に示す様に、シリコンからなる半導体基
体101に幅1.0μｍ、長さ1.0μｍ、深さ5.0μｍの溝102
を形成し、イオン注入等の工程を経た後、第１図（ｂ）
に示す様に反応ガスとしてSiH4及びN2Oを1:8の割合で含
む混合ガスを用い温度800〜850℃、好ましくは830℃、
圧力10〜100Pa、好ましくは50Paで減圧CVD法により約5n
mの酸化シリコン膜103を形成する。このとき第２図に示
す様に、溝コーナー部で膜が薄くなる様なことはなく、
又減圧CVD法のため溝内で膜厚が均一な酸化シリコン膜
が形成される。次に、スチーム雰囲気中で750℃、５分
程度の熱処理を行い、膜質を向上させる（減圧CVD法で
形成した酸化シリコン膜のピンホールを補修する）。そ
の後の工程は通常のプロセスによって容量電極の形成、
溝の埋め込み等を行う。
体101に幅1.0μｍ、長さ1.0μｍ、深さ5.0μｍの溝102
を形成し、イオン注入等の工程を経た後、第１図（ｂ）
に示す様に反応ガスとしてSiH4及びN2Oを1:8の割合で含
む混合ガスを用い温度800〜850℃、好ましくは830℃、
圧力10〜100Pa、好ましくは50Paで減圧CVD法により約5n
mの酸化シリコン膜103を形成する。このとき第２図に示
す様に、溝コーナー部で膜が薄くなる様なことはなく、
又減圧CVD法のため溝内で膜厚が均一な酸化シリコン膜
が形成される。次に、スチーム雰囲気中で750℃、５分
程度の熱処理を行い、膜質を向上させる（減圧CVD法で
形成した酸化シリコン膜のピンホールを補修する）。そ
の後の工程は通常のプロセスによって容量電極の形成、
溝の埋め込み等を行う。
第３図（ａ），（ｂ）は本発明の第２の実施例を説明
するための工程順に配置した半導体チップの断面図、第
４図は第３図（ｂ）のＡ部拡大断面図である。
するための工程順に配置した半導体チップの断面図、第
４図は第３図（ｂ）のＡ部拡大断面図である。
まず、第３図（ａ）に示すように、溝202を形成し、
次に第３図（ｂ）に示すように、減圧CVD法により酸化
シリコン膜203を厚さ約4nmに形成し、スチーム雰囲気中
で熱処理を行い、その後、厚さ10nmの窒化シリコン膜20
5をCVD法により形成し、次に900℃、15分程度のスチー
ム処理により酸化シリコン膜206を形成する。誘電率が
酸化シリコン膜の約２倍である窒化シリコン膜の存在の
ため、電界が弱められ、容量絶縁膜の信頼性が一層向上
する利点がある。
次に第３図（ｂ）に示すように、減圧CVD法により酸化
シリコン膜203を厚さ約4nmに形成し、スチーム雰囲気中
で熱処理を行い、その後、厚さ10nmの窒化シリコン膜20
5をCVD法により形成し、次に900℃、15分程度のスチー
ム処理により酸化シリコン膜206を形成する。誘電率が
酸化シリコン膜の約２倍である窒化シリコン膜の存在の
ため、電界が弱められ、容量絶縁膜の信頼性が一層向上
する利点がある。
以上説明したように本発明は、溝部に減圧CVD法によ
り酸化シリコン膜を形成し、膜質を向上させるためにス
チーム処理を行うことにより、熱酸化膜の様に溝コーナ
ー部で膜が薄くなることがないため、耐圧、漏れ特性及
び経時絶縁破壊特性とも良好な容量絶縁膜が得られ、半
導体集積回路装置の信頼性が向上する。このことは容量
絶縁膜の薄膜化による素子の微細化が可能となることを
意味する。また、丸め酸化の様な高温で長時間かける工
程を行わなくても良いため、どの様な製品のプロセスに
対しても使用でき、スループットの考慮も不要となる。
り酸化シリコン膜を形成し、膜質を向上させるためにス
チーム処理を行うことにより、熱酸化膜の様に溝コーナ
ー部で膜が薄くなることがないため、耐圧、漏れ特性及
び経時絶縁破壊特性とも良好な容量絶縁膜が得られ、半
導体集積回路装置の信頼性が向上する。このことは容量
絶縁膜の薄膜化による素子の微細化が可能となることを
意味する。また、丸め酸化の様な高温で長時間かける工
程を行わなくても良いため、どの様な製品のプロセスに
対しても使用でき、スループットの考慮も不要となる。
第１図（ａ），（ｂ）は本発明の第１の実施例を説明す
るための工程順に配置した半導体チップの断面図、第２
図は第１図（ｂ）のＡ部拡大断面図、第３図（ａ），
（ｂ）は第２の実施例を説明するための工程順に配置し
た半導体チップの断面図、第４図は第３図（ｂ）のＡ部
拡大断面図、第５図（ａ），（ｂ）は従来例を説明する
ための工程順に配置した半導体チップの断面図、第６図
は第５図（ｂ）のＡ部拡大断面図、第７図（ａ）〜
（ｄ）は他の従来例を説明するための工程順に配置した
半導体チップの断面図である。 101,201,301,401……半導体基体、102,202,302,402……
溝、103,203,303,403……酸化シリコン膜、404……犠牲
酸化シリコン膜、205……窒化シリコン膜、206……酸化
シリコン膜。
るための工程順に配置した半導体チップの断面図、第２
図は第１図（ｂ）のＡ部拡大断面図、第３図（ａ），
（ｂ）は第２の実施例を説明するための工程順に配置し
た半導体チップの断面図、第４図は第３図（ｂ）のＡ部
拡大断面図、第５図（ａ），（ｂ）は従来例を説明する
ための工程順に配置した半導体チップの断面図、第６図
は第５図（ｂ）のＡ部拡大断面図、第７図（ａ）〜
（ｄ）は他の従来例を説明するための工程順に配置した
半導体チップの断面図である。 101,201,301,401……半導体基体、102,202,302,402……
溝、103,203,303,403……酸化シリコン膜、404……犠牲
酸化シリコン膜、205……窒化シリコン膜、206……酸化
シリコン膜。
Claims (2)
- 【請求項１】半導体基板の一主表面から内部に向って溝
を設けたのち前記溝表面に絶縁膜を設けて溝容量を形成
する工程を含む半導体集積回路装置の製造方法におい
て、反応ガスにSiH4及びN2Oを用い減圧CVD法によりシリ
コン酸化膜を形成し、次いでスチーム雰囲気中で熱処理
を行い前記絶縁膜を形成することを特徴とする半導体集
積回路装置の製造方法。 - 【請求項２】半導体基板の一主表面から内部に向って溝
を設ける工程と、減圧CVD法により前記半導体基板の前
記一主表面の少なくとも一部及び前記溝の表面にシリコ
ン酸化膜を形成する工程と、スチーム雰囲気中で約750
度の熱処理を行うことにより前記シリコン酸化膜の膜質
を向上させる工程とを備える半導体集積回路装置の製造
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1146350A JP3006793B2 (ja) | 1989-06-07 | 1989-06-07 | 半導体集積回路装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1146350A JP3006793B2 (ja) | 1989-06-07 | 1989-06-07 | 半導体集積回路装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH039556A JPH039556A (ja) | 1991-01-17 |
| JP3006793B2 true JP3006793B2 (ja) | 2000-02-07 |
Family
ID=15405726
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1146350A Expired - Lifetime JP3006793B2 (ja) | 1989-06-07 | 1989-06-07 | 半導体集積回路装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3006793B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8987145B2 (en) | 2011-03-04 | 2015-03-24 | Asahi Kasei Microdevices Corporation | Semiconductor device, manufacturing method of the semiconductor device |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0618248B2 (ja) * | 1985-05-31 | 1994-03-09 | 株式会社東芝 | 半導体装置の製造方法 |
| JPS62117362A (ja) * | 1985-11-18 | 1987-05-28 | Seiko Instr & Electronics Ltd | 半導体装置 |
| JPS62174922A (ja) * | 1986-01-29 | 1987-07-31 | Hitachi Ltd | 半導体装置 |
-
1989
- 1989-06-07 JP JP1146350A patent/JP3006793B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH039556A (ja) | 1991-01-17 |
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