JPS6312389B2 - - Google Patents
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- JPS6312389B2 JPS6312389B2 JP56187631A JP18763181A JPS6312389B2 JP S6312389 B2 JPS6312389 B2 JP S6312389B2 JP 56187631 A JP56187631 A JP 56187631A JP 18763181 A JP18763181 A JP 18763181A JP S6312389 B2 JPS6312389 B2 JP S6312389B2
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
Landscapes
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- Non-Volatile Memory (AREA)
Description
本発明は、２層ポリシリコン膜を有する半導体
装置の製造方法に関する。 CCDや高密度のダイナミツクメモリー、スタ
テイツクメモリー等の高密度集積回路では、２層
ポリシリコンゲートMOS構造が用いられている。
これらの構造では、上記２つのポリシリコン導電
膜の間を絶縁する層間絶縁膜を必要としている。
高密度、寸法縮小化を指向するVLSIの代表的な
製造工程では、この層間絶縁膜形成には、例えば
SELOCS（Selective Oxide Coating of Silicon
gateの略称）法が用いられている。この方法は被
酸化シリコン表面の不純物濃度の差により、酸化
速度が異なることを利用した膜厚の異なる酸化膜
の同時形成法である。このSELOCS法を用いて、
第１のゲート電極となるポリシリコン膜上の酸化
膜（層間絶縁膜）と、基板シリコン表面に設ける
第２のゲート酸化膜とを同時に形成する。ポリシ
リコン上と基板シリコンの部分で不純物濃度が異
なる。例えばポリシリコンのリン濃度1020cm-3、
基板のホウ素濃度1016cm-3とすると、900℃で約
２倍、800℃で４倍、ポリシリコン上の方が酸化
速度が速い。しかし1000℃以上では酸化速度の差
はなくなる。この方法が２層ポリシリコンゲート
MOS構造を有するVLSIデバイスのポリシリコン
膜電極間の容量を低減できかつデバイスの性能を
向上できる製造工程として用いられることが知ら
れている。 以下従来例を第１図に従つて説明する。Ｐ型
（100）12Ω−cmの基板１上に500Åの第１の酸化
膜２を形成し、この上に、リンをドープした（不
純物濃度1020cm-3）第１のポリシリコン膜３を
400Åの厚さに被着し、ついで、同膜３をフオト
エツチングによりゲート部だけ残す。次に
NH4F：HF＝５：１のエツチング液で、上記第
１のゲートポリシリコン膜３直下の酸化膜２のみ
を残し、それ以外の酸化膜をエツチング除去する
（第１図ａ）。900℃水蒸気圏内で酸化して、1000
Åの層間絶縁膜４と、500Åの第２ゲート酸化膜
４′とを形成する。（第１図ｂ）そして、さらに、
リンをドープした第２のポリシリコン膜５を上記
層間絶縁膜４および第２ゲート酸化４′上に被着
して第１ゲート電極３第２ゲート電極５の２層ゲ
ート構造に形成する。（１図ｃ）従来法の問題点
は破線で囲つた部分６で示した層間絶縁膜のくび
れ構造にある。このくびれ部分６は第１のゲート
ポリシリコン電極膜３をマスクとして、第１ゲー
ト領域以外の酸化膜２のエツチング除去の際、第
１ポリシリコンゲート３直下へのエツチングの入
り込みがあること及びSELOCS法による第１の
ゲートポリシリコン膜３のエツジでの反り上りに
より、第１図で示すように、このポリシリコン膜
３の先端側壁の下方部分で、層間絶縁膜４が極端
に薄くなつてくびれを生じ、それが絶縁耐圧の低
下、さらにひどい場合にはピンホールの発生によ
る絶縁劣化を起すことがあつた。 本発明の目的はこの欠点を解決する手段を提供
することである。本発明は上記ポリシリコンエツ
ジ部酸化の際に同時に形成される基板シリコンの
酸化膜成長の影響で層間絶縁膜にくびれのできる
ことをできるだけ避けるため、第１ゲート領域直
下以外の酸化膜をも残したまま、第１のゲートポ
リシリコン膜を酸化して、比較的厚い酸化膜を形
成した後、全面をエツチングし、第２の素子を形
成する活性領域上の第１の酸化膜をエツチング除
去する。このエツチングでは、ポリシリコン膜上
と、それ以外の部分の酸化膜厚の差が大きいの
で、第１の酸化膜を丁度除去できるエツチング条
件にしておけば、第１のゲートポリシリコン膜上
には十分な厚さの酸化膜を残すようにエツチング
できる。実験によると、ドープしたポリシリコン
上に形成した熱酸化膜と基板シリコン上に形成し
た熱酸化膜との各エツチング速度は、バツフアー
ドフツ酸液（NH4F：HF＝５：１）の液温20℃
において、ポリシリコン上熱酸化膜で、970Å／
分、基板シリコン上で960Å／分であり、顕著な
エツチング速度の差は認められなかつた。このこ
とから所望の膜厚のポリシリコン上の酸化膜を残
して、基板シリコン上酸化膜を完全に除去するこ
とが可能であるという事実が得られた。次に第２
ゲーム酸化膜および層間絶縁膜を形成することに
よつて、第１ポリシリコンのひさしによる影響を
少なくすることができる。また、第１ポリシリコ
ン膜先端部で酸化膜を残して酸化することによ
り、酸化種（H2O）の基板シリコン面への拡散
をおさえ、基板シリコンの酸化を制限して、上記
第１ポリシリコン膜先端部での同ポリシリコンの
反り上りを減少するという効果がある。以下本発
明の実施例について説明する。 実施例 １ 第２図ａ〜ｅに製造工程順での半導体装置の断
面図を示す。たとえばＰ型（100）12Ω−cm基板
１に第１ゲート酸化膜２を500Åの厚さに形成し、
リンをドープした（不純物濃度1020cm-3）第１の
ゲートポリシリコン膜３を設ける（第２図ａ）。
ついで、800℃、H2：O2＝1.8：1.0で、水蒸気圏
内で酸化し、酸化膜４を形成する。この場合、酸
化膜厚は上記ポリシリコン膜３上で、1700Å、そ
れ以外で1000Åである（第２図ｂ）。このとき、
望ましい条件としては、ポリシリコン上に酸化膜
を残して、エツチングしなければならないため、
できるだけこの酸化膜厚の差が大きい方が良い。
次にNH4F：HF＝５：１のエツチング液で酸化
膜４をエツチングし、ポリシリコン上のみ酸化膜
４を約600Åの厚みに残す（第２図ｃ）。この場
合、酸化膜のエツチング速度は、前述のように、
ポリシリコン上あるいは、それ以外でも変わらな
い。900℃、H2：O2＝1.8：1.0で水蒸気圏内で酸
化し、500Åの第２ゲート酸化膜４′と、1600Åの
層間絶縁膜４とを同時に形成する（第２図ｄ）。
さらに、第２のゲートポリシリコン膜５を4000Å
の厚さに形成する（第２図ｅ）。第１図、第２図
を比較してわかるように、第１図で示したような
層間絶縁膜４のくびれ部分６は第２図示の本実施
例では観測されない。 実施例 ２ 層間絶縁膜の酸化条件としては、前述の如く、
1000℃以上ではSELOCS法での酸化膜成長速度
に顕著な差がなくなるために1000℃以下で行なう
ことが必要であり、望ましくは成長速度比の大き
い、実用的な温度範囲750〜850℃が適切である。
なお、さきに示したようにポリシリコン上とそれ
以外の部分での酸化膜厚の差は大きくとらなけれ
ばならない。プロセスに余裕をもつためには酸化
膜厚の差の大きいより低温及び高水蒸気圧の条件
が必要である。しかし低温になればなるほど成長
速度がともに低下するので、酸化に時間を要し実
際的ではない。そのため高圧酸化法による酸化を
用い、少なくとも、その条件設定のための時間を
含めても３時間以内に所望の酸化膜が得られるよ
うにした。 本実施例では、第２図ａ〜ｅにおいて、第２図
ａは実施例１と同様にし、その後の各工程にした
がい、まず、750℃において、水蒸気圧3.73Kg/cm2
の気圏内でポリシリコン膜３上に2500Å、それ以
外のところは1000Åの酸化膜４を形成する（第２
図ｂ）。次にNH4F：HF＝５：１のエツチング液
で酸化膜４をエツチングし、ポリシリコン膜３上
に約1400Åの酸化膜を残す（第２図ｃ）。以下実
施例１と同様にして、第２ゲート酸化膜４′およ
び厚い層間絶縁膜４を同時に形成する（第２図
ｄ，ｅ）。ここで層間絶縁膜４は2400Åであるが、
なお、ここでは一部の酸化工程に高圧酸化法を用
いたが、時間が許せば、全ての酸化工程に用いて
も同様の効果が得られる。 本発明の上述の各実施例で得た半導体装置につ
いて、次のような効果確認実験を行つた。 従来のSELOCS法を用いた第１図ｄ構造と本
発明の工程に従つて製造した第２図ｅの構造の測
定試料ウエハをそれぞれ３スライスずつ作つた。
このウエハは120チツプを含み、チツプ中に上記
構造のものが4000個存在する。耐圧測定は各条件
３スライスから10チツプずつをまんべんなく選び
（計30点）、第１、第２ポリシリコンゲート電極間
に電圧をかけて、リーク電流が1μAになつたとき
の電圧値を耐圧とした。また平均良品率は第１、
第２ポリシリコンゲート電極間に±15Vの電圧を
かけて、リーク電流が±10nA以下のものを良品
としてとり、各３スライス、120チツプ測定によ
り求めた。下表からわかるように本発明の方法に
よるものは、従来法に比べて、耐圧値のバラツキ
の減少が明らかであり、VLSI製造工程へ応用し
て大きな効果を発揮できる。なお本発明実施例で
はポリシリコンゲートを用いたが、MoSiゲート
ないしは、高融点金属硅化物を用いても良い。
装置の製造方法に関する。 CCDや高密度のダイナミツクメモリー、スタ
テイツクメモリー等の高密度集積回路では、２層
ポリシリコンゲートMOS構造が用いられている。
これらの構造では、上記２つのポリシリコン導電
膜の間を絶縁する層間絶縁膜を必要としている。
高密度、寸法縮小化を指向するVLSIの代表的な
製造工程では、この層間絶縁膜形成には、例えば
SELOCS（Selective Oxide Coating of Silicon
gateの略称）法が用いられている。この方法は被
酸化シリコン表面の不純物濃度の差により、酸化
速度が異なることを利用した膜厚の異なる酸化膜
の同時形成法である。このSELOCS法を用いて、
第１のゲート電極となるポリシリコン膜上の酸化
膜（層間絶縁膜）と、基板シリコン表面に設ける
第２のゲート酸化膜とを同時に形成する。ポリシ
リコン上と基板シリコンの部分で不純物濃度が異
なる。例えばポリシリコンのリン濃度1020cm-3、
基板のホウ素濃度1016cm-3とすると、900℃で約
２倍、800℃で４倍、ポリシリコン上の方が酸化
速度が速い。しかし1000℃以上では酸化速度の差
はなくなる。この方法が２層ポリシリコンゲート
MOS構造を有するVLSIデバイスのポリシリコン
膜電極間の容量を低減できかつデバイスの性能を
向上できる製造工程として用いられることが知ら
れている。 以下従来例を第１図に従つて説明する。Ｐ型
（100）12Ω−cmの基板１上に500Åの第１の酸化
膜２を形成し、この上に、リンをドープした（不
純物濃度1020cm-3）第１のポリシリコン膜３を
400Åの厚さに被着し、ついで、同膜３をフオト
エツチングによりゲート部だけ残す。次に
NH4F：HF＝５：１のエツチング液で、上記第
１のゲートポリシリコン膜３直下の酸化膜２のみ
を残し、それ以外の酸化膜をエツチング除去する
（第１図ａ）。900℃水蒸気圏内で酸化して、1000
Åの層間絶縁膜４と、500Åの第２ゲート酸化膜
４′とを形成する。（第１図ｂ）そして、さらに、
リンをドープした第２のポリシリコン膜５を上記
層間絶縁膜４および第２ゲート酸化４′上に被着
して第１ゲート電極３第２ゲート電極５の２層ゲ
ート構造に形成する。（１図ｃ）従来法の問題点
は破線で囲つた部分６で示した層間絶縁膜のくび
れ構造にある。このくびれ部分６は第１のゲート
ポリシリコン電極膜３をマスクとして、第１ゲー
ト領域以外の酸化膜２のエツチング除去の際、第
１ポリシリコンゲート３直下へのエツチングの入
り込みがあること及びSELOCS法による第１の
ゲートポリシリコン膜３のエツジでの反り上りに
より、第１図で示すように、このポリシリコン膜
３の先端側壁の下方部分で、層間絶縁膜４が極端
に薄くなつてくびれを生じ、それが絶縁耐圧の低
下、さらにひどい場合にはピンホールの発生によ
る絶縁劣化を起すことがあつた。 本発明の目的はこの欠点を解決する手段を提供
することである。本発明は上記ポリシリコンエツ
ジ部酸化の際に同時に形成される基板シリコンの
酸化膜成長の影響で層間絶縁膜にくびれのできる
ことをできるだけ避けるため、第１ゲート領域直
下以外の酸化膜をも残したまま、第１のゲートポ
リシリコン膜を酸化して、比較的厚い酸化膜を形
成した後、全面をエツチングし、第２の素子を形
成する活性領域上の第１の酸化膜をエツチング除
去する。このエツチングでは、ポリシリコン膜上
と、それ以外の部分の酸化膜厚の差が大きいの
で、第１の酸化膜を丁度除去できるエツチング条
件にしておけば、第１のゲートポリシリコン膜上
には十分な厚さの酸化膜を残すようにエツチング
できる。実験によると、ドープしたポリシリコン
上に形成した熱酸化膜と基板シリコン上に形成し
た熱酸化膜との各エツチング速度は、バツフアー
ドフツ酸液（NH4F：HF＝５：１）の液温20℃
において、ポリシリコン上熱酸化膜で、970Å／
分、基板シリコン上で960Å／分であり、顕著な
エツチング速度の差は認められなかつた。このこ
とから所望の膜厚のポリシリコン上の酸化膜を残
して、基板シリコン上酸化膜を完全に除去するこ
とが可能であるという事実が得られた。次に第２
ゲーム酸化膜および層間絶縁膜を形成することに
よつて、第１ポリシリコンのひさしによる影響を
少なくすることができる。また、第１ポリシリコ
ン膜先端部で酸化膜を残して酸化することによ
り、酸化種（H2O）の基板シリコン面への拡散
をおさえ、基板シリコンの酸化を制限して、上記
第１ポリシリコン膜先端部での同ポリシリコンの
反り上りを減少するという効果がある。以下本発
明の実施例について説明する。 実施例 １ 第２図ａ〜ｅに製造工程順での半導体装置の断
面図を示す。たとえばＰ型（100）12Ω−cm基板
１に第１ゲート酸化膜２を500Åの厚さに形成し、
リンをドープした（不純物濃度1020cm-3）第１の
ゲートポリシリコン膜３を設ける（第２図ａ）。
ついで、800℃、H2：O2＝1.8：1.0で、水蒸気圏
内で酸化し、酸化膜４を形成する。この場合、酸
化膜厚は上記ポリシリコン膜３上で、1700Å、そ
れ以外で1000Åである（第２図ｂ）。このとき、
望ましい条件としては、ポリシリコン上に酸化膜
を残して、エツチングしなければならないため、
できるだけこの酸化膜厚の差が大きい方が良い。
次にNH4F：HF＝５：１のエツチング液で酸化
膜４をエツチングし、ポリシリコン上のみ酸化膜
４を約600Åの厚みに残す（第２図ｃ）。この場
合、酸化膜のエツチング速度は、前述のように、
ポリシリコン上あるいは、それ以外でも変わらな
い。900℃、H2：O2＝1.8：1.0で水蒸気圏内で酸
化し、500Åの第２ゲート酸化膜４′と、1600Åの
層間絶縁膜４とを同時に形成する（第２図ｄ）。
さらに、第２のゲートポリシリコン膜５を4000Å
の厚さに形成する（第２図ｅ）。第１図、第２図
を比較してわかるように、第１図で示したような
層間絶縁膜４のくびれ部分６は第２図示の本実施
例では観測されない。 実施例 ２ 層間絶縁膜の酸化条件としては、前述の如く、
1000℃以上ではSELOCS法での酸化膜成長速度
に顕著な差がなくなるために1000℃以下で行なう
ことが必要であり、望ましくは成長速度比の大き
い、実用的な温度範囲750〜850℃が適切である。
なお、さきに示したようにポリシリコン上とそれ
以外の部分での酸化膜厚の差は大きくとらなけれ
ばならない。プロセスに余裕をもつためには酸化
膜厚の差の大きいより低温及び高水蒸気圧の条件
が必要である。しかし低温になればなるほど成長
速度がともに低下するので、酸化に時間を要し実
際的ではない。そのため高圧酸化法による酸化を
用い、少なくとも、その条件設定のための時間を
含めても３時間以内に所望の酸化膜が得られるよ
うにした。 本実施例では、第２図ａ〜ｅにおいて、第２図
ａは実施例１と同様にし、その後の各工程にした
がい、まず、750℃において、水蒸気圧3.73Kg/cm2
の気圏内でポリシリコン膜３上に2500Å、それ以
外のところは1000Åの酸化膜４を形成する（第２
図ｂ）。次にNH4F：HF＝５：１のエツチング液
で酸化膜４をエツチングし、ポリシリコン膜３上
に約1400Åの酸化膜を残す（第２図ｃ）。以下実
施例１と同様にして、第２ゲート酸化膜４′およ
び厚い層間絶縁膜４を同時に形成する（第２図
ｄ，ｅ）。ここで層間絶縁膜４は2400Åであるが、
なお、ここでは一部の酸化工程に高圧酸化法を用
いたが、時間が許せば、全ての酸化工程に用いて
も同様の効果が得られる。 本発明の上述の各実施例で得た半導体装置につ
いて、次のような効果確認実験を行つた。 従来のSELOCS法を用いた第１図ｄ構造と本
発明の工程に従つて製造した第２図ｅの構造の測
定試料ウエハをそれぞれ３スライスずつ作つた。
このウエハは120チツプを含み、チツプ中に上記
構造のものが4000個存在する。耐圧測定は各条件
３スライスから10チツプずつをまんべんなく選び
（計30点）、第１、第２ポリシリコンゲート電極間
に電圧をかけて、リーク電流が1μAになつたとき
の電圧値を耐圧とした。また平均良品率は第１、
第２ポリシリコンゲート電極間に±15Vの電圧を
かけて、リーク電流が±10nA以下のものを良品
としてとり、各３スライス、120チツプ測定によ
り求めた。下表からわかるように本発明の方法に
よるものは、従来法に比べて、耐圧値のバラツキ
の減少が明らかであり、VLSI製造工程へ応用し
て大きな効果を発揮できる。なお本発明実施例で
はポリシリコンゲートを用いたが、MoSiゲート
ないしは、高融点金属硅化物を用いても良い。
【表】
以上から本発明はCCD、メモリー等の２層ポ
リシリコンゲート構造を用いたがデバイスの歩留
向上に大きく寄与することがわかる。
リシリコンゲート構造を用いたがデバイスの歩留
向上に大きく寄与することがわかる。
第１図ａ〜ｃは従来例の断面図、第２図ａ〜ｅ
は本発明の一実施例を説明するための半導体装置
の断面図である。 １…Ｐ型（100）12Ω−cmシリコン基板、２…
第１ゲート酸化膜、３…第１のゲートポリシリコ
ン膜、４…層間絶縁膜、第２ゲート酸化膜、５…
第２のゲートポリシリコン膜、６…層間絶縁膜の
くびれ。
は本発明の一実施例を説明するための半導体装置
の断面図である。 １…Ｐ型（100）12Ω−cmシリコン基板、２…
第１ゲート酸化膜、３…第１のゲートポリシリコ
ン膜、４…層間絶縁膜、第２ゲート酸化膜、５…
第２のゲートポリシリコン膜、６…層間絶縁膜の
くびれ。
Claims (1)
- 【特許請求の範囲】 １ シリコン基板の一主面に形成した第１の絶縁
膜上に不純物をドープしたポリシリコンあるいは
高融点金属硅化物から成る膜を第１ゲート電極に
選択形成する工程と、前記第１の絶縁膜を残置し
て、1000℃未満の温度で熱酸化膜を上記第１ゲー
ト電極上および上記第１の絶縁膜上に形成する第
１酸化工程と、前記残置した第１の絶縁膜の所定
領域の基板シリコン面を露出して後、この露出し
たシリコン基板面にふたたび第２の絶縁膜を形成
する第２酸化工程と、第２のゲート電極膜を被着
形成する工程とを含むことを特徴とする半導体装
置の製造方法。 ２ 酸化工程を高圧酸化雰囲気で行うことを特徴
とする特許請求範囲第１項記載の半導体装置の製
造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56187631A JPS5889869A (ja) | 1981-11-20 | 1981-11-20 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56187631A JPS5889869A (ja) | 1981-11-20 | 1981-11-20 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5889869A JPS5889869A (ja) | 1983-05-28 |
| JPS6312389B2 true JPS6312389B2 (ja) | 1988-03-18 |
Family
ID=16209485
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56187631A Granted JPS5889869A (ja) | 1981-11-20 | 1981-11-20 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5889869A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60198855A (ja) * | 1984-03-23 | 1985-10-08 | Nec Corp | 半導体集積回路装置の製造方法 |
| JP2550008B2 (ja) * | 1984-06-20 | 1996-10-30 | 株式会社日立製作所 | 半導体装置の製造方法 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5394780A (en) * | 1977-01-14 | 1978-08-19 | Hitachi Ltd | Manufacture of semiconductor device |
| JPS558062A (en) * | 1978-07-03 | 1980-01-21 | Chiyou Lsi Gijutsu Kenkyu Kumiai | Manufacture of semiconductor |
| JPS5559778A (en) * | 1978-10-30 | 1980-05-06 | Chiyou Lsi Gijutsu Kenkyu Kumiai | Method of fabricating semiconductor device |
-
1981
- 1981-11-20 JP JP56187631A patent/JPS5889869A/ja active Granted
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5394780A (en) * | 1977-01-14 | 1978-08-19 | Hitachi Ltd | Manufacture of semiconductor device |
| JPS558062A (en) * | 1978-07-03 | 1980-01-21 | Chiyou Lsi Gijutsu Kenkyu Kumiai | Manufacture of semiconductor |
| JPS5559778A (en) * | 1978-10-30 | 1980-05-06 | Chiyou Lsi Gijutsu Kenkyu Kumiai | Method of fabricating semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5889869A (ja) | 1983-05-28 |
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