JP2550008B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/311—Etching the insulating layers by chemical or physical means
- H01L21/31105—Etching inorganic layers
- H01L21/31111—Etching inorganic layers by chemical means
- H01L21/31116—Etching inorganic layers by chemical means by dry-etching
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Description
【発明の詳細な説明】 〔技術分野〕 本発明は半導体装置の製造方法に関し、特に固体撮像
素子の電荷転送部における耐圧の向上に適した製造方法
に関するものである。
素子の電荷転送部における耐圧の向上に適した製造方法
に関するものである。
固体撮像素子の電荷転送部（CCD）には隣り合って第
１ゲート，第２ゲートを配列形成しているが、従来では
第２ゲートのゲート絶縁膜と第１ゲートの層間絶縁膜と
を一の工程で同時に形成しているため第１ゲートに形状
不良を生じ、耐圧の低下や信頼性の低下を生じるという
問題がある。
１ゲート，第２ゲートを配列形成しているが、従来では
第２ゲートのゲート絶縁膜と第１ゲートの層間絶縁膜と
を一の工程で同時に形成しているため第１ゲートに形状
不良を生じ、耐圧の低下や信頼性の低下を生じるという
問題がある。
固体撮像素子の製造方法としては、第１図に示す方法
が考えられる。先ず同図（Ａ）のようにＮ型シリコン基
板１にＰウエル２とフィールド絶縁膜（SiO2膜）４とを
形成した上でN-埋込層３と第１ゲート絶縁膜（SiO2膜）
５を形成し、この第１ゲート絶縁膜５上にポリシリコン
をパターニングした第１ゲート６を形成する。そして、
同図（Ｂ）のように第１ゲート絶縁膜５をセルフアライ
ン法によりエッチング除去した後、再び酸化処理を施し
てシリコン基板１表面に第２ゲート絶縁膜７を、また第
１ゲート６表面に層間絶縁膜８を形成する（同図
（Ｃ））。しかる上で、これら第２ゲート絶縁膜７と層
間絶縁膜８上にポリシリコンをパターニング形成し、同
図（Ｄ）のように第２ゲート９を形成する。なお、図中
P+層やN+層の図示は省略している。
が考えられる。先ず同図（Ａ）のようにＮ型シリコン基
板１にＰウエル２とフィールド絶縁膜（SiO2膜）４とを
形成した上でN-埋込層３と第１ゲート絶縁膜（SiO2膜）
５を形成し、この第１ゲート絶縁膜５上にポリシリコン
をパターニングした第１ゲート６を形成する。そして、
同図（Ｂ）のように第１ゲート絶縁膜５をセルフアライ
ン法によりエッチング除去した後、再び酸化処理を施し
てシリコン基板１表面に第２ゲート絶縁膜７を、また第
１ゲート６表面に層間絶縁膜８を形成する（同図
（Ｃ））。しかる上で、これら第２ゲート絶縁膜７と層
間絶縁膜８上にポリシリコンをパターニング形成し、同
図（Ｄ）のように第２ゲート９を形成する。なお、図中
P+層やN+層の図示は省略している。
しかしながら、この方法では同図（Ｂ）に示した第１
ゲート絶縁膜５のエッチング時に、シリコン基板１表面
へのダメージ防止のためウエットエッチング法を行なっ
ていることから、図示のように第１ゲート６の両端にお
いて第１ゲート絶縁膜５がオーバエッチングされてしま
う。このため、次工程の第２ゲート絶縁膜７および層間
絶縁膜８の酸化形成時に同図（Ｃ）および第２図に示す
ように第１ゲート６の端部が持ち上げられて形状不良が
生じ、かかる部位の絶縁膜が薄くなって耐圧の低下を生
じるという問題がある。また、形状不良によってひさし
形状とされるため、第２ゲート９形成後に、例えば第２
図のように第２ゲート不要個所にポリシリコンのエッチ
ング残りＡが生じることもあり、配線の短絡等信頼性を
低下させるおそれもある。これを防ぐには第２ゲート９
のエッチングを等方性のあるドライエッチング法で行な
う必要があり、パターニング精度上不利になると共に、
これでも確実に防止することは困難である。
ゲート絶縁膜５のエッチング時に、シリコン基板１表面
へのダメージ防止のためウエットエッチング法を行なっ
ていることから、図示のように第１ゲート６の両端にお
いて第１ゲート絶縁膜５がオーバエッチングされてしま
う。このため、次工程の第２ゲート絶縁膜７および層間
絶縁膜８の酸化形成時に同図（Ｃ）および第２図に示す
ように第１ゲート６の端部が持ち上げられて形状不良が
生じ、かかる部位の絶縁膜が薄くなって耐圧の低下を生
じるという問題がある。また、形状不良によってひさし
形状とされるため、第２ゲート９形成後に、例えば第２
図のように第２ゲート不要個所にポリシリコンのエッチ
ング残りＡが生じることもあり、配線の短絡等信頼性を
低下させるおそれもある。これを防ぐには第２ゲート９
のエッチングを等方性のあるドライエッチング法で行な
う必要があり、パターニング精度上不利になると共に、
これでも確実に防止することは困難である。
なお、CCDに関しては、例えば朝倉書店1981年６月30
日発行の「集積回路ハンドブック」（菅野卓雄編集）の
P86〜P113に詳しい。
日発行の「集積回路ハンドブック」（菅野卓雄編集）の
P86〜P113に詳しい。
本発明の目的は第１ゲート部における形状不良の発生
を防止し、これにより絶縁膜の薄型化に伴なう耐圧の低
下を防止すると共に、第２ゲートの異方性ドライエッチ
ングを可能としかつそのエッチング残りを防止すること
のできる固体撮像素子等の半導体装置の製造方法を提供
することにある。
を防止し、これにより絶縁膜の薄型化に伴なう耐圧の低
下を防止すると共に、第２ゲートの異方性ドライエッチ
ングを可能としかつそのエッチング残りを防止すること
のできる固体撮像素子等の半導体装置の製造方法を提供
することにある。
本発明の前記ならびにそのほかの目的と新規な特徴
は、本明細書の記述および添付図面からあきらかになる
であろう。
は、本明細書の記述および添付図面からあきらかになる
であろう。
本願において開示される発明のうち代表的なものの概
要を簡単に説明すれば、下記のとおりである。
要を簡単に説明すれば、下記のとおりである。
すなわち、半導体装置主面上に酸化膜を介してゲート
を構成する第１の配線を形成し、その第１の配線上に層
間絶縁膜を介して一部がその第１の配線に重なるように
第２の配線を順次形成してなる半導体装置の製造方法で
あって、 （１）前記半導体基体主面上に形成された酸化膜の表面
に第１の配線をパターンニング形成する段階と、 （２）前記第１の配線が形成された半導体基体に対し熱
処理を施しながら、その第１の配線の上表面と、側表
面、及び前記第１の配線が形成されていない半導体基体
主面部分に酸化膜を形成する段階と、 （３）前記酸化膜を異方性のあるドライエッチング法に
より、前記第１の配線の上表面及び前記第１の配線が形
成されていない半導体基体主面部分にその酸化膜が僅か
に残るようにエッチし、このドライエッチングに引き続
き、ウエットエッチング法により前記残された酸化膜を
エッチする工程を経て、前記第１の配線の表面には前記
酸化膜が残されて成る層間絶縁膜を前記第１の配線上に
形成する段階と、 （４）一部が前記第１の配線の側表面に形成されている
層間絶縁膜上に沿って前記第１の配線に重なるように延
在するように第２の配線を前記半導体基体主面上にパタ
ーンニング形成する段階と、 から成ることを特徴とする半導体装置の製造方法にあ
る。
を構成する第１の配線を形成し、その第１の配線上に層
間絶縁膜を介して一部がその第１の配線に重なるように
第２の配線を順次形成してなる半導体装置の製造方法で
あって、 （１）前記半導体基体主面上に形成された酸化膜の表面
に第１の配線をパターンニング形成する段階と、 （２）前記第１の配線が形成された半導体基体に対し熱
処理を施しながら、その第１の配線の上表面と、側表
面、及び前記第１の配線が形成されていない半導体基体
主面部分に酸化膜を形成する段階と、 （３）前記酸化膜を異方性のあるドライエッチング法に
より、前記第１の配線の上表面及び前記第１の配線が形
成されていない半導体基体主面部分にその酸化膜が僅か
に残るようにエッチし、このドライエッチングに引き続
き、ウエットエッチング法により前記残された酸化膜を
エッチする工程を経て、前記第１の配線の表面には前記
酸化膜が残されて成る層間絶縁膜を前記第１の配線上に
形成する段階と、 （４）一部が前記第１の配線の側表面に形成されている
層間絶縁膜上に沿って前記第１の配線に重なるように延
在するように第２の配線を前記半導体基体主面上にパタ
ーンニング形成する段階と、 から成ることを特徴とする半導体装置の製造方法にあ
る。
第３図（Ａ）〜（Ｊ）は本発明の一実施例を工程順に
示す図である。
示す図である。
先ず、同図（Ａ）のように（100）Ｎ型シリコン基板1
1の表面にSiO2膜12を形成しかつこれをパターニングし
て主面にＰ型不純物を拡散させP-ウエル層13を形成す
る。SiO2膜12を除去後に、同図（Ｂ）のように新たにSi
O2膜14とパターニングしたSi3N4膜15を形成しＰ型不純
物をイオン打込みしかつ選択的にシリコン基板を酸化し
て同図（Ｃ）のようにチャネルストッパ用のＰ型層16と
フィールド絶縁膜17を形成する。更に、前記P-ウエル層
13表面には常法によりN-層18を形成し、これを所謂埋込
みチャネル層として構成する。
1の表面にSiO2膜12を形成しかつこれをパターニングし
て主面にＰ型不純物を拡散させP-ウエル層13を形成す
る。SiO2膜12を除去後に、同図（Ｂ）のように新たにSi
O2膜14とパターニングしたSi3N4膜15を形成しＰ型不純
物をイオン打込みしかつ選択的にシリコン基板を酸化し
て同図（Ｃ）のようにチャネルストッパ用のＰ型層16と
フィールド絶縁膜17を形成する。更に、前記P-ウエル層
13表面には常法によりN-層18を形成し、これを所謂埋込
みチャネル層として構成する。
次に、前記SiO2膜14を除去後に新たに第１ゲート絶縁
膜14aを形成し、この上にポリシリコン膜をCVD法等によ
り形成しかつこれをパターニングして同図（Ｄ）のよう
に第１ゲート19を形成する。そして第１ゲート絶縁膜14
aを残して、第１ゲート19およびシリコン基板11の各表
面を熱酸化処理し、同図（Ｅ）のように全面にSiO2膜20
を形成する。これにより、第１ゲート上のSiO2膜20はシ
リコン基板11上よりも若干厚い状態で層間絶縁膜として
構成される。
膜14aを形成し、この上にポリシリコン膜をCVD法等によ
り形成しかつこれをパターニングして同図（Ｄ）のよう
に第１ゲート19を形成する。そして第１ゲート絶縁膜14
aを残して、第１ゲート19およびシリコン基板11の各表
面を熱酸化処理し、同図（Ｅ）のように全面にSiO2膜20
を形成する。これにより、第１ゲート上のSiO2膜20はシ
リコン基板11上よりも若干厚い状態で層間絶縁膜として
構成される。
しかる後、全面に異方性のあるドライエッチングを施
してシリコン基板11上のSiO2膜20が僅かに残される程度
までこれをエッチングし、次いでウエットエッチングに
切替えて僅かに残ったSiO2膜20を除去する。このとき、
同図（Ｆ）のように第１ゲート19の表面には層間絶縁膜
としてのSiO2膜20aが残される。なお、SiO2膜20が僅か
に残った時点でウエットエッチングに切替えるのはシリ
コン基板11へのドライエッチングダメージを防止するた
めである。また、ドライエッチングによりウエットエッ
チング時間を短縮でき、第１ゲート19の両端のオーバエ
ッチングが防止される。その上で再度表面に熱酸化を施
すことにより、同図（Ｇ）のようにシリコン基板11上に
SiO2からなる第２ゲート絶縁膜21を形成でき、第１ゲー
ト19の表面に充分に厚い層間絶縁膜22が形成できる。
してシリコン基板11上のSiO2膜20が僅かに残される程度
までこれをエッチングし、次いでウエットエッチングに
切替えて僅かに残ったSiO2膜20を除去する。このとき、
同図（Ｆ）のように第１ゲート19の表面には層間絶縁膜
としてのSiO2膜20aが残される。なお、SiO2膜20が僅か
に残った時点でウエットエッチングに切替えるのはシリ
コン基板11へのドライエッチングダメージを防止するた
めである。また、ドライエッチングによりウエットエッ
チング時間を短縮でき、第１ゲート19の両端のオーバエ
ッチングが防止される。その上で再度表面に熱酸化を施
すことにより、同図（Ｇ）のようにシリコン基板11上に
SiO2からなる第２ゲート絶縁膜21を形成でき、第１ゲー
ト19の表面に充分に厚い層間絶縁膜22が形成できる。
次いで、同図（Ｈ）のようにＰ型不純物をドープして
N-層18上にP+層23をセルフアラインで形成し、更にポリ
シリコン膜の形成およびそのパターニングにより第２ゲ
ート24を形成する。そして、この表面を酸化して層間絶
縁膜としてのSiO2膜25を形成し、かつＮ型不純物を選択
的にドープしてN+層26を形成する。図中、シリコン基板
11の裏面の膜は第２ゲート25形成時に同時に形成される
ポリシリコン膜27である。
N-層18上にP+層23をセルフアラインで形成し、更にポリ
シリコン膜の形成およびそのパターニングにより第２ゲ
ート24を形成する。そして、この表面を酸化して層間絶
縁膜としてのSiO2膜25を形成し、かつＮ型不純物を選択
的にドープしてN+層26を形成する。図中、シリコン基板
11の裏面の膜は第２ゲート25形成時に同時に形成される
ポリシリコン膜27である。
そして、同図（Ｉ）のようにPSG膜28を形成してコン
タクトホール29を形成し、続いて、同図（Ｊ）のように
第1Al配線30をパターン形成し、第2PSG膜31を形成し、
更に第2Al配線32を形成することにより電荷転送部を完
成できる。
タクトホール29を形成し、続いて、同図（Ｊ）のように
第1Al配線30をパターン形成し、第2PSG膜31を形成し、
更に第2Al配線32を形成することにより電荷転送部を完
成できる。
したがって、この製造プロセスによれば、第１ゲート
19をパターニングにより形成した後に先ずこれを酸化処
理に付してSiO2膜20を形成し、しかる上でシリコン基板
11上のSiO2膜20を除去すべくエッチング処理を施す点に
従来プロセスとは異なる特徴を有している。しかも、こ
のエッチング処理に際しては最初にドライエッチングを
施し、次にウエットエッチング法を用いている。このた
め、第１ゲート19表面上にSiO2膜20を先に形成しておく
ことにより、しかもドライエッチングによる異方性エッ
チングを初期段階で行なっておくことにより、第１ゲー
ト19両端におけるオーバエッチングは確実に防止でき
る。したがって、その後の第２ゲート絶縁膜21および層
間絶縁膜22の酸化形成によっても、第４図に一部を示す
ように第１ゲート19の形成不良は発生せず、ひさし形状
が生ずることはない。
19をパターニングにより形成した後に先ずこれを酸化処
理に付してSiO2膜20を形成し、しかる上でシリコン基板
11上のSiO2膜20を除去すべくエッチング処理を施す点に
従来プロセスとは異なる特徴を有している。しかも、こ
のエッチング処理に際しては最初にドライエッチングを
施し、次にウエットエッチング法を用いている。このた
め、第１ゲート19表面上にSiO2膜20を先に形成しておく
ことにより、しかもドライエッチングによる異方性エッ
チングを初期段階で行なっておくことにより、第１ゲー
ト19両端におけるオーバエッチングは確実に防止でき
る。したがって、その後の第２ゲート絶縁膜21および層
間絶縁膜22の酸化形成によっても、第４図に一部を示す
ように第１ゲート19の形成不良は発生せず、ひさし形状
が生ずることはない。
この結果、第１ゲート19の両端部において第１ゲート
絶縁膜14が薄くなることはなく、耐圧の低下が生じるこ
とはない。また、第２ゲート24を形成するポリシリコン
のエッチング残りが生じることもなく、配線の短絡等を
未然に防いで信頼性の向上を達成できる。また、エッチ
ング残りの心配がないことから第２ゲート24の異方性ド
ライエッチングも可能であり、ゲート精度の向上を図り
かつプロセスの簡易化を図ることもできる。
絶縁膜14が薄くなることはなく、耐圧の低下が生じるこ
とはない。また、第２ゲート24を形成するポリシリコン
のエッチング残りが生じることもなく、配線の短絡等を
未然に防いで信頼性の向上を達成できる。また、エッチ
ング残りの心配がないことから第２ゲート24の異方性ド
ライエッチングも可能であり、ゲート精度の向上を図り
かつプロセスの簡易化を図ることもできる。
（１） 第１ゲートを形成した後に先に表面酸化を行な
い、その上でドライ，ウエットのエッチングを行なって
基板表面を露呈させ、しかる上で第２ゲート絶縁膜を酸
化形成しているので、エッチング処理を行なっても第１
ゲート両端部下側がオーバエッチングされることはな
く、したがって次の酸化工程において第１ゲートに形状
不良が発生することはない。
い、その上でドライ，ウエットのエッチングを行なって
基板表面を露呈させ、しかる上で第２ゲート絶縁膜を酸
化形成しているので、エッチング処理を行なっても第１
ゲート両端部下側がオーバエッチングされることはな
く、したがって次の酸化工程において第１ゲートに形状
不良が発生することはない。
（２） 第１ゲートの形状不良が防止できるので、第１
ゲート下側の絶縁膜の薄型化が防止でき、耐圧の向上を
達成できる。
ゲート下側の絶縁膜の薄型化が防止でき、耐圧の向上を
達成できる。
（３） 第１ゲートの形状不良が防止でき、両端部にお
けるひさし形状を防止できるので、第２ゲート材料のエ
ッチング残りが防止でき、配線の短絡等を未然に防いで
信頼性の向上が達成できる。
けるひさし形状を防止できるので、第２ゲート材料のエ
ッチング残りが防止でき、配線の短絡等を未然に防いで
信頼性の向上が達成できる。
（４） 第１ゲートの形状不良が防止でき、両端部にお
けるひさし形状を防止できるので、第２ゲートのパター
ニングに等方性ドライエッチングを利用しなくとも第２
ゲート材料のエッチング残りを防止でき、これにより異
方性ドライエッチングの適用を可能とし第２ゲートの精
度の向上とプロセスの簡易化を図ることができる。
けるひさし形状を防止できるので、第２ゲートのパター
ニングに等方性ドライエッチングを利用しなくとも第２
ゲート材料のエッチング残りを防止でき、これにより異
方性ドライエッチングの適用を可能とし第２ゲートの精
度の向上とプロセスの簡易化を図ることができる。
以上本発明者によってなされた発明を実施例にもとづ
き具体的に説明したが、本発明は上記実施例に限定され
るものではなく、その要旨を逸脱しない範囲で種々変更
可能であることはいうまでもない。たとえば、層間酸化
膜用としてのSiO2膜の形成を行なった後のエッチング
は、ウエットエッチングのみを用いても少なくとも従来
に比してオーバエッチングを低減し、第１ゲートの形状
不良を防止できる。
き具体的に説明したが、本発明は上記実施例に限定され
るものではなく、その要旨を逸脱しない範囲で種々変更
可能であることはいうまでもない。たとえば、層間酸化
膜用としてのSiO2膜の形成を行なった後のエッチング
は、ウエットエッチングのみを用いても少なくとも従来
に比してオーバエッチングを低減し、第１ゲートの形状
不良を防止できる。
以上の説明では主として本発明者によってなされた発
明をその背景となった利用分野である固体撮像素子の電
荷転送部に適用した場合について説明したが、それに限
定されるものではなく、たとえば、Ｄ−RAM等のように
第1,第２ゲート或いはそれ以上のゲートを有する半導体
装置に適用できる。
明をその背景となった利用分野である固体撮像素子の電
荷転送部に適用した場合について説明したが、それに限
定されるものではなく、たとえば、Ｄ−RAM等のように
第1,第２ゲート或いはそれ以上のゲートを有する半導体
装置に適用できる。
第１図（Ａ）〜（Ｄ）は従来方法の一部の工程断面図、 第２図はその不具合を説明するための断面図、 第３図（Ａ）〜（Ｊ）は本発明方法の工程断面図、 第４図は要部の拡大図である。 11……半導体基板（シリコン基板）、13……P-ウエル
層、14a……第１ゲート絶縁膜、17……フィールドSiO2
膜、18……N-埋込層、19……第１ゲート、20……SiO
2膜、21……第２ゲート絶縁膜、22……層間絶縁膜、24
……第２ゲート、25……層間絶縁膜、28……第1PSG、30
……第1Al配線、31……第2PSG、32……第2Al配線。
層、14a……第１ゲート絶縁膜、17……フィールドSiO2
膜、18……N-埋込層、19……第１ゲート、20……SiO
2膜、21……第２ゲート絶縁膜、22……層間絶縁膜、24
……第２ゲート、25……層間絶縁膜、28……第1PSG、30
……第1Al配線、31……第2PSG、32……第2Al配線。
フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/108 29/762 (72)発明者 千葉 敏之 小平市上水本町1479番地 日立マイクロ コンピユータエンジニアリング株式会社 内 (72)発明者 石川 純 茂原市早野3350―２ 日立デバイスエン ジニアリング株式会社内 (72)発明者 上原 正男 茂原市早野3300番地 株式会社日立製作 所茂原工場内 (72)発明者 大塚 延孝 茂原市早野3350―２ 日立デバイスエン ジニアリング株式会社内 (56)参考文献 特開 昭58−89869（ＪＰ，Ａ) 特開 昭55−62733（ＪＰ，Ａ) 特開 昭55−140231（ＪＰ，Ａ) 特開 昭54−18279（ＪＰ，Ａ) 特開 昭53−23281（ＪＰ，Ａ)
Claims (2)
- 【請求項１】半導体装置主面上に酸化膜を介してゲート
を構成する第１の配線を形成し、その第１の配線上に層
間絶縁膜を介して一部がその第１の配線に重なるように
第２の配線を順次形成してなる半導体装置の製造方法で
あって、 （１）前記半導体基体主面上に形成された酸化膜の表面
に第１の配線をパターンニング形成する段階と、 （２）前記第１の配線が形成された半導体基体に対し熱
処理を施しながら、その第１の配線の上表面と、側表
面、及び前記第１の配線が形成されていない半導体基体
主面部分に酸化膜を形成する段階と、 （３）前記酸化膜を異方性のあるドライエッチング法に
より、前記第１の配線の上表面及び前記第１の配線が形
成されていない半導体基体主面部分にその酸化膜が僅か
に残るようにエッチし、このドライエッチングに引き続
き、ウエットエッチング法により前記残された酸化膜を
エッチする工程を経て、前記第１の配線の側表面には前
記酸化膜が残されて成る層間絶縁膜を前記第１の配線上
に形成する段階と、 （４）一部が前記第１の配線の側表面に形成されている
層間絶縁膜上に沿って前記第１の配線に重なるように延
在するように第２の配線を前記半導体基体主面上にパタ
ーニング形成する段階と、 から成ることを特徴とする半導体装置の製造方法。 - 【請求項２】前記（４）段階での第２の配線はドライエ
ッチング法によりパターンニング形成して成ることを特
徴とする特許請求の範囲第１項記載の半導体装置の製造
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59125235A JP2550008B2 (ja) | 1984-06-20 | 1984-06-20 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59125235A JP2550008B2 (ja) | 1984-06-20 | 1984-06-20 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS615574A JPS615574A (ja) | 1986-01-11 |
| JP2550008B2 true JP2550008B2 (ja) | 1996-10-30 |
Family
ID=14905146
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59125235A Expired - Lifetime JP2550008B2 (ja) | 1984-06-20 | 1984-06-20 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2550008B2 (ja) |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5849035B2 (ja) * | 1976-08-16 | 1983-11-01 | 株式会社東芝 | 電荷転送素子 |
| JPS5418279A (en) * | 1977-07-11 | 1979-02-10 | Nec Corp | Pattern formation method |
| JPS55140231A (en) * | 1979-04-18 | 1980-11-01 | Fujitsu Ltd | Manufacture of semiconductor element |
| JPS5889869A (ja) * | 1981-11-20 | 1983-05-28 | Matsushita Electronics Corp | 半導体装置の製造方法 |
-
1984
- 1984-06-20 JP JP59125235A patent/JP2550008B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS615574A (ja) | 1986-01-11 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |