JP2867782B2 - 半導体不揮発性記憶装置の製造方法 - Google Patents
半導体不揮発性記憶装置の製造方法Info
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- JP2867782B2 JP2867782B2 JP4058654A JP5865492A JP2867782B2 JP 2867782 B2 JP2867782 B2 JP 2867782B2 JP 4058654 A JP4058654 A JP 4058654A JP 5865492 A JP5865492 A JP 5865492A JP 2867782 B2 JP2867782 B2 JP 2867782B2
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- insulating film
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- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
Description
【０００１】
【産業上の利用分野】本発明は半導体不揮発性記憶装置
の製造方法に関し、特にスタックゲート構造を有するト
ランジスタをメモリセルとする半導体不揮発性装置の製
造方法に関する。
の製造方法に関し、特にスタックゲート構造を有するト
ランジスタをメモリセルとする半導体不揮発性装置の製
造方法に関する。
【０００２】
【従来の技術】従来、スタックゲート構造を有するＥＰ
ＲＯＭ（イレーザブル（ｅｒａｓａｂｌｅ）ＰＲＯＭ）
のメモリセルアレイ部は、上面から見て、図４に示す様
な配置構造となっている。このような半導体不揮発性記
憶装置の製造方法について、図４および、図４のＸ−Ｘ
線相当部の各工程における半導体チップの断面図を参照
して説明する。
ＲＯＭ（イレーザブル（ｅｒａｓａｂｌｅ）ＰＲＯＭ）
のメモリセルアレイ部は、上面から見て、図４に示す様
な配置構造となっている。このような半導体不揮発性記
憶装置の製造方法について、図４および、図４のＸ−Ｘ
線相当部の各工程における半導体チップの断面図を参照
して説明する。
【０００３】まず、図５（ａ）に示すようにＰ型シリコ
ン基板１の表面部に通常の選択酸化法により、厚いフィ
ールド酸化膜２を選択的に形成しトランジスタ形成領域
３および連結領域４を区画する。次にメモリセルの第１
のゲート絶縁膜となる酸化シリコン膜５を形成する。続
いて、図５（ｂ）に示すように、浮遊ゲートとなる導電
性のポリシリコン膜６を堆積した後、リソグラフィー技
術を用いてトランジスタ形成領域３上に残るようにポリ
シリコン膜６をＲＩＥ（反応性イオンエッチ）のような
異方性エッチングでパターニングする。
ン基板１の表面部に通常の選択酸化法により、厚いフィ
ールド酸化膜２を選択的に形成しトランジスタ形成領域
３および連結領域４を区画する。次にメモリセルの第１
のゲート絶縁膜となる酸化シリコン膜５を形成する。続
いて、図５（ｂ）に示すように、浮遊ゲートとなる導電
性のポリシリコン膜６を堆積した後、リソグラフィー技
術を用いてトランジスタ形成領域３上に残るようにポリ
シリコン膜６をＲＩＥ（反応性イオンエッチ）のような
異方性エッチングでパターニングする。
【０００４】次に、図６（ａ）に示すように、全面にわ
たり第２のゲート絶縁膜となる酸化シリコン膜８などを
形成し、続いて、制御ゲートとなるポリシリコン膜９を
全面にわたり形成する。その後、リソグラフィ技術を用
いて、図６（ｂ）に示すように、ポリシリコン膜６，酸
化シリコン膜８およびポリシリコン膜９を所定の領域の
みに残すようにＲＩＥのような異方性エッチングでパタ
ーニングを行ない、浮遊ゲート電極６ａ，制御ゲート電
極９ａの形成を終る。次に、Ｎ型の不純物をイオン注入
してＰ型シリコン基板１の表面部にソース及びドレイン
となるＮ型不純物拡散層（図４に斜線を付した部分）を
形成する。次に全面にわたり層間絶縁膜１０を形成し、
リソグラフィー工程を経て層間絶縁膜１０の所定の領域
をエッチングで除去し、ドレイン上にコンタクトホール
Ｃを形成したのち、コンタクトホールに接続すべきアル
ミニウムなどの導電膜を形成し、リソグラフィー工程を
経て、異方性エッチングを施して、所定の領域のみに電
極配線１１として残す。
たり第２のゲート絶縁膜となる酸化シリコン膜８などを
形成し、続いて、制御ゲートとなるポリシリコン膜９を
全面にわたり形成する。その後、リソグラフィ技術を用
いて、図６（ｂ）に示すように、ポリシリコン膜６，酸
化シリコン膜８およびポリシリコン膜９を所定の領域の
みに残すようにＲＩＥのような異方性エッチングでパタ
ーニングを行ない、浮遊ゲート電極６ａ，制御ゲート電
極９ａの形成を終る。次に、Ｎ型の不純物をイオン注入
してＰ型シリコン基板１の表面部にソース及びドレイン
となるＮ型不純物拡散層（図４に斜線を付した部分）を
形成する。次に全面にわたり層間絶縁膜１０を形成し、
リソグラフィー工程を経て層間絶縁膜１０の所定の領域
をエッチングで除去し、ドレイン上にコンタクトホール
Ｃを形成したのち、コンタクトホールに接続すべきアル
ミニウムなどの導電膜を形成し、リソグラフィー工程を
経て、異方性エッチングを施して、所定の領域のみに電
極配線１１として残す。
【０００５】
【発明が解決しようとする課題】しかしながら、上述し
た従来の製造方法では、ポリシリコン膜９，酸化シリコ
ン膜８およびポリシリコン膜６を異方性エッチングでエ
ッチングする際にポリシリコン膜６の側面に形成されて
いる酸化シリコン膜８が異方性エッチングではエッチン
グされ難く垂直な部分エッチングされずに図４に２点鎖
線で示した部分に残ってしまう。このため続くポリシリ
コン膜６のエッチングの際に、この酸化シリコン膜８の
側壁にポリシリコン膜６が残ってしまい、隣り合う浮遊
ゲート電極６ａが短絡されてしまうという問題点があっ
た。
た従来の製造方法では、ポリシリコン膜９，酸化シリコ
ン膜８およびポリシリコン膜６を異方性エッチングでエ
ッチングする際にポリシリコン膜６の側面に形成されて
いる酸化シリコン膜８が異方性エッチングではエッチン
グされ難く垂直な部分エッチングされずに図４に２点鎖
線で示した部分に残ってしまう。このため続くポリシリ
コン膜６のエッチングの際に、この酸化シリコン膜８の
側壁にポリシリコン膜６が残ってしまい、隣り合う浮遊
ゲート電極６ａが短絡されてしまうという問題点があっ
た。
【０００６】
【課題を解決するための手段】本発明の半導体不揮発性
記憶装置の製造方法は、一導電型半導体基板の表面部に
選択的にフィールド酸化膜を形成して、所定方向に並列
に走行する複数のトランジスタ形成領域および互いに隣
接する前記トランジスタ形成領域をつなぐ所定のピッチ
で配置された連結領域を区画する工程と、前記トランジ
スタ形成領域および連結領域に第１のゲート絶縁膜を形
成する工程と、前記第１のゲート絶縁膜上に第１の導電
性膜および耐酸化性を有する絶縁膜を順次堆積する工程
と、前記第１の導電性膜および前記耐酸化性を有する絶
縁膜を前記トランジスタ形成領域上に残してパターニン
グする工程と、前記一導電型半導体基板表面に第２の導
電性膜を堆積した後に前記耐酸化性を有する絶縁膜をエ
ッチングストッパーにして前記第２の導電性膜を異方性
エッチングし、前記パターニングされた前記第１の導電
性膜および前記耐酸化性を有する絶縁膜の側壁にのみ選
択的に前記第２の導電性膜を残す工程と、前記第２の導
電性膜表面を熱酸化し前記トランジスタ形成領域に前記
第２の導電性膜の熱酸化膜と前記耐酸化性を有する絶縁
膜よりなる第２のゲート絶縁膜を形成する工程と、前記
第２のゲート絶縁膜を含む前記一導電型半導体基板表面
に第３の導電性膜を堆積し、前記第３の導電性膜ないし
第１の導電性膜をパターニングして前記トランジスタ形
成領域を横断する制御ゲート電極および浮遊ゲート電極
を形成する工程とを有するというものである。
記憶装置の製造方法は、一導電型半導体基板の表面部に
選択的にフィールド酸化膜を形成して、所定方向に並列
に走行する複数のトランジスタ形成領域および互いに隣
接する前記トランジスタ形成領域をつなぐ所定のピッチ
で配置された連結領域を区画する工程と、前記トランジ
スタ形成領域および連結領域に第１のゲート絶縁膜を形
成する工程と、前記第１のゲート絶縁膜上に第１の導電
性膜および耐酸化性を有する絶縁膜を順次堆積する工程
と、前記第１の導電性膜および前記耐酸化性を有する絶
縁膜を前記トランジスタ形成領域上に残してパターニン
グする工程と、前記一導電型半導体基板表面に第２の導
電性膜を堆積した後に前記耐酸化性を有する絶縁膜をエ
ッチングストッパーにして前記第２の導電性膜を異方性
エッチングし、前記パターニングされた前記第１の導電
性膜および前記耐酸化性を有する絶縁膜の側壁にのみ選
択的に前記第２の導電性膜を残す工程と、前記第２の導
電性膜表面を熱酸化し前記トランジスタ形成領域に前記
第２の導電性膜の熱酸化膜と前記耐酸化性を有する絶縁
膜よりなる第２のゲート絶縁膜を形成する工程と、前記
第２のゲート絶縁膜を含む前記一導電型半導体基板表面
に第３の導電性膜を堆積し、前記第３の導電性膜ないし
第１の導電性膜をパターニングして前記トランジスタ形
成領域を横断する制御ゲート電極および浮遊ゲート電極
を形成する工程とを有するというものである。
【０００７】
【実施例】図１は本発明の参考例によるメモリセルアレ
イを示す平面図である。図２，図３は本発明の参考例の
説明に使用する工程順断面図であり、各工程における図
１のＸ−Ｘ線相当部の断面を示している。
イを示す平面図である。図２，図３は本発明の参考例の
説明に使用する工程順断面図であり、各工程における図
１のＸ−Ｘ線相当部の断面を示している。
【０００８】従来の技術の欄において、図５（ａ），
（ｂ）を参照して説明した工程（ただし、ポリシリコン
膜６には例えばリンのような不純物を高々１×１０１９
ｃｍ−３ドーピングする）の後、図２（ａ）に示すよう
に、全面にわたり例えばリンのような不純物を５×１０
２０ｃｍ‐３以上含むポリシリコン膜７を厚さｎｍ程度
堆積する。その後、異方性エッチングでポリシリコン膜
７と６のエッチング速度の差を利用してポリシリコン膜
７のみをその厚さ分だけエッチングを行なう。その結
果、ポリシリコン膜７ａが図２（ｂ）に示すようにポリ
シリコン膜６の側壁部のみに残る。次に例えば熱酸化法
により、図２（ｃ）に示すように、ポリシリコン膜６上
とポリシリコン膜７ａ上に第２のゲート絶縁膜となる酸
化シリコン膜８Ａを形成し、さらに続いて全面にわた
り、制御ゲートとなるポリシリコン膜９を形成する。そ
の後、リソグラフィー技術を用いて、ポリシリコン膜
９，酸化シリコン膜８Ａおよびポリシリコン膜６，７ａ
を所定の領域にのみ残すようにＲＩＥのような異方性エ
ッチングにより、、図３に示すように浮遊ゲート電極６
ａおよび制御ゲート電極にパターニングする。次にＮ型
不純物をイオン注入してＰ型シリコン基板１の表面部に
ソース及びドレインとなるＮ型不純物拡散層（図１に斜
線を付した部分）を形成する。次に全面にわたり層間絶
縁膜１０を形成しリソグラフィー工程を経て層間絶縁膜
１０の所定の領域をエッチングで除去し、ドレイン上に
コンタクトホールＣを形成したのちコンタクトに接続す
ベきアルミニウム膜などを形成し、リソグラフィー工程
を経て異方性エッチングを施して所定の領域のみに電極
配線１１として残す。
（ｂ）を参照して説明した工程（ただし、ポリシリコン
膜６には例えばリンのような不純物を高々１×１０１９
ｃｍ−３ドーピングする）の後、図２（ａ）に示すよう
に、全面にわたり例えばリンのような不純物を５×１０
２０ｃｍ‐３以上含むポリシリコン膜７を厚さｎｍ程度
堆積する。その後、異方性エッチングでポリシリコン膜
７と６のエッチング速度の差を利用してポリシリコン膜
７のみをその厚さ分だけエッチングを行なう。その結
果、ポリシリコン膜７ａが図２（ｂ）に示すようにポリ
シリコン膜６の側壁部のみに残る。次に例えば熱酸化法
により、図２（ｃ）に示すように、ポリシリコン膜６上
とポリシリコン膜７ａ上に第２のゲート絶縁膜となる酸
化シリコン膜８Ａを形成し、さらに続いて全面にわた
り、制御ゲートとなるポリシリコン膜９を形成する。そ
の後、リソグラフィー技術を用いて、ポリシリコン膜
９，酸化シリコン膜８Ａおよびポリシリコン膜６，７ａ
を所定の領域にのみ残すようにＲＩＥのような異方性エ
ッチングにより、、図３に示すように浮遊ゲート電極６
ａおよび制御ゲート電極にパターニングする。次にＮ型
不純物をイオン注入してＰ型シリコン基板１の表面部に
ソース及びドレインとなるＮ型不純物拡散層（図１に斜
線を付した部分）を形成する。次に全面にわたり層間絶
縁膜１０を形成しリソグラフィー工程を経て層間絶縁膜
１０の所定の領域をエッチングで除去し、ドレイン上に
コンタクトホールＣを形成したのちコンタクトに接続す
ベきアルミニウム膜などを形成し、リソグラフィー工程
を経て異方性エッチングを施して所定の領域のみに電極
配線１１として残す。
【０００９】図２（ｂ）に示したように、ポリシリコン
膜６の側壁にポリシリコン膜７ａが付着していて、側壁
がなだらかになっているので、浮遊ゲート電極，制御ゲ
ート電極にパターニングするときにエッチング残りが生
じることはない。
膜６の側壁にポリシリコン膜７ａが付着していて、側壁
がなだらかになっているので、浮遊ゲート電極，制御ゲ
ート電極にパターニングするときにエッチング残りが生
じることはない。
【００１０】次に、本発明の実施例について説明する。
【００１１】従来の技術の欄において、図５（ａ）を参
照して説明した工程の後に、図７（ａ）に示すように、
窒化シリコン膜８Ｂのような耐酸化性を有する絶縁膜を
形成後、リソグラフィー工程を用いてこの窒化シリコン
膜８Ｂ、ポリシリコン６を異方性エッチングによりエッ
チングする。次に、図７（ｂ）に示すように、全面にわ
たりポリシリコン膜７Ａを形成する。その後、異方性エ
ッチングを施し、図７（ｃ）に示すように、窒化シリコ
ン膜８Ｂをストッパーとして、ポリシリコン膜７Ａの膜
厚分のエッチングを行なう。その結果、ポリシリコン膜
７Ａａがポリシリコン膜６の側壁部のみに残る。次に熱
酸化法により図８（ａ）に示すように、ポリシリコン膜
７Ａａ上に第２のゲート絶縁膜の一部となる酸化シリコ
ン膜１２を形成する。このとき、窒化シリコン膜８Ｂの
ピンホール部などが修復されて第２のゲート絶縁膜の主
要部８Ｂａとなる。さらに続いて全面にわたり制御ゲー
トとなるポリシリコン膜９を形成する。その後リソグラ
フィー技術を用いて、ポリシリコン膜９、ポリシリコン
膜６ａ、第２のゲート絶縁膜（８Ｂａ，１２）およびポ
リシリコン膜６，７ａをＲＩＥのような異方性エッチン
グを行ない、図８（ｂ）に示すように、浮遊ゲート電極
６ａ，制御ゲート電極９ａとして残す。次にＮ型不純物
をイオン注入して、Ｐ型シリコン基板１の表面部にソー
ス及びドレインとなるＮ型不純物拡散層を形成する。次
に全面にわたり層間絶縁膜１０を形成し、リソグラフィ
ー工程を経て層間絶縁膜１０の所定の領域をエッチング
除去して、ドレイン上にコンタクトホールを形成したの
ちコンタクトに接続すべき導電膜を形成しリソグラフィ
ー工程を経て、異方性エッチングを施して、所定の領域
のみに電極配線１１として残す。本発明では、第２のゲ
ート絶縁膜の主要部８Ｂａに誘電率の高い窒化シリコン
等の膜を形成でき、しかも、従来問題となっていた浮遊
ゲートの短絡を防止できる。
照して説明した工程の後に、図７（ａ）に示すように、
窒化シリコン膜８Ｂのような耐酸化性を有する絶縁膜を
形成後、リソグラフィー工程を用いてこの窒化シリコン
膜８Ｂ、ポリシリコン６を異方性エッチングによりエッ
チングする。次に、図７（ｂ）に示すように、全面にわ
たりポリシリコン膜７Ａを形成する。その後、異方性エ
ッチングを施し、図７（ｃ）に示すように、窒化シリコ
ン膜８Ｂをストッパーとして、ポリシリコン膜７Ａの膜
厚分のエッチングを行なう。その結果、ポリシリコン膜
７Ａａがポリシリコン膜６の側壁部のみに残る。次に熱
酸化法により図８（ａ）に示すように、ポリシリコン膜
７Ａａ上に第２のゲート絶縁膜の一部となる酸化シリコ
ン膜１２を形成する。このとき、窒化シリコン膜８Ｂの
ピンホール部などが修復されて第２のゲート絶縁膜の主
要部８Ｂａとなる。さらに続いて全面にわたり制御ゲー
トとなるポリシリコン膜９を形成する。その後リソグラ
フィー技術を用いて、ポリシリコン膜９、ポリシリコン
膜６ａ、第２のゲート絶縁膜（８Ｂａ，１２）およびポ
リシリコン膜６，７ａをＲＩＥのような異方性エッチン
グを行ない、図８（ｂ）に示すように、浮遊ゲート電極
６ａ，制御ゲート電極９ａとして残す。次にＮ型不純物
をイオン注入して、Ｐ型シリコン基板１の表面部にソー
ス及びドレインとなるＮ型不純物拡散層を形成する。次
に全面にわたり層間絶縁膜１０を形成し、リソグラフィ
ー工程を経て層間絶縁膜１０の所定の領域をエッチング
除去して、ドレイン上にコンタクトホールを形成したの
ちコンタクトに接続すべき導電膜を形成しリソグラフィ
ー工程を経て、異方性エッチングを施して、所定の領域
のみに電極配線１１として残す。本発明では、第２のゲ
ート絶縁膜の主要部８Ｂａに誘電率の高い窒化シリコン
等の膜を形成でき、しかも、従来問題となっていた浮遊
ゲートの短絡を防止できる。
【００１２】
【発明の効果】本発明では、耐酸化性を有する絶縁膜が
表面に被覆された浮遊ゲート電極となる第１の導電性膜
をパターニングした後、一導電型半導体基板表面に第２
の導電性膜を堆積し、前記耐酸化性を有する絶縁膜をエ
ッチングストッパーにして前記第２の導電性膜を異方性
エッチングすることによって次のような効果が得られ
る。 （１）異方性エッチングの際に、エッチングストッパー
によって浮遊ゲート電極となるポリシリコンが保護され
るために、浮遊ゲート電極の高さのバラツキを低減でき
る。 （２）浮遊ゲート電極の第１の導電性膜の側壁に第２の
導電性膜を選択的に残し、該側壁端部をなだらかな形状
とすることが容易となり、該側壁端部での熱酸化による
絶縁膜（酸化シリコン膜）をなだらかに形成でき、浮遊
ゲート電極間の短絡を防止できる。 （３）浮遊ゲート電極の第１の導電性膜の側壁端部の熱
酸化による絶縁膜形成と同時に、エッチングストッパー
として使用した耐酸化性を有する絶縁膜（例えば窒化シ
リコン膜）の絶縁膜中のピンホール等の欠陥が修復で
き、これらの絶縁膜から構成される第２のゲート絶縁膜
の品質を安定化できる 。
表面に被覆された浮遊ゲート電極となる第１の導電性膜
をパターニングした後、一導電型半導体基板表面に第２
の導電性膜を堆積し、前記耐酸化性を有する絶縁膜をエ
ッチングストッパーにして前記第２の導電性膜を異方性
エッチングすることによって次のような効果が得られ
る。 （１）異方性エッチングの際に、エッチングストッパー
によって浮遊ゲート電極となるポリシリコンが保護され
るために、浮遊ゲート電極の高さのバラツキを低減でき
る。 （２）浮遊ゲート電極の第１の導電性膜の側壁に第２の
導電性膜を選択的に残し、該側壁端部をなだらかな形状
とすることが容易となり、該側壁端部での熱酸化による
絶縁膜（酸化シリコン膜）をなだらかに形成でき、浮遊
ゲート電極間の短絡を防止できる。 （３）浮遊ゲート電極の第１の導電性膜の側壁端部の熱
酸化による絶縁膜形成と同時に、エッチングストッパー
として使用した耐酸化性を有する絶縁膜（例えば窒化シ
リコン膜）の絶縁膜中のピンホール等の欠陥が修復で
き、これらの絶縁膜から構成される第２のゲート絶縁膜
の品質を安定化できる 。
【図１】本発明の参考例によるメモリセルアレイ部を示
す平面図である。
す平面図である。
【図２】本発明の参考例の説明に使用するため（ａ）〜
（ｃ）に分図して示す工程順断面図である。
（ｃ）に分図して示す工程順断面図である。
【図３】本発明の参考例の説明に使用する断面図であ
る。
る。
【図４】従来の技術によるメモリセルアレイ部を示す平
面図である。
面図である。
【図５】従来の技術の説明に使用するため（ａ），
（ｂ）に分図して示す工程順断面図である。
（ｂ）に分図して示す工程順断面図である。
【図６】従来の技術の説明に使用するため（ａ），
（ｂ）に分図して示す工程順断面図である。
（ｂ）に分図して示す工程順断面図である。
【図７】本発明の実施例の説明に使用するため（ａ）〜
（ｃ）に分図して示す工程順断面図である。
（ｃ）に分図して示す工程順断面図である。
【図８】本発明の実施例の説明に使用するため（ａ），
（ｂ）に分図して示す工程順断面図である。
（ｂ）に分図して示す工程順断面図である。
１ Ｐ型シリコン基板 ２ フィールド酸化膜 ３ トランジスタ形成領域 ４ 連結領域 ５ 酸化シリコン膜（第１のゲート絶縁膜） ６ ポリシリコン膜 ６ａ 浮遊ゲート電極 ７，７ａ ポリシリコン膜 ８，８Ａ 酸化シリコン膜 ８Ｂ 窒化シリコン膜 ９ ポリシリコン膜 １０ 層間絶縁膜 １１ 電極配線
フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 21/8247 H01L 27/115 H01L 29/788 H01L 29/792
Claims (1)
- 【請求項１】 一導電型半導体基板の表面部に選択的に
フィールド酸化膜を形成して、所定方向に並列に走行す
る複数のトランジスタ形成領域および互いに隣接する前
記トランジスタ形成領域をつなぐ所定のピッチで配置さ
れた連結領域を区画する工程と、前記トランジスタ形成
領域および連結領域に第１のゲート絶縁膜を形成する工
程と、前記第１のゲート絶縁膜上に第１の導電性膜およ
び耐酸化性を有する絶縁膜を順次堆積する工程と、前記
第１の導電性膜および前記耐酸化性を有する絶縁膜を前
記トランジスタ形成領域上に残してパターニングする工
程と、前記一導電型半導体基板表面に第２の導電性膜を
堆積した後に前記耐酸化性を有する絶縁膜をエッチング
ストッパーにして前記第２の導電性膜を異方性エッチン
グし、前記パターニングされた前記第１の導電性膜およ
び前記耐酸化性を有する絶縁膜の側壁にのみ選択的に前
記第２の導電性膜を残す工程と、前記第２の導電性膜表
面を熱酸化し前記トランジスタ形成領域に前記第２の導
電性膜の熱酸化膜と前記耐酸化性を有する絶縁膜よりな
る第２のゲート絶縁膜を形成する工程と、前記第２のゲ
ート絶縁膜を含む前記一導電型半導体基板表面に第３の
導電性膜を堆積し、前記第３の導電性膜ないし第１の導
電性膜をパターニングして前記トランジスタ形成領域を
横断する制御ゲート電極および浮遊ゲート電極を形成す
る工程とを有することを特徴とする半導体不揮発性記憶
装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4058654A JP2867782B2 (ja) | 1992-03-17 | 1992-03-17 | 半導体不揮発性記憶装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4058654A JP2867782B2 (ja) | 1992-03-17 | 1992-03-17 | 半導体不揮発性記憶装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05267683A JPH05267683A (ja) | 1993-10-15 |
| JP2867782B2 true JP2867782B2 (ja) | 1999-03-10 |
Family
ID=13090578
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4058654A Expired - Fee Related JP2867782B2 (ja) | 1992-03-17 | 1992-03-17 | 半導体不揮発性記憶装置の製造方法 |
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| Country | Link |
|---|---|
| JP (1) | JP2867782B2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6911370B2 (en) * | 2002-05-24 | 2005-06-28 | Hynix Semiconductor, Inc. | Flash memory device having poly spacers |
| KR100632640B1 (ko) * | 2005-03-10 | 2006-10-12 | 주식회사 하이닉스반도체 | 플래쉬 메모리 소자의 제조방법 |
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