KR960005570B1 - 반도체 메모리 장치의 제조 방법 - Google Patents
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Abstract
내용 없음.
Description
제 1 도는 종래의 스택 트렌치 커패시터를 나타낸 단면도.
제 2 도 내지 제 6 도는 종래 반도체 메모리 장치의 핀 구조 커패시터의 제조 방법을 도시한 공정 순서도.
제 7 도 내지 제12도는 본 발명에 의한 반도체 메모리 장치의 제조 방법을 도시한 공정 순서도.
본 발명은 반도체 메모리 장치의 제조 방법에 관한 것으로, 특히 단순화된 제조 공정으로 커팻터의 유효 면적을 확장시켜 셀 커패시턴스를 증가시킨 반도체 메모리 장치의 제조 방법에 관한 것이다.
반도체 메모리 장치가 고집적화됨에 따라 커패시터의 유효 면적을 확장시켜 셀 커패시턴스를 증가시키기 위한 많은 연구가 진행되어 오고 있다. 1978년 발표 이후, 가장 널리 쓰이고 있는 종래의 STC셀(Stacked Trench Capacitor cell)은 제 1 도에 도시된 바와 같이 트랜지스터가 형성된 반도체 기판 저년에 트랜지스터의 게이트(53)의 절연을 위해 HTO(High Temperature Oxide)막(54)을 형성한 후, 매몰 콘택(Buried Contact)을 형성한 다음 스토리지 전극 형성용 다결정실리콘을 침적하고 이를 사진 식각 공정에 의해 패터닝하여 스토리지 전극(55)을 형성한다. 이어서 유전체막(56) 및 플레이트 전극(57)을 형성 공정을 거쳐 커패시터를 완성함으로써 형성된다.
상기 종래의 STC셀은 반도체 메모리 장치의 고집적화에 따라 계속해서 작아지는 셀 크기에 의해 스토리지 전극의 유효 면적이 줄어들게 되므로 일정 한계이상의 커패시턴스를 확보할 수 없다.
이에 따라 커패시터의 유효 면적을 확장시켜 셀 커패시턴스를 증가시키기 위해 제안된 많은 연구들중에서도 핀(fin) 구조 커패시터는 소자 제조 공정이 비교적 간단하면서 큰 셀 커패시턴스를 확보할 수 있는 커패시터 구조로서 각광받고 있다.
핀 구조 커패시터는 스택형 커패시터의 일종으로서 여러층의 도전층과 이들 도전층 각각을 격리시키는 공간을 구비한 스토리지 전극으로 구성되어 도전층의 상면 및 하면 그리고 측면까지도 이용할 수 있어 커패시턴스의 유효면적을 증가시킬 수 있어 고집적화에 유리한 구조이다.
1988년 후즈쯔사에서 발표한 핀 구조 커패시터의 제조 방법을 제 2 도 내지 제 6 도를 참조하여 설명하면 다음과 같다.
먼저, 반도체 기판(1)상에 필드 산화막(2), 게이트 절연막(3), 게이트 전극(4), 그리고 소오스(5) 및 그레인(6) 영역을 구비한 스위칭 트랜지스터를 형성하고, 상기 트랜지스터 전면에 상기 게이트 전극(4)을 절연시키기 위한 목적 및 식각 저지 목적으로 질화막(7)을 형성한다(제 2 도).
이어서 상기 질화막(7) 전면에 절연층(8) 및 제 1 도전층(9)을 예컨대, 2핀 구조일때는 2층의 절연층과 1층의 제 1 도전층을 (3핀 구조일때는 3층의 절연층과 2층의 제 1 도전층을 형성하는 식으로)순차적층한 후, 상기 소오스 영역(5)상에 스토리지 전극을 접촉시키기 위한 마스크 패턴을 적용하여 접촉부를 형성한 다음, 상기 절연층과 도전층이 순차 적층된 상기 반도체 기판 전면에 도전물질(11)을 침적한다(제 3 도).
다음에 스토리지 전극 형성을 위한 마스크 패턴을 적용하여 상기 침적된 도전물질과 도전층 및 절연층을 스토리지 전극 패턴으로 패터닝한다(제 4 도).
이어서 상기 도전층(9-1, 11-1)들 사이의 절연층을 습식 식각에 의해 제거하여 스토리지 전극(12)을 완성한다. 이때, 상기 질화막(7)은 식각 저지층으로 작용하여 상기 식각 공정에 의한 트랜지스터의 손상을 방지해 준다(제 5 도).
이어서 상기 스토리지 전극(12) 전면에 유전체막(13)을 형성하고 소자 전면에 제 2 도전층을 침적하여 플레이트 전극(14)을 형성한 후, 상기 플레이트 전극(14)과 후에 형성될 비트라인을 절연시키기 위한 절연막(15)을 형성하고 나서 상기 드레인 영역(6)상에 접촉부를 형성한 뒤 반도체 기판 전면에 제 3 도전층을 침적하여 비트라인(16)을 형성한다(제 6 도).
상기한 종래의 핀 구조 커패시터 형성 방법에 있어서는, 스토리지 전극 패턴 형성을 위한 식각 공정시 도전층, 절연층, 도전층을 번갈아가며 RIE방식으로 식각을 해야 하는 번거로움이 있으며, 스토리지 전극이 형성되지 않는 주변 회로부의 식각시에 스트링거(Stringer)가 발생할 우려가 높다.
본 발명은 상술한 문제점을 해결하기 위한 것으로, 용이한 공정에 의해 커패시터의 유효 면적을 확대하여 셀 커패시턴스를 확보할 수 있는 반도체 메모리 장치의 제조 방법을 제공하는 것을 목적으로 한다.
상기 목적을 달성하기 위해 본 발명은 반도체 기판상의 소정 위치에 형성된 소오스 및 드레인 영역과 이 소오스 및 드레인 영역 사이의 채널 영역상에 게이트 절연막을 개재하여 형성된 게이트 전극으로 이루어진 트랜지스터와, 이 트랜지스터와 상기 반도체 기판상에 형성된 커패시터로 이루어진 셀 다수로 구성되어 있는 반도체 메모리 장치의 제조 방법에 있어서, 상기 트랜지스터 게이트 전극을 절연시키기 위해 게이트 전극 측면과 상단 및 트랜지스터가 형성된 반도체 기판 전면에 절연막돌을 형성하는 공정과, 상기 절연막상에 제 1 도전층을 형성하는 공정, 상기 제 1 도전층상에 평탄화층을 형성하는 공정, 매몰 콘택 마스크를 적용한 사진 식각 공정에 의해 상기 소오스 영역에 매몰 콘택을 형성하는 공정, 상기 결과물 전면에 제 2 도전층을 형성하는 공정, 포토레지스트를 이용한 사진 식각 공정을 통해 상기 제 2 도전층을 커패시터 스토리지 전극으로 패터닝하는 공정, 상기 평탄화층을 습식 식각에 의해 제거하는 공정, 상기 제 2 도전층의 패터닝시 사용된 포토레지스트를 다시 베이크하는 공정, 상기 제 1 도전층을 상기 커패시터 스토리지 전극 패턴으로 식각하는 공정, 상기 포토레지스트를 제거하는 공정, 상기 스토리지 전극 전면에 유전체막을 형성하는 공정 및 상기 유전체막 전면에 플레이트 전극을 형성하는 공정을 포함하는 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명에 의한 반도체 메모리 장치의 제조방법을 설명한다.
제 7 도 내지 제12도에 본 발명에 의한 반도체 메모리 장치의 제조 방법을 공정 순서에 따라 나타내었다.
먼저, 제 7 도를 참조하면, 반도체 기판(21)에 트랜지스터를 형성한 후, 트랜지스터의 게이트 전극(24)을 절연시키기 위해 기판 전면에 절연막, 예컨대 HTO(High Temperature Oxide)막(25, 26, 29)을 형성한다. 이때, 게이트 전극 상단의 HTO막(25)은 후속 공정인 소오스 및 드레인 이온주입시 게이트면을 보호하는 역할도 하지만 추후 매몰 콘택(Buried contact)형성을 위한 식각시 셀프 얼라인 콘택(Self-align contact)공정이 가능하도록 하기 위해서 2000Å~3000Å 정도로 두껍게 형성할 수 있지만 셀프 얼라인 콘택 식각시 차후 증착할 제 1 도전층이 완충막(Buffer) 역할을 충분히 하므로 1000Å 정도로 얇게 형성해도 무방하다. 이어서 상기 HTO막 상부에 스토리지 전극 형성을 위한 제 1 도전층으로서 다결정실리콘층(30)을 500Å~800Å 정도로 얇게 형성한다. 상기 제 1 도전층은 커패시터 유효 면적을 넓게 하는 역할도 하지만 매몰 콘택의 셀프 얼라인 콘택 식각시에 식각 저지막으로도 사용이 되어 두껍게 형성할 경우 유효 면적을 늘리기 보다는 셀의 전체적인 토포그래피(Topography)를 증가시키는 역효과를 가져오게 되므로 두껍게 형설할 필요는 없다. 다음에 상기 제 1 도전층(30)에 As를 이온 주입하거나 POCI3를 이용하여 불순물을 도핑시킨 후(제 1 도전층으로도 도우프된 다결정실리콘(Doped polysilicon)을 사용해도 무방하다), 그 상부에 평탄화층으로서, 플로우가 가능한 산화막을 사용하여 예컨대 BPSG(Borophospho-silicate Glass)막(31)을 2500Å~4000Å 정도의 두께로 침적한 후 플로우(Flow)시킨다. 이때, 플로우공정의 온도는 850℃ 이하로 하여 트랜지스터의 특성에 변화를 주지 않도록 한다. 상기와 같이 BPSG막(31)에 의해 매몰 콘택 형성전에 기판을 평탄화시킴으로써 매몰 콘택 및 후속의 스토리지 전극 형성을 위한 사진 식각 공정시 마진(margin)을 확보할 수 있다. 계속해서 상기 평탄화된 BPSG막(31) 상부에 포토레지스트(32)를 도포하고 매몰 콘택 마스크를 적용한 사진 공정을 행한다. 상기 매몰 콘택 마스크는 기존의 STC(Stacked Trench Capacitor)셀에서 사용되던 매몰 콘택 마스크보다 노광(Expose) 면적이 큰 셀프 얼라인 콘택용 매몰 콘택 마스크를 사용하며, 이때 노광 면적이 크다는 것은 매몰 콘택 형성을 위한 사진 공정시 콘택이 개구되지 않은(not open) 현상이 그만큼 일어나지 않는다는 것을 의미한다.
이어서 제 8 도를 참조하면, 상기 매몰 콘택 패턴 형성을 위한 사진 공정에 의해 노출된 상기 BPSG막(31)을 식각하는 바, 상기 제 1 도전층(30)이 BPSG막(31)의 식각 저지층의 역할을 하게 되므로 매몰 콘택의 셀프 얼라인 콘택 형성이 잘 이루어지게 된다. 이어서 상기 제 1 도전층 및 HOT막을 제거하고 매몰 콘택 패턴을 위해 사용되었던 포토레지스트를 제거하여 매몰 콘택 형성을 완료한다.
다음에 제 9 도를 참조하면, 상기 매몰 콘택이 형성된 기판 전면에 스토리지 전극 형성을 위한 제 2 도전층(34)으로서, 다결정실리콘을 1000Å 이상의 두께로 침적한 후, As 이온 주입이나 POCl3을 이용하여 불순물을 도핑시킨다. 이때 도우프된 다결정실리콘(Doped polysilicon)을 써도 무방하다. 이어서 포토레지스트(35)를 도포하고 스토리지 전극 형성용 마스크를 적용한 사진 식각 공정을 행하여 상기 포토레지스트를 패터닝한다. 이때, 상기 스토리지 전극 형성용 마스크는 기존의 STC셀의 스토리지 전극 형성용 마스크와 동일한 마스크를 사용한다.
이어서 제 10도를 참조하면, 상기 사진 공정에 의해 노출되는 제 2 도전층(34)을 식각한다. 이때, 제 2 도전층 아래에는 BPSG막이 충분한 두께로 존재하므로 과도 식각을 실시할 수 있으며 이에 따라 주변 회로부 등에 스트링거가 발생하는 일이 없게 된다. 이어서 HF 또는 BOE(Bufferd Oxide Etchant)중의 어느 하나를 이용하여 상기 BPSG막을 제거해 낸다. 이에 따라 상기 제 2 도전층의 아래부분까지 스토리지 전극의 유효 면적으로 사용할 수 있게 된다.
다음에 제11도를 참조하면, 상기 BPSG막의 제거시 상기 스토리지 전극 패턴으로 패터닝된 포토레지스트가 남아 있는 상태에서 BOE용액에 담가 제거하였으므로 상기 포토레지스트를 베이크(Bake)하여 포토레지스트의 밀착력(Adhesion)을 좋게 하고 포토레지스트를 경화시킨 후, 상기 제 1 도전층을 식각함으로써 제 1 도전층(30)과 제 2 도전층(34)으로 이루어진 스토리지 전극의 형성을 완료한다.
이어서 제12도를 참조하면, 상기 스토리지 전극 전면에 유전체막(36)으로서, 예컨대 ONO(Oxide/Nitride/Oxide)막을 형성하고 소자 전면에 제 3 도전층을 침적하여 플레이트 전극(37)을 형성한 후, 상기 플레이트 전극(37)과 후에 형성될 비트라인을 절연시키기 위한 절연막(38)을 형성하고 나서 상기 드레인영역(28)상에 접촉부를 형성한 뒤 반도체 기판 전면에 제 4 도전층을 침적하여 비트라인(39)을 형성함으로써 커패시터 제조 공정을 완료한다.
상술한 바와 같이 본 발명에 의하면, 핀 구조 커패시터 형성 공정시 문제가 되었던 단차에 의한 사진 공정의 어려움을 BPSG막을 이용한 평탄화 공정으로 해결할 수 있고, 스토리지 전극 형성을 위한 식각 공정시 도전층과 절연층을 번갈아 가며 식각해야 하는 번거로움을 BPSG막의 습식 식각을 이용함으로써 스트링거의 잔존 위험성 없이 완벽하게 식각할 수 있다. 본 발명의 방법에 의한 메모리 셀 제조시 예상 커패시턴스는 29fF/cell 이상으로서 차세대 16MDRAM 및 향후 저전압 구동 소자에 활용할 수 있다.
Claims (5)
- 반도체 기판상의 소정 위치에 형성된 소오스 및 드레인 영역과 이 소오스 및 드레인 영역 사이의 채널 영역상에 게이트 절연막을 개재하여 형성된 게이트 전극으로 이루어진 트랜지스터와, 이 트랜지스터와 상기 반도체 기판상에 형성된 커패시터로 이루어진 셀 다수로 구성되어 있는 반도체 메모리 장치의 제조 방법에 있어서, 상기 트랜지스터 게이트 전극을 절연시키기 위해 게이트 전극 측면과 상단 및 트랜지스터가 형성된 반도체 기판 전면에 절연막들을 형성하는 공정과, 상기 절연막 상에 제 1 도전층을 형성하는 공정, 상기 제 1 도전층 상에 평탄화층을 형성하는 공정, 매몰 콘택 마스크를 적용한 사진 식각 공정에 의해 상기 소오스 영역에 매몰 콘택을 형성하는 공정, 상기 결과물 전면에 제 2 도전층을 형성하는 공정, 포토레지스트를 이용한 사진 식각 공정을 통해 상기 제 2 도전층을 커패시터 스토리지 전극으로 패터닝하는 공정, 사기 평탄화층을 습식 식각에 의해 제거하는 공정, 상기 제 2 도전층의 패터닝시 사용된 포토레지스트를 다시 베이크하는 공정, 상기 제 1 도전층을 상기 커패시터 스토리지 전극 패턴으로 식각하는 공정, 상기 포토레지스트를 제거하는 공정, 상기 스토리지 전극 전면에 유전체막을 형성하는 공정 및 상기 유전체막 전면에 플레이트 전극을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체 메모리 장치의 제조 방법.
- 제 1 항에 있어서, 상기 제 1 도전층을 500Å~800Å 정도로 얇게 형성하는 것을 특징으로 하는 반도체 메모리 장치의 제조 방법.
- 제 1 항에 있어서, 상기 평탄화층은 BPSG를 침적한 후 이를 플로우시켜 형성하는 것을 특징으로 하는 반도체 메모리 장치의 제조 방법.
- 제 1 항에 있어서, 상기 매몰 콘택 형성을 위한 사진 식각 공정시 사용되는 매몰 콘택 마스크는 통상의 스택 트렌치 커패시터의 매몰 콘택 형성을 위해 사용되는 매몰 콘택 마스크보다 노광 면적이 큰 마스크임을 특징으로 하는 반도체 메모리 장치의 제조 방법.
- 제 1 항에 있어서, 상기 평탄화층을 제거하기 위한 습식 식각은 HF 또는 BOE용액중의 어느 하나를 이용하여 행하는 것을 특징으로 하는 반도체 메모리 장치의 제조 방법.
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