KR910002306B1 - 휘발성 메모리소자(dram)의 제조방법 - Google Patents

Abstract

내용 없음.

Description

휘발성 메모리소자(DRAM)의 제조방법

제1도는 종래의 매립형 캐패시터의 구조를 나타낸 메모리 소자의 수직단면도.

제2도는 종래의 적충형 캐패시터의 구조를 나타낸 메모리 소자의 수직단면도.

제3도는 매립형 캐패시터에서의 트렌치 홀의 형성과정을 나타낸 공정도.

제4도는 본 발명에 의한 혼합형 고축적용량의 캐패시터를 나타낸 수직단면도이다.

* 도면의 주요부분에 대한 부호의 설명

1 : 게이트전극(폴리) 2 : N+형 불순물 도우핑영역

3 : 매몰형 유전물질 4 : P+불순물 도우핑영역

5 : 소자격리 산화막 7, 10 : 전하축적박막 유전막

8 : 실리콘기판 11 : 플레이트 전극물질

13 : 절연 산화막 12 : 게이트 산화막

이 발명은 반도체 기억소자의 제조시 동일면적에서 더 많은 전하축적 면적을 확보하여 충분한 전하축적영역을 유지하면서 소자의 고집적화가 가능한 휘발성 메모리소자(DRAM)의 제조방법에 관한 것이다.

종래에 매립형(TRENCH)캐패시터는 제1도와 같이 일정깊이를 가지는 트렌치 홀내부에 전하축적영역을 형성하였으나 전하축적 용량을 높이거나 집적도를 향상시킬 목적으로 평면점유면적을 줄일 경우 트렌치의 깊이를 증가시켜야 하는 사항이 요구되며, 깊이가 증가할수록 측면형상이 어려워 홀의 매립등 평탄화 공정에 어려움이 따르는 것이었다. 또한 이때 전하축적전극과 N+도우핑영역(2)으로 형성되는 층을 연결시키기 위한 별도의 전극(6)이 요구되어 집적도향상에 따른 공정의 난이도가 증가되는 것이었다.

그리고 적층형(STACK)캐패시터의 경우에는 제2도와 같이 다결정실리콘 기판(8)상에 전하축적박막 유전막(10)을 형성하고 있어 집적도의 향상과 전하축적 용량의 충분한 확보를 위해서는 전하축적박막 유전막(10)을 얇게 하여야 되기 때문에 기술적인 어려움이 생기게 되고 신뢰성이 크게 떨어지는 원인이 되는 것이었다.

이 발명의 목적은 종래의 매립형 캐패시터와 적층형 캐패시터를 기판의 동일면적상에 복합형성할 수 있는 공정을 사용하여 집적도의 향상시 트랜치의 깊이 증가나 전하 축적 유전막의 박막화없이 원하는 전하 축적용량을 가지는 휘발성 메모리 소자의 제조방법을 제공하고자 하는 것이다.

다른 목적은 적층용 캐패시터와 매립형 캐패시터를 병렬로 연결할 수 있는 방법을 제공하여 전하축적 용량을 증대시킬 수 있는 휘발성 메모리소자의 제조방법을 제공하고자 하는 것이다.

이와 같은 목적은 먼저 트렌치 구조를 가지는 매립형 구조를 형성한 후, 불순물영역과 매몰용 유전물질을 연결하기 위하여 적층형 캐패시터의 구조를 가지는 전하축적 전극과 연결함과 동시에 상부 적층형 캐패시터를 위한 전하축적 하부전극으로 사용하게 하며, 이후 상부에 박막 유전체를 형성한 후 플레이트 전극으로 덮어 적층형 캐패시터를 완성할 수 있게 함으로써 하부의 매립형 캐패시터와 상부의 적층형 캐패시터가 병렬로 연결되게 함으로써 달성될 수 있다.

이하, 이 발명에 따른 혼합형 캐패시터 구조를 가진 메모리소자 형성방법을 도면에 의하여 상세히 설명하면 다음과 같다.

먼저 제3도에서 실리콘 기판상에 5000-10,000Å정도의 산화막층(14)을 형성시킨 후 그 상부에 트랜치 패턴을 포토마스킹 공정에 의해 형성시킨다.

그리고 공지된 반응성 이온에 의한 에칭방법에 의해 산화막을 에칭한 후 상부 포토레지스트층을 제거하여 산화막에 의한 트랜치 패턴 마스크층을 형성한다. 이 산화막 패턴(14)을 마스크로 하여 반응성 이온에칭방법에 의해 트렌치 홀을 1.5-2.5μm 깊이만큼 형성한 후 저온 산화막 형성방법에 의해 홀 측면에 1,000-2,000Å 두께의 산화막(15)이 형성되게 하고서 반응성 이온 에칭방법에 의해 측면산화막(16)은 남기고 상부 산화막층을 제거한 다음 상기 형성된 층을 마스크로 하여 전술한 트렌치 에칭방법에 의해 필요한 만큼의 깊이를 가지는 트렌치 홀을 형성한다.

이후 계속하여 웨이퍼 전면에 고상 불순물 소오스를 이용하여 트렌치 홀 내부에 P+형 불순물 도우핑 영역(4)을 형성한 후 측면산화막을 제거해내고 유전막(7)을 형성시킨 다음 유전물질(3)로 트렌치 홀 내부를 제4도와 같이 매립한다.

매립후 기판상부에 남아있게 되는 유전물질(3)은 전면 연마공정이나 에치백(etch back)방법으로 평탄화시킨다. 그후 상부에 얇은 열산화막을 100-300Å로 형성한 후 다시 그 상부에 실리콘 질화막을 1500Å정도 도포하고 공지의 포토마스킹 공정에 의해 소자 격리영역(5)을 형성한다.

계속해서 실리콘 질화막과 얇은 열산화막만 제거한 후 열산화법에 의해 게인트 산화막(12)을 형성하고 포토마스킹 공정에 의해 게이트(1)전극을 형성한다.

다음 N+형 불순물 도우핑 영역(2)의 형성을 위해 전계의 힘에 의해 불순물을 주입시키는 공지의 이온 주입법으로 게이트 전극물질상부에 절연 산화막층(13)을 형성시킨다. 이와 같은 매립형 캐패시터를 형성시키기 위하여 사용되는 메모리소자(DRAM)의 제조방법은 제1도의 종래의 공정과 동일하다.

그리고 다음 공정에서 포토마스킹 공정에 의해 N+형 불순물 도우핑 영역(2)과 매몰유전물질(3)간의 연결을 위한 부분만을 일반적인 에칭공정으로 식각해 낸다.

그 상부에 전하 축적전극을 형성하기 위하여 폴리실리콘을 도포시킨 후 포토마스킹 공정을 사용하여 전하축적층 유전물질(9)을 형성시킨다.

상기 방법에 의하여 형성된 전하축적층 유전물질(9)의 상부에는 전하축적박막 유전막(10)을 형성한 후 상부에 플레이트 전극물질(11)을 도포하여 혼합형 캐패시터를 완성시키게 된다.

이와 같은 공정에 의하여 완성되는 메모리소자의 캐패시턴스는 제4도의 우측도면과 같이 캐패시터(C1), (C2)가 병렬연결되는 구조를 갖게 되고 병렬로 연결되는 캐패시터에 의하여 보다 큰 용량을 갖게 된다. 또한 이와 같은 혼합형 캐패시터는 다음과 같은 효과를 기대할 수 있다.

(1) 매립형 형성을 위한 트렌치 홀 형성시 깊이를 증가시키지 않고도 메모리셀 면적은 증가없이 메모리 용량을 크게 할 수 있다.

(2) 적층형 셀은 메모리 용량을 크게 하기 위하여 웨이퍼 표면의 굴곡을 심하게 하거나 전극면적을 늘려야 되는 단점이 생기는 것인데 반하여 이 발명에서는 전극의 면적 증가없이 충분한 메모리 용량을 확보할 수 있다.

(3) 매립형 형성공정에서 매몰용 유전물질과 N+도우핑 영역을 연결시키기 위한 연결배선 물질로 적층형 캐패시터의 전하전극을 사용할 수 있어 전체 공정의 단순화를 기할 수 있다.

Claims (1)

1. 포토마스킹 공정 및 반응성 이온 에칭공정을 사용하여 실리콘기판내에 트렌치 홀을 형성시키는 제1공정과, 상기 트렌치 홀 내부에 P+형 불순물 소오스를 사용하여 유전물질(3)을 매립하는 제2공정과, 상기 제2공정중에 남아있는 유전물질(3)를 제거킨 후 소자 격리영역(5)을 형성시키는 제3공정과, 열산화법에 의하여 산화막(12)을 형성하고 포토마스킹공정에 의하여 게이트(1) 전극을 형성시키는 제4공정, 으로 되는 매립형 캐패시터의 제조방법에 있어서, 상기 제4공정 수행후 N+형 불순물 도우핑 영역(2)과 메몰유전물질(3)간의 연결을 위한 부분만을 에칭공정으로 식각시키는 제5공정과, 그 상부에 전하축적 전극을 형성하기 위하여 폴리실리콘을 도포시킨 후 포토마스킹 공정을 사용하여 전하축적용 유전물질(9)을 형성시키는 제6공정과, 전하축적용 유전물질(9)의 상부에 유전막(10)을 형성시킨 후 플레이트 전극물질(11)을 도포시키는 제7공정, 으로 되는 휘발성 메모리소자의 제조방법.

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