JPH11204758A - 半導体基板に埋蔵した水平型トレンチコンデンサの製造方法 - Google Patents
半導体基板に埋蔵した水平型トレンチコンデンサの製造方法Info
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- JPH11204758A JPH11204758A JP10081392A JP8139298A JPH11204758A JP H11204758 A JPH11204758 A JP H11204758A JP 10081392 A JP10081392 A JP 10081392A JP 8139298 A JP8139298 A JP 8139298A JP H11204758 A JPH11204758 A JP H11204758A
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- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】 （修正有）
【課題】 埋蔵型隠匿式水平型トレンチコンデンサを提
供する。 【解決手段】 シリコン基板の上にエッチで構成される
トレンチに高誘電定数の誘電層を形成し、トレンチに第
１のポリシリコン層５０を充填し、第１のポリシリコン
層の上に第２の誘電層５２を形成し、基板と第１のポリ
シリコン５０の上にエピタキシ５４／非エピタキシャル
シリコン層を形成するとともに、トレンチ上のデバイス
エリアを囲む電界酸化エリア６０を形成する。エピタキ
シ／非エビタキクシャルシリコン層内に形成する接触孔
の側壁に酸化ライナー６４とポリシード金属を形成して
アノード接触点６６を画成し、デバイスエリア上にＦＥ
Ｔを形成して、重ドープドソース／ドレイン電極エリア
１９とアノード接触点６６を接続し、軽ドープドソース
／ドレイン電極エリア１７はワードライン１６′に接続
することを特徴とする埋蔵式水平型トレンチコンデンサ
の構成とその製造方法の提供。
供する。 【解決手段】 シリコン基板の上にエッチで構成される
トレンチに高誘電定数の誘電層を形成し、トレンチに第
１のポリシリコン層５０を充填し、第１のポリシリコン
層の上に第２の誘電層５２を形成し、基板と第１のポリ
シリコン５０の上にエピタキシ５４／非エピタキシャル
シリコン層を形成するとともに、トレンチ上のデバイス
エリアを囲む電界酸化エリア６０を形成する。エピタキ
シ／非エビタキクシャルシリコン層内に形成する接触孔
の側壁に酸化ライナー６４とポリシード金属を形成して
アノード接触点６６を画成し、デバイスエリア上にＦＥ
Ｔを形成して、重ドープドソース／ドレイン電極エリア
１９とアノード接触点６６を接続し、軽ドープドソース
／ドレイン電極エリア１７はワードライン１６′に接続
することを特徴とする埋蔵式水平型トレンチコンデンサ
の構成とその製造方法の提供。
Description
【０００１】
【発明の属する技術分野】この発明は集積回路部材に関
し、特に、水平型トレンチコンデンサを有するダイナミ
ックラム（DRAM）セルの新規製作法に関する。
し、特に、水平型トレンチコンデンサを有するダイナミ
ックラム（DRAM）セルの新規製作法に関する。
【０００２】
【従来の技術】ＤＲＡＭデバイスは、メモリセルアレイ
にコンデンサの蓄積電荷によって生成されるデジタル信
号の蓄積に用いられ、メモリセルは、アクセストランジ
スタとコンデンサとで形成される。前記アクセストラン
ジスタは、通常、Ｎチャネル電界効果トランジスタ(FE
T) を用い、ワードラインにより周辺回路へ接続する。
前記コンデンサは、該基板の各メモリセルエリアにトレ
ンチをエッチングしてトレンチコンデンサを構成、また
は、メモリセルエリアのアクセストランジスタの上に導
電層を蒸着することによりスタックドコンデンサを形成
して、電界効果トランジスタ(FET) のソース又はドレン
電極の何れと接続し、ＦＥＴの他のソース又はドレン電
極にはビットラインが接続される。なお、ＤＲＡＭデバ
イスのメモリセルアレイを搭載しうるようにする為、各
コンデンサはメモリセルエリアのサイズよりも大きくな
らない状態に置かれる。
にコンデンサの蓄積電荷によって生成されるデジタル信
号の蓄積に用いられ、メモリセルは、アクセストランジ
スタとコンデンサとで形成される。前記アクセストラン
ジスタは、通常、Ｎチャネル電界効果トランジスタ(FE
T) を用い、ワードラインにより周辺回路へ接続する。
前記コンデンサは、該基板の各メモリセルエリアにトレ
ンチをエッチングしてトレンチコンデンサを構成、また
は、メモリセルエリアのアクセストランジスタの上に導
電層を蒸着することによりスタックドコンデンサを形成
して、電界効果トランジスタ(FET) のソース又はドレン
電極の何れと接続し、ＦＥＴの他のソース又はドレン電
極にはビットラインが接続される。なお、ＤＲＡＭデバ
イスのメモリセルアレイを搭載しうるようにする為、各
コンデンサはメモリセルエリアのサイズよりも大きくな
らない状態に置かれる。
【０００３】然るに、ＤＲＡＭデバイスのコンバクト化
を期するに当り、前記メモリセルエリアが縮小しえない
状態に於いて、より多きメモリセルを具えるＤＲＡＭデ
バイスの製作難度は増加しつつあり、例えば、２０００
年以降にメモリセル数を１０ 9 ビット程度迄に拡張しよ
うとするとなれば、各メモリセルエリアのサイズを縮小
し、前記コンデンサの必要面積を縮小しなければならな
い故、充分な静電容量を維持して必要なＳＮ比を提供す
ることが更に難しくなる。また、コンデンサ内に充分な
電荷を維持する為、リフラッシュサイクルの時間をも短
くすることとなり、ＤＲＡＭの実行機能が必然的に劣化
する。半導体工業の前記課題解決方法に於いて、スタッ
クドコンデンサを具えるＤＲＡＭデバイスの形成があ
る。前記コンデンサは、パストランジスタの上に形成さ
れ、Ｚ軸方向に垂直延伸し、Ｘ−Ｙの軸方向、即ち、基
板表面に沿って面積が縮小した場合、Ｚ軸方向に於いて
面積の増加が可能となる。周知される構成は二種類あっ
て、図１は、ビットラインの下方にコンデンサを配置し
た構成（ＣＵＢcapaciter under bit-line）を示し、図
２にビットラインの上方にコンデンサを配置した構造
（ＣＯＢ capaciter over bit-line）を示す。
を期するに当り、前記メモリセルエリアが縮小しえない
状態に於いて、より多きメモリセルを具えるＤＲＡＭデ
バイスの製作難度は増加しつつあり、例えば、２０００
年以降にメモリセル数を１０ 9 ビット程度迄に拡張しよ
うとするとなれば、各メモリセルエリアのサイズを縮小
し、前記コンデンサの必要面積を縮小しなければならな
い故、充分な静電容量を維持して必要なＳＮ比を提供す
ることが更に難しくなる。また、コンデンサ内に充分な
電荷を維持する為、リフラッシュサイクルの時間をも短
くすることとなり、ＤＲＡＭの実行機能が必然的に劣化
する。半導体工業の前記課題解決方法に於いて、スタッ
クドコンデンサを具えるＤＲＡＭデバイスの形成があ
る。前記コンデンサは、パストランジスタの上に形成さ
れ、Ｚ軸方向に垂直延伸し、Ｘ−Ｙの軸方向、即ち、基
板表面に沿って面積が縮小した場合、Ｚ軸方向に於いて
面積の増加が可能となる。周知される構成は二種類あっ
て、図１は、ビットラインの下方にコンデンサを配置し
た構成（ＣＵＢcapaciter under bit-line）を示し、図
２にビットラインの上方にコンデンサを配置した構造
（ＣＯＢ capaciter over bit-line）を示す。
【０００４】図１は、ＣＵＢ構成のＤＲＡＭデバイスの
断面図である。該セルエリアは基板10の上に形成される
電界酸化エリア12にて隔離され、前記電界酸化エリア
は、局部酸化法（ＬＯＣＯＳ）または、浅溝隔離法(sha
llow trench isolation)で形成し、加熱酸化法により酸
化状態中にＦＥＴのゲート酸化層14をアクティブデバイ
スエリアに形成する。なお、ポリシリコン又はポリシー
ド層16を形成し、ＦＥＴのゲート電極をパターニングで
形成し、イオン注入によりＦＥＴのソース／ドレイン電
極17をドーピングして構成するとともに、絶縁層18を形
成し、異方性プラズマエッチバックにより、ウォールス
ペーサ18を形成する。更に、選択されるソース／ドレイ
ン電極エリア19を２次イオン注入により形成してＦＥＴ
を完成する。スタックドコンデンサは内部誘電層、即ち
絶縁層20を形成する。前記コンデンサの接触孔２は、絶
縁層20をエッチングすることによって構成され、前記接
触孔2 から各ＦＥＴのソース／ドレイン電極エリア19を
露出（図１に於いては、ＤＲＡＭセルアレイのメモリセ
ルのみを記述）し、それぞれの接触孔2 の22' （電極接
触点）を介してコンデンサの下電極22に、ＦＥＴのソー
ス／ドレイン電極19が接続される。例えば、ドーピング
されたポリシリコン層22は、パターニングすることによ
りブロックコンデンサの下電極22を画成する。なお、そ
の他各層とプロセスのステップを踏み、クラウン型コン
デンサ、フィン型コンデンサ及びその他類似物等の画成
が行われ、前記スタックドコンデンサは、高誘電定数誘
電層24及びパターニングにて形成される上電極26等とを
画成して完成する。なお、第２の絶縁層28（内部誘電
層）は、コンデンサの隔離用に用いる。ビットライン接
触孔４は、絶縁層28をエッチングしてＦＥＴの第２のソ
ース／ドレイン電極エリア19を露出することによって形
成され、また、チタン或いは窒化チタンを含有するアル
ミ・銅合金バリア層の第１金属層をパターニングするこ
とによってビットライン30を形成し、第２のソース／ド
レインエリア19に接点30' を接続してＤＲＡＭセルアレ
イを形成する。なお、前記ビットラインに珪化タングス
テン(WSi2)又は珪化チタニウム(TiSi2) 等のポリシード
（金属珪化物／ポリシリコン層）を使用することもあ
る。
断面図である。該セルエリアは基板10の上に形成される
電界酸化エリア12にて隔離され、前記電界酸化エリア
は、局部酸化法（ＬＯＣＯＳ）または、浅溝隔離法(sha
llow trench isolation)で形成し、加熱酸化法により酸
化状態中にＦＥＴのゲート酸化層14をアクティブデバイ
スエリアに形成する。なお、ポリシリコン又はポリシー
ド層16を形成し、ＦＥＴのゲート電極をパターニングで
形成し、イオン注入によりＦＥＴのソース／ドレイン電
極17をドーピングして構成するとともに、絶縁層18を形
成し、異方性プラズマエッチバックにより、ウォールス
ペーサ18を形成する。更に、選択されるソース／ドレイ
ン電極エリア19を２次イオン注入により形成してＦＥＴ
を完成する。スタックドコンデンサは内部誘電層、即ち
絶縁層20を形成する。前記コンデンサの接触孔２は、絶
縁層20をエッチングすることによって構成され、前記接
触孔2 から各ＦＥＴのソース／ドレイン電極エリア19を
露出（図１に於いては、ＤＲＡＭセルアレイのメモリセ
ルのみを記述）し、それぞれの接触孔2 の22' （電極接
触点）を介してコンデンサの下電極22に、ＦＥＴのソー
ス／ドレイン電極19が接続される。例えば、ドーピング
されたポリシリコン層22は、パターニングすることによ
りブロックコンデンサの下電極22を画成する。なお、そ
の他各層とプロセスのステップを踏み、クラウン型コン
デンサ、フィン型コンデンサ及びその他類似物等の画成
が行われ、前記スタックドコンデンサは、高誘電定数誘
電層24及びパターニングにて形成される上電極26等とを
画成して完成する。なお、第２の絶縁層28（内部誘電
層）は、コンデンサの隔離用に用いる。ビットライン接
触孔４は、絶縁層28をエッチングしてＦＥＴの第２のソ
ース／ドレイン電極エリア19を露出することによって形
成され、また、チタン或いは窒化チタンを含有するアル
ミ・銅合金バリア層の第１金属層をパターニングするこ
とによってビットライン30を形成し、第２のソース／ド
レインエリア19に接点30' を接続してＤＲＡＭセルアレ
イを形成する。なお、前記ビットラインに珪化タングス
テン(WSi2)又は珪化チタニウム(TiSi2) 等のポリシード
（金属珪化物／ポリシリコン層）を使用することもあ
る。
【０００５】高解析度ホトリソグラフィ技術は、浅いフ
ォーカスの深さ(depth of focus)によって得る故、平坦
な表面に無変形のフォトレジストパターンを用いた照射
を行うとともに、平面上に形成する導電層の後続作業に
異方性プラズマエッチングを施す時のスチーブステップ
(steep step)残留の発生を防ぐが、素子表面分布の上下
起伏による荒さがある故、平滑化技術を用いてサブマイ
クロメートル程度の平滑表面を提供しなければならな
い。また、ビットライン接触孔には、高いアスペクトレ
ーショ(aspect ratio)が具えられ為、高接触抵抗による
電気的断線(electrical open) 現象が発生する。図２
に、他の方法によって製造されたスタックドコンデンサ
を有するＤＲＡＭセルの断面図を示す。このＤＲＡＭセ
ルアレイは、ビットラインの上方にコンデンサを配置し
た構成であって、製造方法はビットラインの下方にコン
デンサを配置した構成に類似する故、符号も同じ表示に
する。ＣＯＢ構成に於いて、ビットライン30は、絶縁層
20に形成するビットライン接触孔４に於けるビットライ
ン接点30' をスタックドコンデンサが形成される前に画
成する。このビットライン接触孔４には、比較的低いア
スペクトレーショが具えられるも、ビットライン30は、
通常導電性の低い高融点材質（ドープドポリシリコン又
は、金属珪化物）で形成される故、高温プロセスに於い
てスタックドコンデンサを完成しなければならない。然
るに、スタックドコンデンサの端点接触孔は、高いアス
ペクトレーショのコンタクトオープニングを必要する
故、そのエッチングプロセスが難しくなる。且つ、ＣＵ
Ｂ構成をＣＯＢ構成に応用する時、素子表面の荒さに発
生する問題をも考慮しなければならない。
ォーカスの深さ(depth of focus)によって得る故、平坦
な表面に無変形のフォトレジストパターンを用いた照射
を行うとともに、平面上に形成する導電層の後続作業に
異方性プラズマエッチングを施す時のスチーブステップ
(steep step)残留の発生を防ぐが、素子表面分布の上下
起伏による荒さがある故、平滑化技術を用いてサブマイ
クロメートル程度の平滑表面を提供しなければならな
い。また、ビットライン接触孔には、高いアスペクトレ
ーショ(aspect ratio)が具えられ為、高接触抵抗による
電気的断線(electrical open) 現象が発生する。図２
に、他の方法によって製造されたスタックドコンデンサ
を有するＤＲＡＭセルの断面図を示す。このＤＲＡＭセ
ルアレイは、ビットラインの上方にコンデンサを配置し
た構成であって、製造方法はビットラインの下方にコン
デンサを配置した構成に類似する故、符号も同じ表示に
する。ＣＯＢ構成に於いて、ビットライン30は、絶縁層
20に形成するビットライン接触孔４に於けるビットライ
ン接点30' をスタックドコンデンサが形成される前に画
成する。このビットライン接触孔４には、比較的低いア
スペクトレーショが具えられるも、ビットライン30は、
通常導電性の低い高融点材質（ドープドポリシリコン又
は、金属珪化物）で形成される故、高温プロセスに於い
てスタックドコンデンサを完成しなければならない。然
るに、スタックドコンデンサの端点接触孔は、高いアス
ペクトレーショのコンタクトオープニングを必要する
故、そのエッチングプロセスが難しくなる。且つ、ＣＵ
Ｂ構成をＣＯＢ構成に応用する時、素子表面の荒さに発
生する問題をも考慮しなければならない。
【０００６】なお、ビットラインとコンデンサとをシリ
コンの表面に形成するスタックドコンデンサの製造方法
がある。コンデンサをビットラインの上方に構成するＤ
ＲＡＭセルの３次元空間図を図３に示す。ＤＲＡＭセル
のサイズが逐次縮小されて、同一シリコン基板の平面上
にビットラインとコンデンサ間に充分な空間を維持しな
がら同時に配置することは更に難しく成る。図３は、ビ
ットラインの上方に二つのコンデンサを画成したＤＲＡ
Ｍセルを示す。この場合、下電極22' の上方に二つの隣
接するクラウン型コンデンサ22と、ビットライン30とが
設置され、図２に於ける絶縁層20と28は、この構成に表
示されていない。図３内に於いて、デバイスのアクティ
ブエリア１は、浅溝隔離エリア12に囲まれ、ＤＲＡＭデ
バイスの提供しうるメモリセル数が少なくなり、ビット
ライン30とスタックドコンデンサ接点22' 間の空間が更
に縮小される。この結果は、同一基板に形成するビット
ラインとコンデンサとの隔離不足をきたし、短絡現象を
もたらすこととなる。なお、不規則形状のメモリセルを
設けることによりビットラインとコンデンサとの隔離を
増加させうるも、不規則形状のＦＥＴゲート電極の設計
は、ＦＥＴの通路長さの制御に困難をもたらし、生産能
率の降下に繋がる。
コンの表面に形成するスタックドコンデンサの製造方法
がある。コンデンサをビットラインの上方に構成するＤ
ＲＡＭセルの３次元空間図を図３に示す。ＤＲＡＭセル
のサイズが逐次縮小されて、同一シリコン基板の平面上
にビットラインとコンデンサ間に充分な空間を維持しな
がら同時に配置することは更に難しく成る。図３は、ビ
ットラインの上方に二つのコンデンサを画成したＤＲＡ
Ｍセルを示す。この場合、下電極22' の上方に二つの隣
接するクラウン型コンデンサ22と、ビットライン30とが
設置され、図２に於ける絶縁層20と28は、この構成に表
示されていない。図３内に於いて、デバイスのアクティ
ブエリア１は、浅溝隔離エリア12に囲まれ、ＤＲＡＭデ
バイスの提供しうるメモリセル数が少なくなり、ビット
ライン30とスタックドコンデンサ接点22' 間の空間が更
に縮小される。この結果は、同一基板に形成するビット
ラインとコンデンサとの隔離不足をきたし、短絡現象を
もたらすこととなる。なお、不規則形状のメモリセルを
設けることによりビットラインとコンデンサとの隔離を
増加させうるも、不規則形状のＦＥＴゲート電極の設計
は、ＦＥＴの通路長さの制御に困難をもたらし、生産能
率の降下に繋がる。
【０００７】図４は、トレンチコンデンサを用いたＤＲ
ＡＭセルアレイ製造方法に於けるＤＲＡＭセルの断面図
を示す。この方法は、蓄積用コンデンサをシリコン基板
のトレンチエッチにて形成し、基板表面のエリアにビッ
トラインを形成する。よって、コンデンサにはＣＵＢま
たはＣＯＢの構造に於けるＤＲＡＭ素子の分離問題がな
い。この方法は、未来の高密度ＤＲＡＭセルアレイに於
けるメモリセル表面積の縮小に対処して応用しうる。図
４に、従来トレンチコンデンサのＤＲＡＭセルの断面図
を示す。先ず、シリコン基板10内に浅いトレンチ隔離エ
リア12を形成することによりアクティブデバイスエリア
を隔離し、基板10にトレンチ５が示すような深い溝をエ
ッチングして形成するとともに、前記トレンチ５のシリ
コン表面に高誘電定数絶縁層32を形成する。トレンチ内
にアノード電極34をドーピングされたポリシード導電層
にエッチバックしてコンデンサを形成し、トレンチコン
デンサのデバイスエリア近隣に第１のゲート酸化層14を
形成してＦＥＴ（アクセストランジスタ）が構成され
る。形成されたポリシード層をパターニングしてゲート
電極とワードライン（未表示）を画成し、また、軽ドー
プド(lightly doped) ソース／ドレインエリア17、絶縁
ウォールスペーサ18、重ドープドソース／ドレインエリ
ア19等を画成して、ＦＥＴが完成される。更に、導電層
をパターニングしてストラップ36を画成することによ
り、コンデンサのポリシードアノード電極34とソース／
ドレイン電極エリア19の一つとを接続させ、絶縁層20を
エッチしてビットライン接触孔４を画成する。最後に第
２のポリシード層をパターニングすることでビットライ
ン30を形成してＤＲＡＭセルアレイが完成される。
ＡＭセルアレイ製造方法に於けるＤＲＡＭセルの断面図
を示す。この方法は、蓄積用コンデンサをシリコン基板
のトレンチエッチにて形成し、基板表面のエリアにビッ
トラインを形成する。よって、コンデンサにはＣＵＢま
たはＣＯＢの構造に於けるＤＲＡＭ素子の分離問題がな
い。この方法は、未来の高密度ＤＲＡＭセルアレイに於
けるメモリセル表面積の縮小に対処して応用しうる。図
４に、従来トレンチコンデンサのＤＲＡＭセルの断面図
を示す。先ず、シリコン基板10内に浅いトレンチ隔離エ
リア12を形成することによりアクティブデバイスエリア
を隔離し、基板10にトレンチ５が示すような深い溝をエ
ッチングして形成するとともに、前記トレンチ５のシリ
コン表面に高誘電定数絶縁層32を形成する。トレンチ内
にアノード電極34をドーピングされたポリシード導電層
にエッチバックしてコンデンサを形成し、トレンチコン
デンサのデバイスエリア近隣に第１のゲート酸化層14を
形成してＦＥＴ（アクセストランジスタ）が構成され
る。形成されたポリシード層をパターニングしてゲート
電極とワードライン（未表示）を画成し、また、軽ドー
プド(lightly doped) ソース／ドレインエリア17、絶縁
ウォールスペーサ18、重ドープドソース／ドレインエリ
ア19等を画成して、ＦＥＴが完成される。更に、導電層
をパターニングしてストラップ36を画成することによ
り、コンデンサのポリシードアノード電極34とソース／
ドレイン電極エリア19の一つとを接続させ、絶縁層20を
エッチしてビットライン接触孔４を画成する。最後に第
２のポリシード層をパターニングすることでビットライ
ン30を形成してＤＲＡＭセルアレイが完成される。
【０００８】しかし、前記トレンチコンデンサを有する
ＤＲＡＭセルには制限がある。例えば、充分な蓄積容量
を得る為にはトレンチの深い（アスペクトレーショ20〜
40）コンデンサを構成することとなり、将来、ＵＬＳＩ
プロセスに於けるＤＲＡＭのトレンチアスペクトレーシ
ョは、予期以上の数字となる。なお、従来のトレンチコ
ンデンサの画成方法に於けるプロセスの欠点は、トレン
チによるＦＥＴ下方のセルエリア延在する容量の増加が
できないことである。J.M.ChoiのUSP 5,418,177 に掲示
されるＦＥＴ下方エリアの利用方法は、基板上に埋蔵隠
匿式コンデンサを形成し、さらに、ポリシード層にＦＥ
Ｔを形成することであるが、前記ＦＥＴは、単結晶シリ
コンに形成された物に比べて劣る。McElroy のUSP 4,89
6,293 に開示する方法は、トレンチの側壁にＦＥＴを形
成し、ドレイン電極を基板の上方表面に画成することで
デバイスのサイズを小さくする。なお、Ishiが開示した
USP 5,112,771 は、深いトレンチをエツチングし、トレ
ンチ下方に位置するシリコン基板を等方性エッチングを
することによって容量エリアを増加することである。
ＤＲＡＭセルには制限がある。例えば、充分な蓄積容量
を得る為にはトレンチの深い（アスペクトレーショ20〜
40）コンデンサを構成することとなり、将来、ＵＬＳＩ
プロセスに於けるＤＲＡＭのトレンチアスペクトレーシ
ョは、予期以上の数字となる。なお、従来のトレンチコ
ンデンサの画成方法に於けるプロセスの欠点は、トレン
チによるＦＥＴ下方のセルエリア延在する容量の増加が
できないことである。J.M.ChoiのUSP 5,418,177 に掲示
されるＦＥＴ下方エリアの利用方法は、基板上に埋蔵隠
匿式コンデンサを形成し、さらに、ポリシード層にＦＥ
Ｔを形成することであるが、前記ＦＥＴは、単結晶シリ
コンに形成された物に比べて劣る。McElroy のUSP 4,89
6,293 に開示する方法は、トレンチの側壁にＦＥＴを形
成し、ドレイン電極を基板の上方表面に画成することで
デバイスのサイズを小さくする。なお、Ishiが開示した
USP 5,112,771 は、深いトレンチをエツチングし、トレ
ンチ下方に位置するシリコン基板を等方性エッチングを
することによって容量エリアを増加することである。
【０００９】前記トレンチコンデンサを製造するまた一
つの方法に、ＦＥＴをトレンチの上方に形成ことにより
デバイスの空間を節減する方法がある。この方法は、マ
ガジン「Wolf」第２期609 頁及び611 頁に示す図8-24と
図8-25内に開示される。該方法は、ダブルエピタキシプ
ロセス(double epitaxy process)によってセルフアライ
ンドエピタキシ(self-aligned epitaxy ) をトレンチの
上に形成する。完全にＰ+ 基板と隔離する蓄積電極（Ｐ
+ ポリシリコン点電極）の画成後，選択性エピタキシを
側面に成長させ、トレンチコンデンサを隔離する酸化珪
素の上に単結晶Ｐ- シリコンを形成する。但し、前記エ
ピタキシャル成長は、トレンチの上にエピタキシが完全
に形成される以前に停止してセルフアラインド孔を画成
する。なお、孔内の酸化珪素をエッチングすることによ
りトレンチ内のＰ+ ポリシリコンを露出させ、第２のＰ
- エピタクシャル層が成長し、孔内にＰチャネルＦＥＴ
メモリセルコンデンサのピラミット状ポリシリコンの接
触点を形成する。しかし、マルチエピタキシは原価面に
於ける効果が薄く、２５６メガビット或いは１ジガビッ
トＤＲＡＭデバイスに於ける孔径の管理が難しい。ま
た、Ｐ+ 基板のＰ+ 蓄積電極は、高誘電定数の誘電層を
経て漏れ電流現象を引起す原因にもなる。
つの方法に、ＦＥＴをトレンチの上方に形成ことにより
デバイスの空間を節減する方法がある。この方法は、マ
ガジン「Wolf」第２期609 頁及び611 頁に示す図8-24と
図8-25内に開示される。該方法は、ダブルエピタキシプ
ロセス(double epitaxy process)によってセルフアライ
ンドエピタキシ(self-aligned epitaxy ) をトレンチの
上に形成する。完全にＰ+ 基板と隔離する蓄積電極（Ｐ
+ ポリシリコン点電極）の画成後，選択性エピタキシを
側面に成長させ、トレンチコンデンサを隔離する酸化珪
素の上に単結晶Ｐ- シリコンを形成する。但し、前記エ
ピタキシャル成長は、トレンチの上にエピタキシが完全
に形成される以前に停止してセルフアラインド孔を画成
する。なお、孔内の酸化珪素をエッチングすることによ
りトレンチ内のＰ+ ポリシリコンを露出させ、第２のＰ
- エピタクシャル層が成長し、孔内にＰチャネルＦＥＴ
メモリセルコンデンサのピラミット状ポリシリコンの接
触点を形成する。しかし、マルチエピタキシは原価面に
於ける効果が薄く、２５６メガビット或いは１ジガビッ
トＤＲＡＭデバイスに於ける孔径の管理が難しい。ま
た、Ｐ+ 基板のＰ+ 蓄積電極は、高誘電定数の誘電層を
経て漏れ電流現象を引起す原因にもなる。
【００１０】
【発明が解決しようとする課題】半導体工業に与えられ
た課題は、ＤＲＡＭセル製作に於けるトレンチ蓄積コン
デンサの製造方法を改善することにより、トレンチコン
デンサの信頼度と経済面の効果とを向上させる原則上に
於いて、深さ（アスペクトレーショ）を減少させても容
量増加が可能である製品の開発となる。本発明は、メモ
リセルに容量増加用の埋蔵式トレンチコンデンサを具え
るＤＲＡＭセルアレイの構造と製造方法を提供すること
を主要目的とする。本発明のまたの目的は、埋蔵式水平
型トレンチコンデンサを製造することによりＤＲＡＭ素
子のメモリセル密度が増加しうる方法を提供し、未来高
密度（ジガビット）メモリデバイスに応用しうるＤＲＡ
Ｍセルアレイの容量増加である。
た課題は、ＤＲＡＭセル製作に於けるトレンチ蓄積コン
デンサの製造方法を改善することにより、トレンチコン
デンサの信頼度と経済面の効果とを向上させる原則上に
於いて、深さ（アスペクトレーショ）を減少させても容
量増加が可能である製品の開発となる。本発明は、メモ
リセルに容量増加用の埋蔵式トレンチコンデンサを具え
るＤＲＡＭセルアレイの構造と製造方法を提供すること
を主要目的とする。本発明のまたの目的は、埋蔵式水平
型トレンチコンデンサを製造することによりＤＲＡＭ素
子のメモリセル密度が増加しうる方法を提供し、未来高
密度（ジガビット）メモリデバイスに応用しうるＤＲＡ
Ｍセルアレイの容量増加である。
【００１１】本発明の更の目的は、埋蔵式水平型トレン
チコンデンサの上にエピタキシャル層を具え、前記ＦＥ
Ｔのゲート電極と浅いトレンチ隔離エリアとをコンデン
サの上に構成することにより、ＤＲＡＭセルの密度を増
加することである。
チコンデンサの上にエピタキシャル層を具え、前記ＦＥ
Ｔのゲート電極と浅いトレンチ隔離エリアとをコンデン
サの上に構成することにより、ＤＲＡＭセルの密度を増
加することである。
【００１２】
【課題を解決するための手段】本発明の目的に対応して
提出される埋蔵式水平型トレンチコンデンサを具えたＤ
ＲＡＭセルアレイの製造方法を以下に簡略に述べる：Ｐ
型導体をドーピングした単結晶シリコン半導体基板の上
に、第１のパット酸化層と第１の窒化珪素層を形成し、
従来のホトリソグラフィ技術と異方性エツチプロセスに
よるパターニングの後、基板に容量トレンチを画成し、
各ＤＲＡＭセルの基板上に埋蔵式水平型トレンチコンデ
ンサのアノード電極を画成する。前記容量トレンチは、
基板に垂直するＺ軸方向に延伸しうるほか、水平方向
（Ｘ−Ｙ軸方向）に向かっても拡張しうるような逆マシ
ュルーム形状を形成して、容量の増加を行う。該容量ト
レンチの表面に高誘電定数を具える第１の誘電層、例え
ば、酸化珪素／窒化珪素層を形成させ、容量トレンチを
充填しうる厚さのブランケット状第１ポリシリコン層を
形成し、化学機械研磨法でシリコン基板の表面が露出す
るように研磨してトレンチ内に残留する前記第１のポリ
シリコン層とシリコン基板の表面を同一平面に仕上げ、
高誘電定数を具える第２の誘電層を前記第１のポリシリ
コン層とシリコン基板の表面に形成し、第１のポリシリ
コン層と第１の誘電層周縁上に延伸した部分及び基板の
上に拡張した部分を覆う部分を残すようにパターニング
する。
提出される埋蔵式水平型トレンチコンデンサを具えたＤ
ＲＡＭセルアレイの製造方法を以下に簡略に述べる：Ｐ
型導体をドーピングした単結晶シリコン半導体基板の上
に、第１のパット酸化層と第１の窒化珪素層を形成し、
従来のホトリソグラフィ技術と異方性エツチプロセスに
よるパターニングの後、基板に容量トレンチを画成し、
各ＤＲＡＭセルの基板上に埋蔵式水平型トレンチコンデ
ンサのアノード電極を画成する。前記容量トレンチは、
基板に垂直するＺ軸方向に延伸しうるほか、水平方向
（Ｘ−Ｙ軸方向）に向かっても拡張しうるような逆マシ
ュルーム形状を形成して、容量の増加を行う。該容量ト
レンチの表面に高誘電定数を具える第１の誘電層、例え
ば、酸化珪素／窒化珪素層を形成させ、容量トレンチを
充填しうる厚さのブランケット状第１ポリシリコン層を
形成し、化学機械研磨法でシリコン基板の表面が露出す
るように研磨してトレンチ内に残留する前記第１のポリ
シリコン層とシリコン基板の表面を同一平面に仕上げ、
高誘電定数を具える第２の誘電層を前記第１のポリシリ
コン層とシリコン基板の表面に形成し、第１のポリシリ
コン層と第１の誘電層周縁上に延伸した部分及び基板の
上に拡張した部分を覆う部分を残すようにパターニング
する。
【００１３】エピタキシャル珪素層をシリコン基板上に
形成する。前記シリコン基板にエピタキシ成長する前記
エピタキシャル珪素層は、第２の誘電層の上方に向かっ
て延伸すると同時に、この非選択性エピタキシによりア
モルファスＳｉを第２の誘電層上に成長させ、エピタキ
シャル珪素層の側面成長により、トレンチに充填される
ポリシリコン上方のアモルファスＳｉ層上部の表面積を
逐次減少させる。トレンチ上のこのエピタキシ／アモル
ファスＳｉ層の延伸により、ＦＥＴのゲート電極と浅溝
隔離エリアを容量トレンチの上に形成し、ＤＲＡＭセル
の密度増加が可能となる。更に、第２のパック酸化層と
第２の窒化珪素層でアクティブデバイスエリアを覆うこ
とにより電界酸化隔離エリアを構成し、この電界酸化隔
離エリアは隠匿式水平型トレンチコンデンサ上方のアク
ティブエリアを囲うよう形成されて隔離が行われる。従
来の局部エリア酸化（ＬＯＣＯＳ）法によって電界酸化
隔離エリアノ形成が可能ではあるが、本願は、浅溝隔離
方式を用いて形成される。その後、第２の窒化珪素層と
第２のパック酸化層をフォトレジストマスクと異方性プ
ラズマエッチングを用いてエッチングをするとともに、
第２の誘電層に至る迄エピタキシ／アモルファスＳｉ層
を貫通して接触孔を画成する。フォトレジストマスクを
剥離した後、接触孔のエピタキシ／アモルファスＳｉ層
側壁上に絶縁ライナーを構成し、異方性プラズマエッチ
ングにより接触孔内の第２の誘電層を除去することによ
って水平型トレンチコンデンサの第１のポリシリコン層
を露出させ、第２のドープドポリシリコン層を形成して
接触孔を充填し、窒化珪素層でアクティブデバイスエリ
アを保護し、第２のポリシリコン層をエッチバック又は
化学機械研磨法にて第２のポリシリコン層を研磨してア
ノード接触点を画成して、埋蔵式水平型トレンチコンデ
ンサを完成する。
形成する。前記シリコン基板にエピタキシ成長する前記
エピタキシャル珪素層は、第２の誘電層の上方に向かっ
て延伸すると同時に、この非選択性エピタキシによりア
モルファスＳｉを第２の誘電層上に成長させ、エピタキ
シャル珪素層の側面成長により、トレンチに充填される
ポリシリコン上方のアモルファスＳｉ層上部の表面積を
逐次減少させる。トレンチ上のこのエピタキシ／アモル
ファスＳｉ層の延伸により、ＦＥＴのゲート電極と浅溝
隔離エリアを容量トレンチの上に形成し、ＤＲＡＭセル
の密度増加が可能となる。更に、第２のパック酸化層と
第２の窒化珪素層でアクティブデバイスエリアを覆うこ
とにより電界酸化隔離エリアを構成し、この電界酸化隔
離エリアは隠匿式水平型トレンチコンデンサ上方のアク
ティブエリアを囲うよう形成されて隔離が行われる。従
来の局部エリア酸化（ＬＯＣＯＳ）法によって電界酸化
隔離エリアノ形成が可能ではあるが、本願は、浅溝隔離
方式を用いて形成される。その後、第２の窒化珪素層と
第２のパック酸化層をフォトレジストマスクと異方性プ
ラズマエッチングを用いてエッチングをするとともに、
第２の誘電層に至る迄エピタキシ／アモルファスＳｉ層
を貫通して接触孔を画成する。フォトレジストマスクを
剥離した後、接触孔のエピタキシ／アモルファスＳｉ層
側壁上に絶縁ライナーを構成し、異方性プラズマエッチ
ングにより接触孔内の第２の誘電層を除去することによ
って水平型トレンチコンデンサの第１のポリシリコン層
を露出させ、第２のドープドポリシリコン層を形成して
接触孔を充填し、窒化珪素層でアクティブデバイスエリ
アを保護し、第２のポリシリコン層をエッチバック又は
化学機械研磨法にて第２のポリシリコン層を研磨してア
ノード接触点を画成して、埋蔵式水平型トレンチコンデ
ンサを完成する。
【００１４】続いて、第２のパック酸化層と第２の窒化
珪素層を除去するとともに、デバイスエリアにＦＥＴの
ゲート電極を画成してＤＲＡＭセルアレイを構成する。
なお、第１のポリシード金属層を形成してパタニング
し、水平型トレンチコンデンサの上方のアノード接触孔
に近隣したデバイスエリアにＦＥＴのゲート電極を画成
することでＤＲＡＭセルのサイズを縮小させ、また、ポ
リシード金属層のパタニングと同時にビットラインを浅
溝隔離エリアに画成し、イオン移植法でゲート電極の近
傍に軽ドープドソース／ドレイン電極エリアを形成す
る。絶縁層を形成してパターニングし、ＦＥＴゲート電
極の側壁に間隙壁を形成させ、イオン注入法で間隙壁の
近隣に重ドープドソース／ドレイン電極エリアを形成す
ることでＤＲＡＭセルアレイのＦＥＴが構成される。な
お、各ＦＥＴのソース／ドレイン電極エリアを水平型ト
レンチコンデンサのアノード接触点上方迄延伸させ、導
電層を蒸着してパターニングし、接点ストラップをパッ
ト層の上方に形成させてソース／ドレイン電極エリアと
アノード接触点との電気接続を構成する。また、ポリシ
リコン／金属誘電層にてＦＥＴのゲート電極とソース／
ドレイン電極エリアを隔離し、更にポリシリコン／金属
誘電層をエッチングして各ＦＥＴの第２のソース／ドレ
イン電極エリアを露出させてビットライン接触孔が画成
される。第２のポリシード金属層を蒸着してパターニン
グをすることでビットラインを形成してＤＲＡＭセルア
レイが完成される。
珪素層を除去するとともに、デバイスエリアにＦＥＴの
ゲート電極を画成してＤＲＡＭセルアレイを構成する。
なお、第１のポリシード金属層を形成してパタニング
し、水平型トレンチコンデンサの上方のアノード接触孔
に近隣したデバイスエリアにＦＥＴのゲート電極を画成
することでＤＲＡＭセルのサイズを縮小させ、また、ポ
リシード金属層のパタニングと同時にビットラインを浅
溝隔離エリアに画成し、イオン移植法でゲート電極の近
傍に軽ドープドソース／ドレイン電極エリアを形成す
る。絶縁層を形成してパターニングし、ＦＥＴゲート電
極の側壁に間隙壁を形成させ、イオン注入法で間隙壁の
近隣に重ドープドソース／ドレイン電極エリアを形成す
ることでＤＲＡＭセルアレイのＦＥＴが構成される。な
お、各ＦＥＴのソース／ドレイン電極エリアを水平型ト
レンチコンデンサのアノード接触点上方迄延伸させ、導
電層を蒸着してパターニングし、接点ストラップをパッ
ト層の上方に形成させてソース／ドレイン電極エリアと
アノード接触点との電気接続を構成する。また、ポリシ
リコン／金属誘電層にてＦＥＴのゲート電極とソース／
ドレイン電極エリアを隔離し、更にポリシリコン／金属
誘電層をエッチングして各ＦＥＴの第２のソース／ドレ
イン電極エリアを露出させてビットライン接触孔が画成
される。第２のポリシード金属層を蒸着してパターニン
グをすることでビットラインを形成してＤＲＡＭセルア
レイが完成される。
【００１５】
【発明の実施の形態】本発明の前記目的、特徴及びメリ
ットを更に分かりやすくさせる為、実施例を挙げ、図面
を参照して以下に詳細な説明をする。埋蔵式水平型トレ
ンチコンデンサを有する高密度ダイナミックラムセルア
レイは、単一のエピタキシャル珪素層を埋蔵式コンデン
サの上方に延在して形成される。前記ＤＲＡＭセルの構
成とその構成の方法を以下に詳述する。ＤＲＡＭセル
は、埋蔵式水平型トレンチコンデンサのＰ- エピタキシ
ャル層の上に、Ｎ−チャネル電界効果トランジスタ(N-c
hannel FET) を各メモリセルのアクセストランジスタと
して形成する。デバイスエリアが縮小した場合、この設
計は、テバイスエリア下方の空間を利用した本発明によ
り容量の増加された埋蔵式コンデンサの製作が可能とな
る。この技芸に精通した者であれば、本実施例に記述さ
れる以外の工程ステップ及び他形式の素子の増加等を
も、このＤＲＡＭチップに含むことは了承できる筈であ
る。例えば、基板のＰドープドエピタキシ(P-doped epi
taxy) にＮドープドウェルリージョン(N-doped well re
gion) を形成、又は、ＣＭＯＳ回路(complementary met
al-oxide semiconductor circuit) にＰ−チャネルＦＥ
Ｔを形成すること等は、ＤＲＡＭチップの周辺回路の一
つである。
ットを更に分かりやすくさせる為、実施例を挙げ、図面
を参照して以下に詳細な説明をする。埋蔵式水平型トレ
ンチコンデンサを有する高密度ダイナミックラムセルア
レイは、単一のエピタキシャル珪素層を埋蔵式コンデン
サの上方に延在して形成される。前記ＤＲＡＭセルの構
成とその構成の方法を以下に詳述する。ＤＲＡＭセル
は、埋蔵式水平型トレンチコンデンサのＰ- エピタキシ
ャル層の上に、Ｎ−チャネル電界効果トランジスタ(N-c
hannel FET) を各メモリセルのアクセストランジスタと
して形成する。デバイスエリアが縮小した場合、この設
計は、テバイスエリア下方の空間を利用した本発明によ
り容量の増加された埋蔵式コンデンサの製作が可能とな
る。この技芸に精通した者であれば、本実施例に記述さ
れる以外の工程ステップ及び他形式の素子の増加等を
も、このＤＲＡＭチップに含むことは了承できる筈であ
る。例えば、基板のＰドープドエピタキシ(P-doped epi
taxy) にＮドープドウェルリージョン(N-doped well re
gion) を形成、又は、ＣＭＯＳ回路(complementary met
al-oxide semiconductor circuit) にＰ−チャネルＦＥ
Ｔを形成すること等は、ＤＲＡＭチップの周辺回路の一
つである。
【００１６】図５−11を参照して、新規埋蔵式水平型ト
レンチコンデンサにてＤＲＡＭセルを形成するプロセス
ステップの詳細をを以下に記述する。また、図12は、前
記埋蔵式トレンチコンデンサにて形成されるＤＲＡＭセ
ルの断面図を示す。図５に於いて、ＤＲＡＭセルのコン
デンサ製作に於けるイニシャルステップの断面図を示
す。この段階に於いて、埋蔵式水平型トレンチコンデン
サを半導体基板40に形成する。Ｐ+ ドーピング（例え
ば、ジボラン）の単結晶シリコン基板40と、基板40上に
熱酸化法で形成された酸化シリコンが組成する第１のパ
ット酸化層42を約２０−３００Å間の厚さで形成し、前
記第１のパット酸化層42の上に第１の窒化珪素層44を、
低圧化学気相成長法（ＬＰＣＶＤ）により二塩化シラン
(SiCl2H2) とアンモニアとの反応ガスで５０−１０００
Åの厚さに形成する。
レンチコンデンサにてＤＲＡＭセルを形成するプロセス
ステップの詳細をを以下に記述する。また、図12は、前
記埋蔵式トレンチコンデンサにて形成されるＤＲＡＭセ
ルの断面図を示す。図５に於いて、ＤＲＡＭセルのコン
デンサ製作に於けるイニシャルステップの断面図を示
す。この段階に於いて、埋蔵式水平型トレンチコンデン
サを半導体基板40に形成する。Ｐ+ ドーピング（例え
ば、ジボラン）の単結晶シリコン基板40と、基板40上に
熱酸化法で形成された酸化シリコンが組成する第１のパ
ット酸化層42を約２０−３００Å間の厚さで形成し、前
記第１のパット酸化層42の上に第１の窒化珪素層44を、
低圧化学気相成長法（ＬＰＣＶＤ）により二塩化シラン
(SiCl2H2) とアンモニアとの反応ガスで５０−１０００
Åの厚さに形成する。
【００１７】フォトレジストマスク46と異方性プラズマ
エッチングは、後続するデバイスエリアのエッチングプ
ロセスに於いて、埋蔵式水平型トレンチコンデンサの容
量トレンチ形成に使用される。第１の窒化珪素層44と第
１のパット酸化層42は、高密度プラズマエッチャ(high-
density plasma etcher)で異方性プラズマエッチング、
又は、フッ素ガス（例えば、CF4)を含有するリアクティ
ブイオンエッチャ(reactive ion etcher) に於いてＰ+
ドープド基板40に容量トレンチ7 が形成される迄継続的
にエッチングされ、このトレンチは、後続のステップに
於けるコンデンサの正電極として形成する。なお、より
良きトレンチは、異方性プラズマエッチングと塩素の混
合ガスによるエッチングで形成される。前記トレンチ7
は、垂直の方向（Ｚ軸方向）に延在しうるのみでなく、
水平の方向（Ｘ−Ｙ軸方向）にも拡張することができ、
逆マシュルーム形状を構成し、デバイスエリア下方の空
間を利用することにより容量の増加が可能となる。な
お、容量の増加は、トレンチを深くすることによって増
加することも可能である。前記エッチングによるトレン
チ7 の深さは、少なくとも約０．２μｍ以上にする。
エッチングは、後続するデバイスエリアのエッチングプ
ロセスに於いて、埋蔵式水平型トレンチコンデンサの容
量トレンチ形成に使用される。第１の窒化珪素層44と第
１のパット酸化層42は、高密度プラズマエッチャ(high-
density plasma etcher)で異方性プラズマエッチング、
又は、フッ素ガス（例えば、CF4)を含有するリアクティ
ブイオンエッチャ(reactive ion etcher) に於いてＰ+
ドープド基板40に容量トレンチ7 が形成される迄継続的
にエッチングされ、このトレンチは、後続のステップに
於けるコンデンサの正電極として形成する。なお、より
良きトレンチは、異方性プラズマエッチングと塩素の混
合ガスによるエッチングで形成される。前記トレンチ7
は、垂直の方向（Ｚ軸方向）に延在しうるのみでなく、
水平の方向（Ｘ−Ｙ軸方向）にも拡張することができ、
逆マシュルーム形状を構成し、デバイスエリア下方の空
間を利用することにより容量の増加が可能となる。な
お、容量の増加は、トレンチを深くすることによって増
加することも可能である。前記エッチングによるトレン
チ7 の深さは、少なくとも約０．２μｍ以上にする。
【００１８】図６に、フォトレジスト46を剥離した後の
シリコン基板のトレンチ7 表面に第１の誘電層（高誘電
定数）48、例えば、酸化珪素／窒化珪素／酸化珪素（Ｏ
ＮＯ）誘電層を形成した状態を示す。前記ＯＮＯの形成
は、トレンチ7 の表面を加熱して酸化させた後、窒化珪
素層を蒸着し、酸素雰囲気を通過させることによってア
ニールを行い、一部分の窒化珪素を酸素と反応させて酸
化珪素を形成する。ＯＮＯ48の厚さは、約２０〜１００
Åの間が最適である。なお、前記第１の誘電層にその他
の高誘電定数誘電層、例えば、酸化タンタル(Ta2O5）ま
たは、その他の類似物を使用することができる。
シリコン基板のトレンチ7 表面に第１の誘電層（高誘電
定数）48、例えば、酸化珪素／窒化珪素／酸化珪素（Ｏ
ＮＯ）誘電層を形成した状態を示す。前記ＯＮＯの形成
は、トレンチ7 の表面を加熱して酸化させた後、窒化珪
素層を蒸着し、酸素雰囲気を通過させることによってア
ニールを行い、一部分の窒化珪素を酸素と反応させて酸
化珪素を形成する。ＯＮＯ48の厚さは、約２０〜１００
Åの間が最適である。なお、前記第１の誘電層にその他
の高誘電定数誘電層、例えば、酸化タンタル(Ta2O5）ま
たは、その他の類似物を使用することができる。
【００１９】図７は、前記第１の誘電層48の上に厚さが
トレンチの深さより大きいブランケット状の第１のポリ
シリコン層50を形成してトレンチ7 を充填した状態を示
す。ポリシリコン層50は、低圧気相成長法（ＬＰＣＶ
Ｄ）に水素化珪素を反応ガスとし、約１×１０19atom/c
m3から１×１０21atom/cm3迄の濃度でポリシリコン蒸着
と同時に水素化燐（phosphine PH3 ）をＮ+ ドープドし
て形成する。なお、化学機械研磨法を用い、前記シリコ
ン基板40の表面が露出する迄第１のポリシリコン層50を
研磨し、前記トレンチ7 内の第１のポリシリコン層50の
みを残して、前記第１のポリシリコン層50と基板40の表
面を同一の表面に仕上げる。前記研磨は、一般半導体工
業が常用する同一の方法であって、市販の研磨装置とス
ラリーを用いて行う。前記シリコン基板40と第１のポリ
シリコン層50の上に第１の誘電層48の酸化珪素／窒化珪
素／酸化珪素層同様に第２の誘電層（高誘電定数）52を
形成し、前記第２の酸化珪素／窒化珪素／酸化珪素層の
熱酸化ステップに於いて、化学機械研磨で発生した研磨
の損害を補正する。第２の誘電層52をパタニーングする
ことにより第１のポリシリコン層50を覆う部分と第１の
誘電層48周縁及び基板40上に延在した部分を残して図８
が示す状態になる。前記誘電層52のパターニングは、フ
ォトレジストマスクを用い、フッ化水素の希釈液内にて
ウェットエッチングで酸化珪素層を除き、また、熱燐酸
溶液でエッチングして窒化珪素層を除く。
トレンチの深さより大きいブランケット状の第１のポリ
シリコン層50を形成してトレンチ7 を充填した状態を示
す。ポリシリコン層50は、低圧気相成長法（ＬＰＣＶ
Ｄ）に水素化珪素を反応ガスとし、約１×１０19atom/c
m3から１×１０21atom/cm3迄の濃度でポリシリコン蒸着
と同時に水素化燐（phosphine PH3 ）をＮ+ ドープドし
て形成する。なお、化学機械研磨法を用い、前記シリコ
ン基板40の表面が露出する迄第１のポリシリコン層50を
研磨し、前記トレンチ7 内の第１のポリシリコン層50の
みを残して、前記第１のポリシリコン層50と基板40の表
面を同一の表面に仕上げる。前記研磨は、一般半導体工
業が常用する同一の方法であって、市販の研磨装置とス
ラリーを用いて行う。前記シリコン基板40と第１のポリ
シリコン層50の上に第１の誘電層48の酸化珪素／窒化珪
素／酸化珪素層同様に第２の誘電層（高誘電定数）52を
形成し、前記第２の酸化珪素／窒化珪素／酸化珪素層の
熱酸化ステップに於いて、化学機械研磨で発生した研磨
の損害を補正する。第２の誘電層52をパタニーングする
ことにより第１のポリシリコン層50を覆う部分と第１の
誘電層48周縁及び基板40上に延在した部分を残して図８
が示す状態になる。前記誘電層52のパターニングは、フ
ォトレジストマスクを用い、フッ化水素の希釈液内にて
ウェットエッチングで酸化珪素層を除き、また、熱燐酸
溶液でエッチングして窒化珪素層を除く。
【００２０】図９は、本発明に於ける重要特徴を示す。
シリコン基板40の上に非選択性エピタキシャル珪素層(n
on-selective epitaxial silicon layer)54 を成長させ
るとともに、トレンチ7 上方の第２誘電層52の上にアモ
ルファスＳｉ54' を成長させる。エピタキシ層54の成長
が第２誘電層52の上迄延在し、非選択性エピタキシであ
る為、第２誘電層52の上に成長するアモルファスＳｉ5
4' は、トレンチを充填するポリシリコンの上のアモル
ファスＳｉ54' に於ける上部面積が逐次減少して図９に
示された点線53の図形を呈す。このエピタキシ／アモル
ファスＳｉ層54（アモルファスＳｉ54' を含む）は、市
販のエピタキシ反応装置にて２００〜５０００Åの厚さ
に形成させ、同時に、ジボラン(diborane B2H6) で前記
エピタキシ／アモルファスＳｉ層54を硼素のドーピング
濃度１×１０15atom/cm3から１×１０18atom/cm3迄のＰ
- ドープドエピタキシャル層を形成する。このエピタキ
シャル層54は、ポリシリコンを充填した容量トレンチの
上方に延在して、ＤＲＡＭのＦＥＴのゲート電極と浅溝
隔離エリアが容量トレンチの上方に形成しうるように
し、容量の増加に伴ってＤＲＡＭセルの密度を増加す
る。
シリコン基板40の上に非選択性エピタキシャル珪素層(n
on-selective epitaxial silicon layer)54 を成長させ
るとともに、トレンチ7 上方の第２誘電層52の上にアモ
ルファスＳｉ54' を成長させる。エピタキシ層54の成長
が第２誘電層52の上迄延在し、非選択性エピタキシであ
る為、第２誘電層52の上に成長するアモルファスＳｉ5
4' は、トレンチを充填するポリシリコンの上のアモル
ファスＳｉ54' に於ける上部面積が逐次減少して図９に
示された点線53の図形を呈す。このエピタキシ／アモル
ファスＳｉ層54（アモルファスＳｉ54' を含む）は、市
販のエピタキシ反応装置にて２００〜５０００Åの厚さ
に形成させ、同時に、ジボラン(diborane B2H6) で前記
エピタキシ／アモルファスＳｉ層54を硼素のドーピング
濃度１×１０15atom/cm3から１×１０18atom/cm3迄のＰ
- ドープドエピタキシャル層を形成する。このエピタキ
シャル層54は、ポリシリコンを充填した容量トレンチの
上方に延在して、ＤＲＡＭのＦＥＴのゲート電極と浅溝
隔離エリアが容量トレンチの上方に形成しうるように
し、容量の増加に伴ってＤＲＡＭセルの密度を増加す
る。
【００２１】さらに、図10の如く、前記第１のパット酸
化層と第１の窒化珪素層を蒸着する方法で第２のパット
酸化層56と第２の窒化珪素層58をエピタキシ／アモルフ
ァスＳｉ層54の上に蒸着し、未図示のフォトレジストマ
スク及びプラズマエッチングにて、デバイスを形成する
アクティブエリア部分を残す。電界酸化隔離エリア60
は、埋蔵式水平型トレンチコンデンサ上方のアクティブ
エリアを囲んで隔離を形成する。前記電界酸化隔離エリ
ア60は、従来の局部エリア酸化法で形成することもでき
るが、浅溝隔離法にて高密度のＤＲＡＭデバイスを形成
するほうがよい。一般工業に使用される方法は、エッチ
ングでトレンチを形成した後、熱酸化及び化学気相成長
法で酸化珪素層60を蒸着し、化学機械で研磨して、酸化
珪素層60を窒化珪素層表面迄エッチバックすることによ
りデバイスエリアとの同一平面を構成させる。前記浅溝
隔離法にて形成するトレンチの深さは、約０．１μｍか
ら１．０μｍ迄である。
化層と第１の窒化珪素層を蒸着する方法で第２のパット
酸化層56と第２の窒化珪素層58をエピタキシ／アモルフ
ァスＳｉ層54の上に蒸着し、未図示のフォトレジストマ
スク及びプラズマエッチングにて、デバイスを形成する
アクティブエリア部分を残す。電界酸化隔離エリア60
は、埋蔵式水平型トレンチコンデンサ上方のアクティブ
エリアを囲んで隔離を形成する。前記電界酸化隔離エリ
ア60は、従来の局部エリア酸化法で形成することもでき
るが、浅溝隔離法にて高密度のＤＲＡＭデバイスを形成
するほうがよい。一般工業に使用される方法は、エッチ
ングでトレンチを形成した後、熱酸化及び化学気相成長
法で酸化珪素層60を蒸着し、化学機械で研磨して、酸化
珪素層60を窒化珪素層表面迄エッチバックすることによ
りデバイスエリアとの同一平面を構成させる。前記浅溝
隔離法にて形成するトレンチの深さは、約０．１μｍか
ら１．０μｍ迄である。
【００２２】従来のホトリアグラフィ技術のフォトレジ
ストマスク62および異方性プラズマエッチングプロセス
で第２の窒化珪素層58とアモルファスＳｉ層54' をアノ
ード電極50上の第２誘電層52迄エッチイングして端点接
触孔9 を画成する。前記端点接触孔9 は、リアクティブ
イオンエッチング、又は、高密度プラズマエッチングで
画成するほうが良い。なお、窒化珪素層58及び酸化珪素
層56は、CCl2F2、 CHF3 、CF4/H2、CH3CHF2 等のフッ素を
含むフッ化物、または、その類似性質を具える物のエッ
チングガスでエッチングし、アモルファスＳｉ層54'
は、BCl2/CCl4、BCl3/CF4等塩素或いは臭素を含むガス、
または、その類似性質を具える物のエッチングガスでエ
ッチングする。その後、図11が示すように、フォトレジ
ストマスク62を剥離し、第２の窒化珪素層58を除去する
前に、熱酸化法を用いて端点接触孔9 の側壁にライナー
オキサイド層64を形成する。デバイスエリア上の第２の
窒化珪素層58と第２誘電層上の窒化珪素層58は、酸化反
応の発生を防止する。前記ライナーオキサイド層64は、
高誘電定数の誘電層、例えば、酸化物／窒化物／酸化物
層を約２０Åから１００Å迄の厚さに蒸着、又は、酸化
タンタル(Ta2O5）で前記ライナー層64を形成する。その
後、異方性プラズマエッチングを行いことにより、端点
接触孔9 内の高誘電定数誘電層64，52を選択的に除去す
る。
ストマスク62および異方性プラズマエッチングプロセス
で第２の窒化珪素層58とアモルファスＳｉ層54' をアノ
ード電極50上の第２誘電層52迄エッチイングして端点接
触孔9 を画成する。前記端点接触孔9 は、リアクティブ
イオンエッチング、又は、高密度プラズマエッチングで
画成するほうが良い。なお、窒化珪素層58及び酸化珪素
層56は、CCl2F2、 CHF3 、CF4/H2、CH3CHF2 等のフッ素を
含むフッ化物、または、その類似性質を具える物のエッ
チングガスでエッチングし、アモルファスＳｉ層54'
は、BCl2/CCl4、BCl3/CF4等塩素或いは臭素を含むガス、
または、その類似性質を具える物のエッチングガスでエ
ッチングする。その後、図11が示すように、フォトレジ
ストマスク62を剥離し、第２の窒化珪素層58を除去する
前に、熱酸化法を用いて端点接触孔9 の側壁にライナー
オキサイド層64を形成する。デバイスエリア上の第２の
窒化珪素層58と第２誘電層上の窒化珪素層58は、酸化反
応の発生を防止する。前記ライナーオキサイド層64は、
高誘電定数の誘電層、例えば、酸化物／窒化物／酸化物
層を約２０Åから１００Å迄の厚さに蒸着、又は、酸化
タンタル(Ta2O5）で前記ライナー層64を形成する。その
後、異方性プラズマエッチングを行いことにより、端点
接触孔9 内の高誘電定数誘電層64，52を選択的に除去す
る。
【００２３】なお、低圧化学気相成長法で第２のポリシ
リコン層66を形成して研磨し、接触孔９に埋蔵式水平型
トレンチコンデンサと接続されるアノード接触点66を形
成する。前記窒化珪素層58と電界隔離エリア60は、研磨
またはエッチバックの作業に於いてシリコン基板を保護
する。前記第２のポリシリコン層66の厚さは接触孔9の
幅の半分よりも大きくし、接触孔を完全に充填しうるよ
うに形成するとともに、低圧化学気相成長法でポリシリ
コンを蒸着する時、燐化水素(PH3) を通し、ドープド濃
度を約１×１０19atom/cm3から１×１０22atom/cm3迄の
程度にする。ＤＲＡＭセルアレイは、図12に示すよう
に、パストランジスタとビットラインを形成して完成さ
れる。本発明に於ける重要特徴は、各メモリセルのＦＥ
Ｔをトレンチコンデンサ上方のエビタキシャル層54の上
に画成したことであって、デバイスのサイズを縮小する
とともに、容量値を増加させる。
リコン層66を形成して研磨し、接触孔９に埋蔵式水平型
トレンチコンデンサと接続されるアノード接触点66を形
成する。前記窒化珪素層58と電界隔離エリア60は、研磨
またはエッチバックの作業に於いてシリコン基板を保護
する。前記第２のポリシリコン層66の厚さは接触孔9の
幅の半分よりも大きくし、接触孔を完全に充填しうるよ
うに形成するとともに、低圧化学気相成長法でポリシリ
コンを蒸着する時、燐化水素(PH3) を通し、ドープド濃
度を約１×１０19atom/cm3から１×１０22atom/cm3迄の
程度にする。ＤＲＡＭセルアレイは、図12に示すよう
に、パストランジスタとビットラインを形成して完成さ
れる。本発明に於ける重要特徴は、各メモリセルのＦＥ
Ｔをトレンチコンデンサ上方のエビタキシャル層54の上
に画成したことであって、デバイスのサイズを縮小する
とともに、容量値を増加させる。
【００２４】その後の工程で、図11に示されるデバイス
の第２窒化珪素層58および第２パット酸化層56を除去す
る。窒化珪素層58の除去に熱燐酸エッチングが使用さ
れ、パット酸化層56の除去にフッ酸(hydrofluoric aci
d) 溶液が使用される。ＦＥＴのゲート電極酸化層14は
ドライ酸素の雰囲気に於いて、熱酸化法を用いデバイス
エリアの上に、厚さ約２０Åから１００Å迄に形成す
る。ＦＥＴのゲート電極16とビットライン16' は、ゲー
ト電極酸化層14の上にポリシリコン層と珪化タングステ
ン層を蒸着して第１のポリシード層16を形成し、パター
ニングによって画成する。前記第１のポリシード層16
は、低圧化学気相成長法により、厚さ約５００Åから３
５００Å迄のＮ+ ドープドポリシリコン層を形成する。
典型的なポリシリコンは、濃度約１×１０19atom/cm3か
ら１×１０21atom/cm3程度迄の砒素または燐にてイオン
注入を行ってドーピングする。珪化タングステン層は、
WF6 と水素化珪素を反応ガスとして低圧化学気相成長法
によって形成する。
の第２窒化珪素層58および第２パット酸化層56を除去す
る。窒化珪素層58の除去に熱燐酸エッチングが使用さ
れ、パット酸化層56の除去にフッ酸(hydrofluoric aci
d) 溶液が使用される。ＦＥＴのゲート電極酸化層14は
ドライ酸素の雰囲気に於いて、熱酸化法を用いデバイス
エリアの上に、厚さ約２０Åから１００Å迄に形成す
る。ＦＥＴのゲート電極16とビットライン16' は、ゲー
ト電極酸化層14の上にポリシリコン層と珪化タングステ
ン層を蒸着して第１のポリシード層16を形成し、パター
ニングによって画成する。前記第１のポリシード層16
は、低圧化学気相成長法により、厚さ約５００Åから３
５００Å迄のＮ+ ドープドポリシリコン層を形成する。
典型的なポリシリコンは、濃度約１×１０19atom/cm3か
ら１×１０21atom/cm3程度迄の砒素または燐にてイオン
注入を行ってドーピングする。珪化タングステン層は、
WF6 と水素化珪素を反応ガスとして低圧化学気相成長法
によって形成する。
【００２５】その後、伝統的ホトリアグラフィ技術およ
び異方性プラズマエッチングにより、ポリシード層をエ
ッチングし、ＦＥＴのゲート電極16と浅溝隔離エリア60
の上のビットライン16' を同時に画成する。本発明の方
法では、ゲート電極16を埋蔵式水平型トレンチコンデン
サ8 の上迄延在伸してＤＲＡＭセルのサイズを更に縮小
する。なお、ゲート電極酸化層16をアノード接触点に近
隣して形成することができる。軽ドープドソース／ドレ
イン電極エリア17は、ゲート電極16に近隣してイオン注
入を行うことで形成される。一般ＤＲＡＭセルが採用す
るＮ−チヤネルパストランジスタの軽ドープドソース／
ドレイン電極エリア17の形成では、約１５KeV から４０
KeV 程度のエネルギーが注入される故、約１×１０13at
om/cm3から１×１０15atom/cm3程度の砒素または燐が注
入される。また、酸化珪素層等の絶縁層を蒸着し、エッ
チバックしてＦＥＴのゲート電極16とビットライン16'
の側壁間隙壁18を形成し、砒素を注入して重ドープドソ
ース／ドレイン電極エリア19を形成する。前記ソース／
ドレイン電極エリア19は、イオン注入法により、約１×
１０19atom/cm3から１×１０21atom/cm3程度のドーピン
グを行う。ＦＥＴの前記ソース／ドレイン電極エリア19
は埋蔵隠匿式水平型トレンチコンデンサ8 のアノード接
触点66の上迄延在伸する。また、絶縁ライナー64の上に
導電層を蒸着して、パターニングによりアノードストラ
ップ68を形成し、前記ソース／ドレイン電極エリア19と
アノード接触点66をより良き電気接触にする。なお、前
記アノードストラップ68は、厚さ５０Åから１０００Å
迄のチタン、窒化チタン、珪化タングステンまたはその
他の金属窒化物を蒸着し、プラズマエツチまたはウェッ
トエッチでパタニングして画成する。
び異方性プラズマエッチングにより、ポリシード層をエ
ッチングし、ＦＥＴのゲート電極16と浅溝隔離エリア60
の上のビットライン16' を同時に画成する。本発明の方
法では、ゲート電極16を埋蔵式水平型トレンチコンデン
サ8 の上迄延在伸してＤＲＡＭセルのサイズを更に縮小
する。なお、ゲート電極酸化層16をアノード接触点に近
隣して形成することができる。軽ドープドソース／ドレ
イン電極エリア17は、ゲート電極16に近隣してイオン注
入を行うことで形成される。一般ＤＲＡＭセルが採用す
るＮ−チヤネルパストランジスタの軽ドープドソース／
ドレイン電極エリア17の形成では、約１５KeV から４０
KeV 程度のエネルギーが注入される故、約１×１０13at
om/cm3から１×１０15atom/cm3程度の砒素または燐が注
入される。また、酸化珪素層等の絶縁層を蒸着し、エッ
チバックしてＦＥＴのゲート電極16とビットライン16'
の側壁間隙壁18を形成し、砒素を注入して重ドープドソ
ース／ドレイン電極エリア19を形成する。前記ソース／
ドレイン電極エリア19は、イオン注入法により、約１×
１０19atom/cm3から１×１０21atom/cm3程度のドーピン
グを行う。ＦＥＴの前記ソース／ドレイン電極エリア19
は埋蔵隠匿式水平型トレンチコンデンサ8 のアノード接
触点66の上迄延在伸する。また、絶縁ライナー64の上に
導電層を蒸着して、パターニングによりアノードストラ
ップ68を形成し、前記ソース／ドレイン電極エリア19と
アノード接触点66をより良き電気接触にする。なお、前
記アノードストラップ68は、厚さ５０Åから１０００Å
迄のチタン、窒化チタン、珪化タングステンまたはその
他の金属窒化物を蒸着し、プラズマエツチまたはウェッ
トエッチでパタニングして画成する。
【００２６】更に、ポリシリコン／金属誘電(PMD) 層70
をデバイスの上に蒸着してＦＥＴのゲート電極16とソー
ス／ドレイン電極エリア19を隔離する。前記ＰＭＤ層70
は、化学気相成長法で厚さ１０００〜５０００Åの酸化
珪素層を形成蒸着し、表面を平坦化することによって、
無変形のフォトレジスト画面を形成させ、次層ビットラ
インのパターニングを改善し、ビットライン間に残留物
がないようにする。前記ポリシリコン／金属誘電(PMD)
層70を各ＦＥＴの第２のソース／ドレイン電極エリア19
が露出するまでエッチイングしてビットライン接触孔4
を設け、第２のポリシリコン／金属層30を蒸着してパタ
ーニングすることによりビットラインを画成してＤＲＡ
Ｍセルアレイを完成する。前記ポリシリコン／金属層30
は、厚さ約２５０Åから２０００Å迄のＮ+ ドープドポ
リシリコン層と厚さ約２００Åから２０００Å迄の珪化
タングステン層で構成される。なお、ポリシリコン層は
低圧化学気相成長法にて燐化水素(PH3) を反応ガスと
し、濃度約１×１０19atom/cm3から１×１０21atom/cm3
程度迄の砒素または燐でドーピングを行う。前記珪化タ
ングステン層は、WF6 と水素化珪素を反応ガスとして低
圧化学気相成長法によって形成し、最後に、異方性プラ
ズマエッチングで前記ポリシリコン／金属層30をエッチ
ングしてビットラインを形成する。
をデバイスの上に蒸着してＦＥＴのゲート電極16とソー
ス／ドレイン電極エリア19を隔離する。前記ＰＭＤ層70
は、化学気相成長法で厚さ１０００〜５０００Åの酸化
珪素層を形成蒸着し、表面を平坦化することによって、
無変形のフォトレジスト画面を形成させ、次層ビットラ
インのパターニングを改善し、ビットライン間に残留物
がないようにする。前記ポリシリコン／金属誘電(PMD)
層70を各ＦＥＴの第２のソース／ドレイン電極エリア19
が露出するまでエッチイングしてビットライン接触孔4
を設け、第２のポリシリコン／金属層30を蒸着してパタ
ーニングすることによりビットラインを画成してＤＲＡ
Ｍセルアレイを完成する。前記ポリシリコン／金属層30
は、厚さ約２５０Åから２０００Å迄のＮ+ ドープドポ
リシリコン層と厚さ約２００Åから２０００Å迄の珪化
タングステン層で構成される。なお、ポリシリコン層は
低圧化学気相成長法にて燐化水素(PH3) を反応ガスと
し、濃度約１×１０19atom/cm3から１×１０21atom/cm3
程度迄の砒素または燐でドーピングを行う。前記珪化タ
ングステン層は、WF6 と水素化珪素を反応ガスとして低
圧化学気相成長法によって形成し、最後に、異方性プラ
ズマエッチングで前記ポリシリコン／金属層30をエッチ
ングしてビットラインを形成する。
【００２７】
【発明の効果】以上に記述するＤＲＡＭセルの構成は、
基板に形成するコンデンサを水平方向に延在伸すること
によりその容量の増加が可能であって、従来の高アスペ
クトレーショトレンチのエッチングが不要になるととも
に容量増加の目的を達成することができる。更に容量を
増加しなければならない場合、従来の垂直デープトレン
チのアスペクトレーショ２０〜４０は、未来ＵＬＳＩの
ＤＲＡＭデバイスに於いて、更に増加されることが予期
されうる。しかし、コンデンサの垂直トレンチを深くす
ることは、エッチングと再充填のステップに於いてプロ
セスの困難を招く。本願の構成は、基板表面の空き空間
にビットラインを画成することにより、メモリセルのサ
イズを縮小し、また、この新規の構成によるＤＲＡＭ
は、スタックドコンデンサの容量電極とビットラインと
を基板表面に形成することでデバイスの構成が更に凹凸
起伏する前記構成よりはメリットがある。
基板に形成するコンデンサを水平方向に延在伸すること
によりその容量の増加が可能であって、従来の高アスペ
クトレーショトレンチのエッチングが不要になるととも
に容量増加の目的を達成することができる。更に容量を
増加しなければならない場合、従来の垂直デープトレン
チのアスペクトレーショ２０〜４０は、未来ＵＬＳＩの
ＤＲＡＭデバイスに於いて、更に増加されることが予期
されうる。しかし、コンデンサの垂直トレンチを深くす
ることは、エッチングと再充填のステップに於いてプロ
セスの困難を招く。本願の構成は、基板表面の空き空間
にビットラインを画成することにより、メモリセルのサ
イズを縮小し、また、この新規の構成によるＤＲＡＭ
は、スタックドコンデンサの容量電極とビットラインと
を基板表面に形成することでデバイスの構成が更に凹凸
起伏する前記構成よりはメリットがある。
【００２８】本発明は、発明の実施形態にて記述したよ
うに掲示するが、前記記述は本発明を拘束するものでは
ない。本発明に述べる発明の主旨と範囲に於いて、この
方面の技芸に精通した者が各種の変更及び修飾をするこ
とができうる故、本発明の保護すべき範囲は、明細書に
記載された特許請求の範囲を基準とする。
うに掲示するが、前記記述は本発明を拘束するものでは
ない。本発明に述べる発明の主旨と範囲に於いて、この
方面の技芸に精通した者が各種の変更及び修飾をするこ
とができうる故、本発明の保護すべき範囲は、明細書に
記載された特許請求の範囲を基準とする。
【図１】 従来のビットラインの下方にコンデンサを配
置した構成（ＣＵＢ構成）を示すＤＲＡＭセルの断面
図。
置した構成（ＣＵＢ構成）を示すＤＲＡＭセルの断面
図。
【図２】 従来のビットラインの上方にコンデンサを配
置した構成（ＣＯＢ構成）を示すＤＲＡＭセルの断面
図。
置した構成（ＣＯＢ構成）を示すＤＲＡＭセルの断面
図。
【図３】 従来のスタックドコンデンサをビットライン
の上方に構成したＤＲＡＭセルの三次元空間図。ビット
ラインとコンデンサとが同一のデバイスエリア上に形成
した場合の問題を掲示する。
の上方に構成したＤＲＡＭセルの三次元空間図。ビット
ラインとコンデンサとが同一のデバイスエリア上に形成
した場合の問題を掲示する。
【図４】 従来のＤＲＡＭセルに於いてデバイスの比例
を縮小した場合、伝統的なトレンチコンデンサがデープ
トレンチを構成して容量を増加する時の断面図。
を縮小した場合、伝統的なトレンチコンデンサがデープ
トレンチを構成して容量を増加する時の断面図。
【図５】 本発明の実施形態に於いて、埋蔵隠匿式水平
型トレンチコンデンサを具えたＤＲＡＭセルアレイを形
成する時の各ステップに於けるデバイスの断面図。
型トレンチコンデンサを具えたＤＲＡＭセルアレイを形
成する時の各ステップに於けるデバイスの断面図。
【図６】 本発明の実施形態に於いて、埋蔵隠匿式水平
型トレンチコンデンサを具えたＤＲＡＭセルアレイを形
成する時の各ステップに於けるデバイスの断面図。
型トレンチコンデンサを具えたＤＲＡＭセルアレイを形
成する時の各ステップに於けるデバイスの断面図。
【図７】 本発明の実施形態に於いて、埋蔵隠匿式水平
型トレンチコンデンサを具えたＤＲＡＭセルアレイを形
成する時の各ステップに於けるデバイスの断面図。
型トレンチコンデンサを具えたＤＲＡＭセルアレイを形
成する時の各ステップに於けるデバイスの断面図。
【図８】 本発明の実施形態に於いて、埋蔵隠匿式水平
型トレンチコンデンサを具えたＤＲＡＭセルアレイを形
成する時の各ステップに於けるデバイスの断面図。
型トレンチコンデンサを具えたＤＲＡＭセルアレイを形
成する時の各ステップに於けるデバイスの断面図。
【図９】 本発明の実施形態に於いて、埋蔵隠匿式水平
型トレンチコンデンサを具えたＤＲＡＭセルアレイを形
成する時の各ステップに於けるデバイスの断面図。
型トレンチコンデンサを具えたＤＲＡＭセルアレイを形
成する時の各ステップに於けるデバイスの断面図。
【図１０】 本発明の実施形態に於いて、埋蔵隠匿式水
平型トレンチコンデンサを具えたＤＲＡＭセルアレイを
形成する時の各ステップに於けるデバイスの断面図。
平型トレンチコンデンサを具えたＤＲＡＭセルアレイを
形成する時の各ステップに於けるデバイスの断面図。
【図１１】 本発明の実施形態に於いて、埋蔵隠匿式水
平型トレンチコンデンサを具えたＤＲＡＭセルアレイを
形成する時の各ステップに於けるデバイスの断面図。
平型トレンチコンデンサを具えたＤＲＡＭセルアレイを
形成する時の各ステップに於けるデバイスの断面図。
【図１２】 本発明の実施形態に於いて、埋蔵隠匿式水
平型トレンチコンデンサを具えたＤＲＡＭセルアレイを
形成する時の各ステップに於けるデバイスの断面図。
平型トレンチコンデンサを具えたＤＲＡＭセルアレイを
形成する時の各ステップに於けるデバイスの断面図。
２, ９ 端点接触孔 ４ ビット
ライン接触孔 ７ 容量トレンチ 10,40 基板 12,60 電界酸化隔離エリア 14 ゲート
電極酸化層 16 ゲート電極 16' ワード
ライン 17 ライトドープドソース／ドレイン電極エリア 18 間隙壁 19 重ドープドソース／ドレイン電極エリア 20,28,32 絶縁層 22 コンデ
ンサ 22' 下電極 24,48,52 誘電層 26 上電極 30,30' ビット
ライン 34 アノード電極 36,68 パット
酸化層 44,58 窒化珪素層 46,52 フォト
レジストマスク 50 ポリシリコン層 54 エピタ
キシシリコン 54' 非エピタキシシリコン 64 ライナ
ー酸化層 66 アノード接触点 70 ポリシ
リコン／金属誘電層
ライン接触孔 ７ 容量トレンチ 10,40 基板 12,60 電界酸化隔離エリア 14 ゲート
電極酸化層 16 ゲート電極 16' ワード
ライン 17 ライトドープドソース／ドレイン電極エリア 18 間隙壁 19 重ドープドソース／ドレイン電極エリア 20,28,32 絶縁層 22 コンデ
ンサ 22' 下電極 24,48,52 誘電層 26 上電極 30,30' ビット
ライン 34 アノード電極 36,68 パット
酸化層 44,58 窒化珪素層 46,52 フォト
レジストマスク 50 ポリシリコン層 54 エピタ
キシシリコン 54' 非エピタキシシリコン 64 ライナ
ー酸化層 66 アノード接触点 70 ポリシ
リコン／金属誘電層
Claims (39)
- 【請求項１】 半導体基板に埋蔵する水平型トレンチコ
ンデンサの製造方法に於いて、 前記基板に複数のトレンチをエッチングすることにより
前記水平型トレンチコンデンサを画成し、 前記基板の各トレンチに第１の誘電層を形成させ、 前記各トレンチに第１のポリシリコン層を充填するとと
もに、前記第１のポリシリコン層と前記基板表面を同一
平面にして、前記基板と前記第１のポリシリコン層上に
第２の誘電層を形成させ、なお、 第２の誘電層をパターニングすることにより第１のポリ
シリコン層上の前記第２の誘電層を残し、 前記シリコン基板上に成長するエピタキシャル層の側面
を前記第１のポリシリコン層上の前記第２の誘電層を上
迄延在させると共に、アモルファスＳｉ層を前記第２の
誘電層上に成長させ、 前記アモルファスＳｉ層上部の表面積を、エビタキシ成
長の厚さの増加に対して縮小させることからエピタキシ
／アモルファスＳｉ層を形成させ、また、 前記エピタキシ／アモルファスＳｉ層及び前記第２の誘
電層を貫通して前記トレンチ上の前記第１のシリコン層
に複数の端点接触孔をエッチングし、 前記各端点接触孔の前記エピタキシ／アモルファスＳｉ
層の側壁に絶縁ライナーを形成させ、 前記各端点接触孔に第２のポリシリコン層を充填して
アノード電極の接触点を画成して前記埋蔵式水平型トレ
ンチコンデンサのアレイを完成するステップ等を備えた
ことを特徴とする半導体基板に埋蔵した水平型トレンチ
コンデンサの製造方法。 - 【請求項２】 前記基板がＰ+ 単結晶シリコンで、その
ドーピング濃度が約１×１０16atom/cm3から１×１０18
atom/cm3迄の間で形成されてあることを特徴とする請求
項１に記載の半導体基板に埋蔵した水平型トレンチコン
デンサの製造方法。 - 【請求項３】 エッチングされた前記トレンチの深さが
約０．２μｍから２．０μｍ迄の間にあることを特徴と
する請求項１に記載の半導体基板に埋蔵した水平型トレ
ンチコンデンサの製造方法。 - 【請求項４】 前記第１と第２の誘電層が酸化珪素／窒
化珪素／酸化珪素層であることを特徴とする請求項１に
記載の半導体基板に埋蔵した水平型トレンチコンデンサ
の製造方法。 - 【請求項５】 前記第１と第２のポリシリコン層は、約
１×１０19atom/cm3から１×１０21atom/cm3迄の濃度で
Ｎ+ ドープドされて形成することを特徴とする請求項１
に記載の半導体基板に埋蔵した水平型トレンチコンデン
サの製造方法。 - 【請求項６】 前記エピタキシ層は、約１×１０15atom
/cm3から１×１０18atom/cm3迄の濃度でＰ- ドープドさ
れて形成することを特徴とする請求項１に記載の半導体
基板に埋蔵した水平型トレンチコンデンサの製造方法。 - 【請求項７】 前記絶縁パットが酸化珪素／窒化珪素／
酸化珪素であることを特徴とする請求項１に記載の半導
体基板に埋蔵した水平型トレンチコンデンサの製造方
法。 - 【請求項８】 半導体基板内に形成された複数の埋蔵式
水平型トレンチコンデンサによって形成されるＤＲＡＭ
セルアレイの製造方法に於いて、 前記基板上に第１のパット酸化層を形成し、 前記第１のパット酸化層に第１の窒化シリコン層を形成
させ、 前記第１の窒化珪素層をパターニングして前記基板に複
数のトレンチを画成し、 前記各隠匿式水平型トレンチコンデンサをそれぞれの前
記各ダイナミックラムセルに形成させ、 前記基板の前記各トレンチ上に第１の誘電層を形成し、
充填しうる厚さのブランケット状の第１のポリシリコン
層を形成して前記各トレンチを充填し、なお、 化学機械研磨法にて前記第１のポリシリコン層を研磨す
ることにより前記第１のポリシリコン層と前記基板とが
同一の平面を形成するとき、前記基板の表面に露出させ
て前記基板と前記第１のポリシリコン層の上に第２の誘
電層を形成し、 前記第２誘電層をパターニングすることにより前記第１
のポリシリコン層を覆う部分のみを残し、 前記基板上にエピタキシ層を成長させてその側面を前記
第１のポリシリコン層上の前記第２誘電層の上迄延在さ
せるとともに、アルモファスＳｉ層を前記第２誘電層の
上に成長させることにより前記アモルファスＳｉ層の上
部表面積をエピタキシが成長する厚さの増加によって減
少し、エピタキシ／アモルファスＳｉ層を形成させ、 第２のパット酸化層及び第２の窒化珪素層にて前記アク
ティブデバイスエリアの上に電界酸化隔離区域を画成し
て、前記埋蔵式水平型トレンチコンデンサの周囲を囲む
ようにして前記埋蔵式水平型トレンチコンデンサ上のア
クティブデバイスエリアを隔離し、 前記第２の窒化珪素層、前記エピタキシ／アモルファス
Ｓｉ層及び前記第２の誘電層を貫通して前記埋蔵式水平
型トレンチコンデンサ上の前記第１のシリコン層に複数
の端点接触孔をエッチングし、 前記各端点接触孔の前記エピタキシ／アモルファスＳｉ
層の側壁に絶縁ライナーを形成させ、第２のポリシリコ
ン層を形成するとともに、エッチバックすることにより
前記各端点接触孔を第２のポリシリコン層で充填してア
ノード電極の接触点を画成し、 前記第２の窒化珪素層と前記第２のパット酸化層を除去
することで埋蔵式水平型トレンチコンデンサのアレイを
画成するステップ等を備えたことを特徴とする半導体基
板内に形成する複数の前記埋蔵式水平型トレンチコンデ
ンサによって形成されるダイナミックラムセルアレイの
製造方法 - 【請求項９】 前記基板がＰ+ 単結晶シリコンで、その
ドーピング濃度が約１×１０16atom/cm3から１×１０18
atom/cm3迄の間で形成されてあることを特徴とする請求
項８に記載の半導体基板内に形成する複数の前記埋蔵式
水平型トレンチコンデンサによって形成されるダイナミ
ックラムセルアレイの製造方法 - 【請求項10】 エッチングされた前記トレンチの深さが
約０．２μｍから２．０μｍ迄の間にあることを特徴と
する請求項８に記載の半導体基板内に形成する複数の前
記埋蔵式水平型トレンチコンデンサによって形成される
ダイナミックラムセルアレイの製造方法 - 【請求項11】 前記第１と第２の誘電層が酸化珪素／窒
化珪素／酸化珪素層であることを特徴とする請求項８に
記載の半導体基板内に形成する複数の前記埋蔵式水平型
トレンチコンデンサによって形成されるダイナミックラ
ムセルアレイの製造方法 - 【請求項12】 形成された前記酸化珪素／窒化珪素／酸
化シリコーン層の厚さが約２０から１００Åの間にある
ことを特徴とする請求項８に記載の半導体基板内に形成
する複数の前記埋蔵式水平型トレンチコンデンサによっ
て形成されるダイナミックラムセルアレイの製造方法 - 【請求項13】 前記第１と第２の誘電層に酸化タンタル
(Ta2O5）を含むことを特徴とする請求項８に記載の半導
体基板内に形成する複数の前記埋蔵式水平型トレンチコ
ンデンサによって形成されるダイナミックラムセルアレ
イの製造方法 - 【請求項14】 前記第１と第２のポリシリコン層は、約
１×１０19atom/cm3から１×１０21atom/cm3迄の濃度で
Ｎ+ ドープドされて形成することを特徴とする請求項８
に記載の半導体基板内に形成する複数の前記埋蔵式水平
型トレンチコンデンサによって形成されるダイナミック
ラムセルアレイの製造方法 - 【請求項15】 前記エピタキシ層は、約１×１０15atom
/cm3から１×１０18atom/cm3迄の濃度でＰ- ドープされ
て形成することを特徴とする請求項８に記載の半導体基
板内に形成する複数の前記埋蔵式水平型トレンチコンデ
ンサによって形成されるダイナミックラムセルアレイの
製造方法 - 【請求項16】 前記エピタキシ／アモルファスＳｉ層の
厚さが約200 から5000Åの間にあることを特徴とする請
求項８に記載の半導体基板内に形成する複数の前記埋蔵
式水平型トレンチコンデンサによって形成されるダイナ
ミックラムセアレイの製造方法 - 【請求項17】 前記絶縁ライナーが酸化珪素／窒化珪素
／酸化珪素であって、その厚さが約２０から２００Åの
間にあることを特徴とする請求項８に記載の半導体基板
内に形成する複数の前記埋蔵式水平型トレンチコンデン
サによって形成されるダイナミックラムセルアレイの製
造方法 - 【請求項18】 前記絶縁ライナーが酸化タンタル(Ta
2O5）であって、その厚さが約２０から１００Åの間に
あることを特徴とする請求項８に記載の半導体基板内に
形成する複数の前記埋蔵式水平型トレンチコンデンサに
よって形成されるダイナミックラムセルアレイの製造方
法 - 【請求項19】 前記電界酸化隔離エリアは、局部エリア
酸化法によってエキピタシ層を熱酸化して形成されたこ
とを特徴とする請求項８に記載の半導体基板内に形成す
る複数の前記埋蔵式水平型トレンチコンデンサによって
形成されるダイナミックラムセルアレイの製造方法 - 【請求項20】 前記電界酸化隔離エリアは、浅溝隔離法
によって形成され、前記方法に、 (a) フォートレジストエッチマスクで前記第２の窒化珪
素層をパターニングすることにより前記エピタキシ／ア
モルファスＳｉ層に複数の浅い隔離溝をエツチングで画
成し、 (b) 前記フォートレジストマスクを除去して、 (c) 前記各トレンチに選択性の熱酸化層を生成し、 (d) 二酸化珪素層を化学蒸着し、化学機械研磨法を用い
て前記酸化珪素を前記窒化珪素層が露出する迄研磨して
前記浅溝隔離エリアを形成する。ことを特徴とする請求
項８に記載の半導体基板内に形成する複数の前記埋蔵式
水平型トレンチコンデンサによって形成されるダイナミ
ックラムセルアレイの製造方法 - 【請求項21】 タイナミックラムセルアレイの製造に於
いて、半導体基板上に複数の埋蔵式水平型トレンチコン
デンサ具える前記メモリセルアレイを生成するとき；、
前記シリコン基板上に第１のパット酸化層を形成し、 前記第１のパット酸化層上に第１の窒化珪素層を形成
し、 前記第１の窒化珪素層をパターニングすることにより前
記基板に複数のトレンチをエッチングして前記各埋蔵式
水平型トレンチコンデンサをそれぞれの前記各ＤＲＡＭ
セルの中に画成し、なお前記基板の前記各トレンチ上に
第１の誘電層を形成して充填しうる厚さのブランケット
状の第１のポリシリコン層を形成して前記各トレンチを
充填し、 化学機械研磨法にて前記第１のポリシリコン層を研磨す
ることにより前記第１のポリシリコン層と前記基板とが
同一の平面を形成するとき、前記基板の表面を露出さ
せ、 前記基板と前記第１のポリシリコン層の上に第２の誘電
層を形成し、 前記第２誘電層をパターニングすることにより前記第１
のポリシリコン層を覆う部分のみを残し、 前記基板上にエキピタシ層を成長させてその側面を前記
第１のポリシリコン層上の前記第２誘電層の上迄延在さ
せるとともに、アルモファスＳｉ層を前記第２誘電層の
上に成長させることにより前記アモルファスＳｉ層の上
部表面積をエピタキシが成長する厚さの増加によって減
少して、エピタキシ／アモルファスＳｉ層を形成させ、 第２のパット酸化層及び第２の窒化珪素層にて前記アク
ティブデバイスエリアの上に電界酸化隔離区域を画成し
て、前記埋蔵式水平型トレンチコンデンサの周囲を囲む
ようにして前記埋蔵式水平型トレンチコンデンサ上のア
クティブデバイスエリアを隔離し前記第２の窒化珪素
層、前記エピタキシ／アモルファスＳｉ層及び前記第２
の誘電層を貫通して前記埋蔵式水平型トレンチコンデン
サ上上の前記第１のシリコン層に複数の端点接触孔をエ
ッチングし、 前記各端点接触孔の前記エピタキシ／アモルファスＳｉ
層の側壁に絶縁ライナーを形成させ第２のポリシリコン
層を形成するとともに、エッチバックすることにより前
記各端点接触孔を第２のポリシリコン層を充填してアノ
ード電極の接触点を画成し、 前記第２の窒化珪素層と前記第２のパット酸化層を除去
することで埋蔵式水平型トレンチコンデンサのアレイを
形成するとともに、前記デバイスエリアにゲート電極酸
化層を形成して前記各メモリセルアレイを形成する。第
１のポリシード金属層を形成してパターニングすること
により、前記埋蔵式水平型トレンチコンデンサの上方迄
延伸した前記デバイスエリアに、複数のＦＥＴゲート電
極を画成し、 前記各ゲート電極の近傍に軽ドーピングソース／ドレイ
ン電極エリアを形成し、 絶縁層を形成してエツチバックすることにより、複数の
前記各ゲート電極の間隙壁を構成する。前記各間隙壁の
横に重ドーピングソース／ドレイン電極エリアを形成
し、前記各ＤＲＡＭセルアレイの複数のアクセスＦＥＴ
形成し、前記各トランジスタのソース／ドレイン電極エ
リアと前記各埋蔵式水平型トレンチコンデンサの前記各
アノード接触点を接続させ前記絶縁パットの上に端点ス
トラップを画成して、前記ソース／ドレイン電極エリア
と前記接触端点間の電気接続をおこない前記各ゲート電
極及び前記各ソース／ドレイン電極エリアの上にポリシ
ード金属誘電層を形成させ前記ポリシード金属誘電層を
エッチングして前記各トランジスタの第２ソース／ドレ
イン電極エリアにビットライン接触孔を画成し、 パターニングされた第２ポリシード金属層を延伸させて
前記各ビットライン接触孔を覆い、前記各ＤＲＡＭセル
を完成する、諸ステップを具えたことを特徴とするダイ
ナミックラムセルアレイの製造方法。 - 【請求項22】 前記基板がＰ+ 単結晶シリコンで、その
ドーピング濃度が約１×１０16atom/cm3から１×１０18
atom/cm3迄の間で形成されてあることを特徴とする請求
項21に記載のダイナミックラムセルアレイの製造方法 - 【請求項23】 エッチングされた前記トレンチの深さが
約０．２ｍｍから２．０ｍｍ迄の間にあることを特徴と
する請求項21に記載のダイナミックラムセルアレイの製
造方法 - 【請求項24】 前記第１と第２の誘電層が酸化珪素／窒
化珪素／酸化珪素層であり、形成された厚さが約２０か
ら１００Åの間にあることを特徴とする請求項21に記載
のダイナミックラムセルアレイの製造方法 - 【請求項25】 前記第１と第２のポリシリコン層は、約
１×１０19atom/cm3から１×１０21atom/cm3迄の濃度で
Ｎ+ ドーピングで形成することを特徴とする請求項21に
記載のダイナミックラムセルアレイの製造方法 - 【請求項26】 前記エピタキシ層はドーピング量約１×
１０15atom/cm3から１×１０18atom/cm3間のジボランの
Ｐ- ドーピングで形成されたことを特徴とする請求項21
に記載のダイナミックラムセルアレイの製造方法 - 【請求項27】 前記エピタキシ／アモルファスＳｉ層の
厚さが約200 から5000Åの間にあることを特徴とする請
求項21に記載のダイナミックラムセルアレイの製造方法 - 【請求項28】 前記絶縁ライナーが酸化珪素／窒化珪素
／酸化珪素であって、その厚さが約２０から２００Åの
間にあることを特徴とする請求項21に記載のダイナミッ
クラムセルアレイの製造方法 - 【請求項29】 前記電界酸化隔離エリアは、局部エリア
酸化法によってエピタキシ層を熱酸化して形成されたこ
とを特徴とする請求項21に記載のダイナミックラムセル
アレイの製造方法 - 【請求項30】 前記アノードストラップの材質は、チタ
ン、チタン／窒化物、珪化タングステン(WSi2)又は珪化
チタニウム(TiSi2) 等のグループにより形成され、形成
厚さが約５０から１０００Åの間にあることを特徴とす
る請求項21に記載のダイナミックラムセルアレイの製造
方法 - 【請求項31】 埋蔵式水平型トレンチコンデンサに於い
て、 表面に容量トレンチをエッチングした基板と、 前記容量トレンチに第１の誘電層を形成するとともに、
第１のポリシリコン層で前記容量トレンチを充填し、 パターニングされた第２の誘電層で前記容量トレンチの
第１のポリシリコン層の上を覆うとともに、前記第２の
誘電層を前記容量トレンチの周囲の前記第１の誘電層の
上迄に延在させ、 前記基板上のエピタキシ層を側面に向かってパターニン
グされた前記第２の誘電層の上迄延在し、 前記エピタキシ層に下方に向かって前記容量トレンチの
前記第１のポリシリコン層迄延在した垂直接触孔を有
し、且つ、絶縁ライナーを前記接触孔の側壁に有して前
記接触孔内の第２のポリシリコン層にて前記容量トレン
チ内の第１のポリシリコン層と接触することによって完
成される諸構造を有することを特徴とする埋蔵式水平型
トレンチコンデンサの構造。 - 【請求項32】 ＦＥＴを前記埋蔵式水平型トレンチコン
デンサの上に形成し、前記ＦＥＴの第１ソース／ドレイ
ン電極エリアと前記接触点を接触させ、ビットラインと
前記ＦＥＴの第２ソース／ドレイン電極を接続してメモ
リセルを形成することを特徴とする請求項31に記載の埋
蔵式水平型トレンチコンデンサの構造。 - 【請求項33】 前記ＦＥＴがＭＯＳトランジスタであっ
て、ゲート電極、ゲート酸化層と軽ドープドドレイン電
極及び複数のソース／ドレイン電極エリア等で構成され
たことを特徴とする請求項31に記載の埋蔵式水平型トレ
ンチコンデンサの構造。 - 【請求項34】 前記基板が単結晶シリコンに燐でＮ+ ド
ーピングして形成されたことを特徴とする請求項31に記
載の埋蔵式水平型トレンチコンデンサの構造。 - 【請求項35】 前記第１のポリシリコン層と第２のポリ
シリコン層は、燐でＮ+ ドーピングして形成されたこと
を特徴とする請求項31に記載の埋蔵式水平型トレンチコ
ンデンサの構造。 - 【請求項36】 前記エピタキシ層はドーピング量約１×
１０15atom/cm3から１×１０18atom/cm3間のジボランの
Ｐ- ドーピングで形成されたことを特徴とする請求項31
に記載の埋蔵式水平型トレンチコンデンサの構造。 - 【請求項37】 前記エピタキシ層の厚さが約200 から50
00Åの間にあることを特徴とする請求項31に記載の埋蔵
式水平型トレンチコンデンサの構造。 - 【請求項38】 前記コンデンサのトレンチの深さが少な
くとも０．２μｍであることを特徴とする請求項31に記
載の埋蔵式水平型トレンチコンデンサの構造。 - 【請求項39】 埋蔵式水平型トレンチコンデンサを有す
るダイナミックラムに於いて、 表面に容量トレンチをエッチングした基板と、 前記容量トレンチに第１の誘電層を形成するとともに、
第１のポリシリコン層で前記容量トレンチを充填し、 パターニングされた第２の誘電層で前記容量トレンチの
第１のポリシリコン層の上を覆うとともに、前記第２の
誘電層を前記容量トレンチの周囲の前記第１の誘電層の
上迄に延在させ、 前記基板上のエピタキシ層を側面に向かってパターニン
グされた前記第２の誘電層の上迄延在し、 前記エピタキシ層に下方に向かって前記容量トレンチの
前記第１のポリシリコン層迄延在した垂直接触孔を有
し、且つ、絶縁パットを前記接触孔の側壁に有して前記
接触孔内の第２のポリシリコン層にて前記容量トレンチ
内の第１のポリシリコン層と接触することによって埋蔵
式水平型トレンチコンデンサを完成し、且つ、前記埋蔵
式水平型トレンチコンデンサの上を覆う前記エピタキシ
層にＦＥＴを有して、前記ＦＥＴの第１ソース／ドレイ
ン電極エリアと前記アノード接触点を接続し、 ビットラインと前記ＦＥＴの第２ソース／ドレイン電極
とを接続してダイナミックラムセルを完成する構造を特
徴とする埋蔵式水平型トレンチコンデンサを有するダイ
ナミックラムの構造。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| TW87100115 | 1998-01-06 | ||
| TW087100115A TW357456B (en) | 1998-01-06 | 1998-01-06 | Method of manufacturing a trench storage capacitor embedded in a semiconductor substrate |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11204758A true JPH11204758A (ja) | 1999-07-30 |
| JP3110013B2 JP3110013B2 (ja) | 2000-11-20 |
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ID=21629300
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10081392A Expired - Lifetime JP3110013B2 (ja) | 1998-01-06 | 1998-03-27 | 半導体基板に埋蔵した水平型トレンチコンデンサの製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JP3110013B2 (ja) |
| TW (1) | TW357456B (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100442781B1 (ko) * | 2001-12-24 | 2004-08-04 | 동부전자 주식회사 | 트렌치 캐패시터를 구비한 반도체소자 및 그 제조방법 |
| US7019349B2 (en) * | 2004-01-06 | 2006-03-28 | Kabushiki Kaisha Toshiba | Semiconductor memory device with cap structure and method of manufacturing the same |
| US7504299B2 (en) | 2004-01-30 | 2009-03-17 | International Business Machines Corporation | Folded node trench capacitor |
| CN111223863A (zh) * | 2018-11-26 | 2020-06-02 | 钰创科技股份有限公司 | 动态随机存取存储器结构 |
| CN113206093A (zh) * | 2021-04-29 | 2021-08-03 | 复旦大学 | 动态随机存取存储器及其制备方法 |
| CN113544847A (zh) * | 2019-03-13 | 2021-10-22 | 松下知识产权经营株式会社 | 电容器及其制造方法 |
-
1998
- 1998-01-06 TW TW087100115A patent/TW357456B/zh not_active IP Right Cessation
- 1998-03-27 JP JP10081392A patent/JP3110013B2/ja not_active Expired - Lifetime
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| CN113206093A (zh) * | 2021-04-29 | 2021-08-03 | 复旦大学 | 动态随机存取存储器及其制备方法 |
| CN113206093B (zh) * | 2021-04-29 | 2022-10-21 | 复旦大学 | 动态随机存取存储器及其制备方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3110013B2 (ja) | 2000-11-20 |
| TW357456B (en) | 1999-05-01 |
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