CN111223863A - 动态随机存取存储器结构 - Google Patents

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Abstract

本发明公开了一种动态随机存取存储器结构。所述动态随机存取存储器结构包含一电容组和一第一晶体管。所述电容组包含一第一电容和一第二电容。所述第一晶体管电连接于所述电容组，其中所述电容组还包含一个共用电极，所述第一电容和所述第二电容共享所述共用电极，以及所述共用电极垂直或几乎垂直于所述第一晶体管的主动区的延伸方向，或所述共用电极并非设置于所述第一电极和所述第二电极的上方或下方。本发明相较于现有技术，可以兼容于现有的逻辑电路的操作速度，以及兼容于现有的逻辑电路的工艺。

Description

动态随机存取存储器结构
技术领域
本发明涉及一种动态随机存取存储器结构，尤其涉及一种包含共享的一个共用电极的电容组的动态随机存取存储器结构。
背景技术
现有的晶体管的工艺不断地从28纳米工艺微缩到5纳米工艺，甚至迈向3纳米工艺。而在现有技术中，一高性能计算单元(high performance computing unit,HPCU)例如一中央处理器、图形处理单元、加速器或人工智能系统是由一逻辑芯片(或系统单芯片(System on a Chip,SOC))和一动态随机存取存储器(Dynamic Random Access Memory,DRAM)芯片(通常由4或8片的裸芯片(dices)互相堆叠而成，并通过硅通孔(Through-Silicon Via,TSV)连接输入/输出引脚)组成，其中所述DRAM芯片又称为一高带宽内存(High Bandwidth Memory,HBM)，且所述高性能计算单元延续了具有高数据带宽与快速随机存取时间的大容量存储器(如嵌入式静态随机存取(Static Random Access Memory,SRAM)存储器/动态随机存取存储器和分离式随机存取存储器)的强烈需求。
然而，所述逻辑芯片和所述DRAM芯片之间可能具有性能上的差距。当所述逻辑芯片的性能可以被低于10纳米的工艺大幅加速，特别是因为鳍式场效晶体管(fin field-effect transistor,FinFET)或是三维的三栅极晶体管(tri-gate transistor)的进步而加速时，所述DRAM芯片趋缓的工艺发展让知名的“内存墙”(memory wall，事实上应是DRAM墙)问题更加严重。虽然可以将具有深沟槽电容(deep-trench capacitor)的DRAM单元当作所述嵌入式DRAM而用于第三或是第四级的高速缓冲存储器，以和所述HPCU一起运作而具有更高的存取速率，且相较于所述嵌入式SRAM可支持更大的存储空间。但是对低于14纳米的工艺来说，所述具有深沟槽电容的DRAM单元会越来越难微缩。另一方面，大部分的分离式DRAM芯片会使用堆叠电容(stacked capacitor)的结构，其中所述堆叠电容的结构的尺寸正迈向15纳米甚至12纳米，但更进一步的微缩将会是一大困难。
也就是说，有关所述DRAM芯片的工艺在每个工艺技术节点的微缩速度都比所述逻辑芯片慢，代表现有的DRAM并无法用于帮助所述逻辑芯片提供或存储数据。上述有关所述DRAM芯片和所述逻辑芯片的工艺微缩速度的差异主要在于两点：(1)所述鳍式场效晶体管的工艺突破22纳米之后，已被所述逻辑芯片迅速采用，其中所述鳍式场效晶体管可以大幅改善互补金属氧化物半导体的性能如漏电流、开关电流比、在晶体管微缩下持续驱动的能力、以及充分地利用了三维空间等等；以及(2)尚未满足所述DRAM芯片所必须具有的电容结构的需求，也就是说，所述DRAM芯片中的DRAM单元还没发展出良好且适用于所述逻辑芯片的工艺的结构。
因此，如何改善所述DRAM芯片以使其兼容于所述逻辑芯片的工艺是所述DRAM芯片的设计者的一项重要议题。另外，发展出兼容于所述DRAM单元且具有更大电容值的电容结构也是一大需求。
发明内容
本发明公开了一种动态随机存取存储器结构，所述动态随机存取存储器结构具有设置于一凹槽内的一电容组，以及所述动态随机存取存储器结构可以在进一步的缩放(scaling)中自然兼容于鳍式场效晶体管或鳍式结构晶体管的先进工艺。
本发明的一实施例提供一种动态随机存取存储器结构。所述动态随机存取存储器结构包含一电容组、一第一晶体管和一第二晶体管。所述电容组包含一第一电容、一第二电容和所述第一电容和被所述第二电容共享的一个共用电极。所述共用电极垂直或几乎垂直于所述第一晶体管或所述第二晶体管的主动区的延伸方向。
根据本发明的另一实施例，所述电容组形成于一半导体基底中的一凹槽内，以及所述电容组还包含一隔离层、一第一电极、一第二电极、一绝缘体和二环型连接器。所述隔离层设置于所述凹槽的侧壁；所述第一电极和所述第二电极邻接所述隔离层；所述绝缘体设置于所述第一电极和所述第二电极之间，以及所述二环型连接器设置于所述隔离层上方，其中所述共用电极被所述绝缘体包围。
根据本发明的另一实施例，所述二环型连接器中的一环型连接器邻接所述电容组的所述第一电极，所述二环型连接器中的另一环型连接器邻接所述电容组的所述第二电极，所述第一晶体管邻接所述环型连接器，以及所述第二晶体管邻接所述另一环型连接器。所述第一电极并非沿着所述凹槽的下表面而设置于所述第二电极上方，以及所述共用电极并非沿着所述凹槽的下表面而设置于所述第一电极和所述第二电极上方。另外，所述第一晶体管和所述第二晶体管是鳍式晶体管，以及所述第一晶体管或所述第二晶体管的源极的长度为零或是小于一预定值。
本发明的另一实施例提供一种动态随机存取存储器结构。所述动态随机存取存储器结构包含一电容组、一第一晶体管和一第二晶体管，其中所述电容组包含具有一第一电极的一第一电容、具有一第二电极的一第二电容和被所述第一电容和所述第二电容共享的一个共用电极。所述共用电极并非设置于所述第一电极和所述第二电极的上方或下方。
根据本发明的另一实施例，所述电容组是形成于一半导体基底的一凹槽内，以及所述电容组还包含一隔离层、一绝缘体和二环型连接器。所述隔离层设置于所述凹槽的侧壁以及所述凹槽的下表面；所述绝缘体设置于所述第一电极和所述第二电极之间；以及所述二环型连接器设置于所述隔离层上方，其中所述共用电极被所述绝缘体包围。所述隔离层是一氧化层，以及所述绝缘体是一高介电常数层。所述第一电极或所述第二电极的材料是含金属的材料或高掺杂的多晶硅，以及所述共用电极的材料是含金属的材料或高掺杂的多晶硅。
根据本发明的另一实施例，所述二环型连接器中的一环型连接器邻接所述电容组的所述第一电极，所述二环型连接器中的另一环型连接器邻接所述电容组的所述第二电极，所述第一晶体管邻接所述环型连接器，以及所述第二晶体管邻接所述另一环型连接器。另外，所述第一电极和所述第二电极邻接所述隔离层，以及所述第一晶体管和所述第二晶体管邻接所述隔离层。根据本发明的另一实施例，所述第一晶体管或所述第二晶体管的源极的长度为零或是小于一预定值。所述第一晶体管和所述第二晶体管是鳍式晶体管，所述第一晶体管的漏极电连接一第一位线，所述第二晶体管的漏极电连接一第二位线，所述第一晶体管的栅极电连接一第一字线，以及所述第二晶体管的栅极电连接一第二字线。
本发明的另一实施例提供一种动态随机存取存储器结构。所述动态随机存取存储器结构包含二鳍式晶体管和一电容组，其中所述电容组被所述二鳍式晶体管夹在中间，且包含一第一电极和一第二电极。所述第一电极电连接所述二鳍式晶体管中的一鳍式晶体管的主动区，所述第二电极电连接所述二鳍式晶体管中的另一鳍式晶体管的主动区，以及所述电容组并非与所述二鳍式晶体管的主动区或栅极垂直地分开。
根据本发明的另一实施例，所述电容组设置于所述动态随机存取存储器结构中一鳍式结构的一凹槽内，所述鳍式结构被所述凹槽分为二主动范围，以及所述二鳍式晶体管各自设置于所述二主动范围中对应的主动范围。所述电容组由所述鳍式结构的上表面向下延伸至所述鳍式结构的下表面以下。所述电容组还包含一隔离层、一绝缘体和一个共用电极，其中所述隔离层设置于所述凹槽的侧壁；所述绝缘体设置于所述第一电极和所述第二电极之间；以及所述共用电极被所述绝缘体包围且设置于所述第一电极和所述第二电极之间。所述共用电极并非设置于所述第一电极和所述第二电极的上方或下方。所述第一电极和所述第二电极邻接所述隔离层。所述电容组还包含二环型连接器，其中所述二环型连接器设置于所述隔离层的上方，所述二环型连接器中的一环型连接器邻接所述第一电极和所述鳍式晶体管的主动区，所述二环型连接器中的另一环型连接器邻接所述第二电极和所述另一鳍式晶体管的主动区。
本发明的另一实施例提供一种动态随机存取存储器结构。所述动态随机存取存储器结构包含二鳍式晶体管和一电容组，其中所述电容组设置于一凹槽内且被所述二鳍式晶体管夹在中间，所述电容组包含一第一垂直电容和一第二垂直电容。每一鳍式晶体管是设置于一主动范围，所述主动范围包含所述每一鳍式晶体管的主动区，所述第一垂直电容或所述第二垂直电容的宽度几乎等于所述主动范围的宽度，以及所述第一垂直电容或所述第二垂直电容的深度大于所述主动范围的宽度的十倍。所述第一垂直电容包含一第一电极，所述第二垂直电容包含一第二电极，以及所述第一垂直电容和所述第二垂直电容共享一个共用电极。所述电容组还包含一隔离层、一绝缘体和二环型连接器，其中所述隔离层设置于所述凹槽的侧壁；所述绝缘体设置于所述第一电极和所述第二电极之间；以及所述二环型连接器设置于所述隔离层上方，其中所述共用电极被所述绝缘体包围。
本发明的另一实施例提供一种动态随机存取存储器结构。所述动态随机存取存储器结构包含一鳍式结构和一电容组，其中所述电容组形成于所述鳍式结构的一凹槽内，以及所述鳍式结构被所述电容组分为一第一主动范围和一第二主动范围。所述动态随机存取存储器结构还包含一第一鳍式晶体管和一第二鳍式晶体管，其中所述第一鳍式晶体管是设置于所述第一主动范围，所述第二鳍式晶体管是设置于所述第二主动范围，以及所述电容组包含电连接于所述第一鳍式晶体管的主动区的一第一电极和电连接于所述第二鳍式晶体管的主动区的一第二电极。所述电容组还包含设置于所述第一电极和所述第二电极之间的绝缘体和设置于所述凹槽的侧壁的隔离层，其中所述隔离层将所述第一电极和所述第一鳍式晶体管隔开，以及所述隔离层也将所述第二电极和所述第二鳍式晶体管隔开。所述电容组还包含设置于所述隔离层上方的二环型连接器，所述二环型连接器中的一环型连接器邻接所述第一电极和所述第一鳍式晶体管，所述二环型连接器中的另一环型连接器邻接所述第二电极和所述第二鳍式晶体管。所述电容组包含一个共用电极，其中所述共用电极被所述绝缘体包围且设置于所述第一电极和所述第二电极之间。
本发明公开了一种动态随机存取存储器结构。所述动态随机存取存储器结构包含一电容组和二晶体管。所述二晶体管是鳍式晶体管。所述电容组设置于所述二晶体管之间。所述电容组包含二电极与一个共用电极，其中所述二晶体管分别电连接所述二电极，以及所述共用电极设置于所述二电极之间。所述共用电极垂直或几乎垂直于所述二晶体管的主动区的延伸方向。因此，本发明相较于现有技术，可以兼容于现有的逻辑电路的操作速度，以及兼容于现有的逻辑电路的工艺。
附图说明
图1A是本发明的第一实施例所公开的一种动态随机存取存储器结构的示意图。
图1B是说明一共用电极可被不同动态随机存取存储器结构所包含的电容共享的示意图。
图2A是说明所述动态随机存取存储器结构的横截面示意图。
图2B是说明具有传统沟槽电容的动态随机存取存储器结构的横截面示意图。
图3A是本发明另一实施例说明一电容组工艺的第一步骤的横截面示意图。
图3B是图3A的上方视图的示意图。
图4A是说明所述电容组工艺中进行一蚀刻步骤以形成一凹槽与进行一氧化层生成步骤后的横截面示意图。
图4B是图4A的上方视图的示意图。
图5是说明所述电容组工艺中进行一导电材料填充步骤与一上沟区形成步骤后的横截面示意图。
图6A是说明所述电容组工艺中进行电极与渠状间隙形成步骤后的横截面的示意图。
图6B是图6A的上方视图的示意图。
图7A是说明所述渠状间隙形成步骤中进行一第一蚀刻后的横截面的示意图。
图7B是说明所述渠状间隙形成步骤中进行一第二蚀刻后的横截面的示意图。
图7C是说明进行所述渠状间隙形成步骤后的横截面的示意图。
图8是说明所述电容组工艺中进行HK材料与共用电极形成步骤后的横截面的示意图。
图9是说明所述共用电极可被多个电容共享的上方视图的示意图。
图10A是本发明另一实施例说明具有二鳍式晶体管和所述电容组的动态随机存取存储器结构的三维视图的示意图。
图10B是本发明另一实施例说明具有二鳍式晶体管和所述电容组的动态随机存取存储器结构的三维视图的示意图。
其中，附图标记说明如下：
10 动态随机存取存储器结构
101 延伸方向
20 电容组
201、202、26 电容
21 隔离层
22 电极材料
221 共用电极
222、223、261、262 电极
23 绝缘体
231 HK材料
241、242、251、252 环型连接器
25 导电材料
3 凹槽
31 侧壁
32、263、793 下表面
4 基底
5、6 晶体管
71、73 P型基底
72 N型阱
74 氧化层
741 光罩层
75 氮化层
761 第一凹槽
762 第二凹槽
77 凹槽区域
79 鳍式结构
791 硅表面
792 上表面
794、795 主动范围
80 上沟区
811 渠状开口
821 渠状间隙
90 隔离层
BL1、BL2 位线
WL1、WL2 字线
x x轴方向
y y轴方向
z z轴方向
具体实施方式
请参照图1A。图1A是本发明的第一实施例所公开的一种动态随机存取存储器结构10的示意图。动态随机存取存储器结构10包括二晶体管5、6以及二电容201、202。在本发明的一实施例中，晶体管5、6是鳍式晶体管，例如三栅极晶体管(tri-gate transistor)或环绕栅极晶体管(gate-all-around transistor)。晶体管5和电容201的组合是一动态随机存取存储器单元，以及晶体管6和电容202的组合是另一动态随机存取存储器单元。晶体管6的漏极电连接一位线BL1，以及晶体管5的漏极电连接一位线BL2。电容201、202共享一个共用电极221，其中共用电极221电连接一电压(例如1/2的输入电压Vcc)。共用电极221垂直或几乎垂直于晶体管5或晶体管6的主动区的一延伸方向101。另外，如图1B所示，共用电极221不只被动态随机存取存储器结构10的电容201、202共享，也可被相邻于动态随机存取存储器结构10的其他动态随机存取存储器结构所包含的电容共享。
图2A是说明动态随机存取存储器结构10的横截面的示意图。如图2A所示，动态随机存取存储器结构10包含晶体管5、6和一电容组20，其中电容组20包含电容201、202。动态随机存取存储器结构10对应二动态随机存取存储器单元，每一动态随机存取存储器单元包含一晶体管和一电容。所述二动态随机存取存储器单元共享位于一凹槽3的共用电极221。在本实施例中，电容组20形成于一基底4中的凹槽3。电容组20包含设置于凹槽3的侧壁31的一隔离层21。在本发明的另一实施例中，隔离层21可以是二氧化硅，且隔离层21可以围绕凹槽3的侧壁31以及凹槽3的下表面32。电容组20还包含二电极222、223，其中电极222、223邻接隔离层21，以及共用电极221位于电极222、223之间。在本发明的另一实施例中，共用电极221垂直或几乎垂直于晶体管5或6的主动区的延伸方向101。在本发明的另一实施例中，电极222、223中的每一电极垂直或几乎垂直于基底4，以及所述每一电极的材料可以是金属、高掺杂的多晶硅或其他具有较佳电导率的材料。
电容组20也包含一绝缘体23，其中绝缘体23位于电极222、223之间，以及绝缘体23围绕共用电极221。在本发明的另一实施例中，绝缘体23是一高介电常数(high dielectricconstant K,HK)材料。另外，电容组20还包含二环型连接器241、242，其中环型连接器241、242是以导电材料25填充，且设置于隔离层21上方。在本发明的另一实施例中，导电材料25是高掺杂的多晶硅，例如n+掺杂的多晶硅。环型连接器241邻接且电连接电容组20的电极222，环型连接器242邻接且电连接电容组20的电极223，以及环型连接器241、242的深度远小于隔离层21的深度。因此，电容组20的漏电流将大幅地减少。
如图2A所示，电容组20包含：(1)包含电极222和共用电极221的电容201，和(2)包含电极223和共用电极221的电容202。电容201和电容202是垂直电容，也就是说，电极222、223中的一电极并非沿着凹槽3的下表面32设置于电极222、223中的另一电极上方。另外，在本发明的另一实施例中，晶体管5、6是鳍式晶体管，且晶体管5、6邻接凹槽3。另外，晶体管5邻接环型连接器241，并通过环型连接器241电连接电容组20中的电极222，以及晶体管6邻接环型连接器242，并通过环型连接器242电连接电容组20中的电极223。晶体管6的漏极电连接位线BL1，晶体管5的漏极电连接位线BL2，晶体管6栅极电连接一字线WL1，以及晶体管5栅极电连接一字线WL2。
传统上，在一动态随机存取存储器结构中的一堆叠电容(stacked capacitor)或一沟槽电容(trench capacitor)并非所述垂直电容。例如，如图2B所示，一电极261是沿着一电容26的下表面263而设置于一电极262的内侧或上方。另外，如果二动态随机存取存单元中的二堆叠电容或二沟槽电容共享一个共用电极，所述共用电极并不是垂直或几乎垂直于所述二动态随机存取存单元的晶体管的主动区的延伸方向。然而，如图2A所示，共用电极221垂直或几乎垂直于晶体管5或6的所述主动区的延伸方向101。
请再参照图2A，以下实施例是本发明的一第二实施例所公开的一种电容组20的工艺方法。电容组20中电极222、223的底部可以通过隔离层21(而不是通过一n+到p-的接面)完全的与基底4隔离，其中隔离层21是一个氧化隔离层。另外，电容组20可在形成晶体管5、6之前形成，因此形成电容组20对晶体管5、6的效能的影响可以降到最低。另外，在本发明的另一实施例中，电极222、223的底部不必通过隔离层21完全的与基底4隔离；且在本发明的另一实施例中，电容组20可在形成晶体管5、6之后才形成。
电容组20的工艺方法的主要步骤如以下说明。如图3A所示，形成一存储单元阵列的P型基底73形成于一三阱(triple-well)结构中，其中所述三阱结构具有位于一N型阱(N-well)72中的一P型阱(P-well)，且N型阱72是形成于一P型基底71内。生成一氧化层74于一硅表面791上，且接着覆盖一氮化层75于氧化层74上。利用一光罩步骤以移除对应晶体管5、6的主动区外的氮化层75(其中因为晶体管5、6尚未形成，所以并未绘示于图3A至图9，后续说明将以晶体管5、6代称预计形成晶体管5、6的区域)，其中所述光罩步骤可以定义晶体管5、6的主动区(例如晶体管5、6的漏极、通道区和源极)的形状。接着，如图3B所示，沈积更多的氧化层于对应电容组20的晶圆表面上，并使用一化学机械平坦化(chemical-mechanical-planarization,CMP)技术以移除氮化层75上方多余的氧化物，以使氧化层74具有平坦的表面，同时回复至与氮化层75的表面相同的高度(其中氮化层75的下方是氧化层74和对应晶体管5、6的主动区的硅材料)。
接着，请参照图4A、4B。如图4A、4B所示，使用一光罩层以定义一凹槽区域77，以使电容组20可以设置于其中。在凹槽区域77内，移除位于所述光罩层下方的氧化层74和氮化层75以暴露对应的硅表面。接着，使用一各异向性硅蚀刻技术(anisotropic siliconetching，其中所述各异向性硅蚀刻技术针对凹槽3的侧壁31而具有适当设计的角度)以移除凹槽区域77内的硅材料而形成垂直的侧壁且深入至凹槽3一必要的深度(可穿透N型阱72与所述P型阱，并深入P型基底71内)。晶体管5、6的主动区的宽度和凹槽3的深度构成了一平面，其中所述平面是对应电容组20中电极222、223的平面，并定义了电容组20的电容值大小。也就是说，电容组20中的电容201、202的宽度几乎等于晶体管5、6的主动区的宽度。
此后，生成隔离层21(其考虑到后续的氧化层蚀刻需求而具有设计良好的厚度)于凹槽3的侧壁31和下表面32上。在本发明的另一实施例中，隔离层21是一热生成氧化层以使隔离层21仅和暴露的硅材料相关。另外，隔离层21的上表面和硅表面791对齐，且和氮化层75的上表面具有一预定距离。隔离层21用于将电极222、223与电容组20外的基底完全地隔离以将漏电路径限制于电极222、223和晶体管5、6的源极之间的连接区。
请参照图5。在所述晶圆表面上形成一电极材料22(可以是适当的含金属材料，或是n+掺杂的多晶硅)以完全填充凹槽3。电极材料22可以通过沈积形成或是溅射形成，且电极材料22可以是氮化钛(TiN)、钨(W)等。接着，使用所述CMP技术，并利用氧化层74和氮化层75作为蚀刻阻挡层(etch stopper)以移除位于凹槽3外的所有电极材料22，使得电极材料22的表面可以和氧化层74和氮化层75的表面对齐。接着，再进行一精密计算后的蚀刻以使电极材料22的表面对齐硅表面791。接着，蚀刻凹槽3中侧壁31顶角的隔离层21。在此之后，所述基底中部分的硅材料暴露为一上沟区(upper ditch area)80，且距离硅表面791具有很小的深度。接着，在所述晶圆表面上形成一导电材料25(可以是一薄的n+掺杂的多晶硅层或是金属层，其中可以仔细选择导电材料25的能隙(bandgap)以使导电材料25与P型或N型掺杂的硅材料可以产生不同的连接或断开行为)，且导电材料25的厚度足以填充上沟区80的空隙，并接触晶体管5、6的主动区中暴露于上沟区80的硅材料。接着，使用一些蚀刻技术以移除位于所述晶圆表面上方的导电材料25，并同时确保上沟区80的导电材料25电连接于晶体管5、6的主动区。
请参照图6A、6B。沈积一光罩层741(可以是包含氧化物和氮化物的双层结构)于所述晶圆表面的所有区域包括：(a)凹槽区域77内填充的电极材料22和导电材料25上，(b)对应晶体管5、6的主动区的氧化层74/氮化层75上，(c)用作未来氧化隔离区的其余氧化层74上。使用所述光罩步骤以在凹槽区域77中间定义一渠状开口811，并移除渠状开口811上的光罩层741。接着蚀刻渠状开口811下方的电极材料22以将电极材料22完全地分成电极222、223，其中因为电极222、223的导通路径是为了快速导通而具有低薄膜阻值(sheetresistance)的板状材料，所以电极222、223可以非常薄但非常地深。同时，上沟区80也被完整地分开，其填充的导电材料25也被分成二环型连接器251、252(图6A、6B并未标示上沟区80与导电材料25)。同时，如图6A、6B所示，一渠状间隙821形成于电极222、223之间，其中光罩层741并未绘示在图6B中以更清楚地说明形成渠状间隙821后的内部结构。
以下是本发明的一实施例说明如何形成渠状间隙821。例如，如图7A所示，使用一第一蚀刻以移除部分的电极材料22并形成一第一凹槽761，其中所述第一蚀刻采用易于达成的高宽比(aspect ratio)，且与使用一单一步骤的蚀刻法相比，所述第一蚀刻的高宽比并不大(其中所述单一步骤的蚀刻法需要直接蚀刻至电极材料22的底部以直接将电极材料22分成电极222、223)。接着，如图7B所示，进行一第二蚀刻以移除相邻且位于凹槽区域77以外的氧化层74和氧化层74下方的硅材料以形成第二凹槽762，且第二凹槽762的深度与第一凹槽761的深度相同。此时，第一凹槽761和第二凹槽762的开口并不仅限于凹槽区域77内，而是延伸至凹槽区域77外的隔离区域(或相邻的其他动态随机存取存储器结构的主动区)，且沿着电容组20的y轴方向形成非常大的渠状开口811。在本发明的另一实施例中，y轴方向垂直于电容组20的x轴方向(也就是图1A所示的延伸方向101)，且x轴方向是沿着晶体管5、6的主动区延伸。所述第一蚀刻和所述第二蚀刻为后续更深的蚀刻步骤提供了足够的空间。因此，如图7C所示，继续进行蚀刻(例如继续使用所述第一蚀刻和所述第二蚀刻)以形成渠状间隙821，且渠状间隙821的蚀刻步骤具有非常高的高宽比。但在本发明的另一实施例中，如果存在另一蚀刻技术可以同时移除所有材料(也就是凹槽区域77内的电极材料22、凹槽区域77以外的氧化层74和氧化层74下方的硅材料)，则可以使用所述单一步骤的蚀刻法、并采用较高的高宽比蚀刻至预定的深度以形成渠状间隙821(因为凹槽区域77中的纵向空间为渠状间隙821内的材料的移除提供了更多空间，减少了材料的碰撞且达成了更高的蚀刻高宽比)。另外，后续工艺步骤将会在渠状间隙821内形成一HK材料，而所述HK材料并不会干扰电容组20的性能。
请参照图8。移除位于电极222、223与环型连接器251、252上方的光罩层741，并于所述晶圆表面和渠状间隙821内上形成一HK材料231(用于形成电容组20内的绝缘体23)。接着，沈积电极材料22以填充凹槽区域77并溢出至所述晶圆表面上以形成共用电极221。使用所述蚀刻法或所述CMP技术以移除凹槽区域77外的电极材料22和HK材料231以和硅表面791对齐。接着，如图8所示，沈积一隔离层90(例如氧化物、氮化物或其组合)以覆盖共用电极221和HK材料231。
此时，如图8所示，所述晶圆表面具有四个分开的覆盖范围：(a)氮化层75(其下方为氧化层74)，覆盖晶体管5、6的主动区，且用于生成晶体管5、6，(b)填充至凹槽区域77内的HK材料231，(c)由电极材料22形成的共用电极221，以及(d)氧化层75和隔离层90，覆盖在晶体管5、6的指状结构(finger structure)形成后的氧化隔离层上。也就是说，在进行晶体管5、6的工艺前，包含电容201、202的电容组20的工艺已经完成了。电容201具有电极222和被HK材料231隔离的共用电极221，以及电容202具有电极223和被HK材料231隔离的共用电极221。电容201、202中的每一电容可以是垂直的金属－绝缘体－金属结构(metal-insulator-metal,MIM structure)。电极222、223中的每一电极可以是一板状电极且是(a)一边被HK材料231良好隔离，(b)另一边被隔离层21与基底4良好隔离。进一步地，电极222具有通过环型连接器251到晶体管5的主动区的导通路径，以及电极223具有通过环型连接器252到晶体管6的主动区的导通路径，其中环型连接器251、252具有半方形(half-square)的形状且被隔离层21、HK材料231和所述对应晶体管的主动区包围。另外，共用电极221也可以是位于凹槽区域77中央的电极板。
在本发明的另一实施例中，晶体管5、6的栅极可以自我对准(self-aligned)于凹槽区域77的边缘，因此不需要形成n型掺杂的源极(因为环型连接器251、252可以填充n+掺杂的多晶硅，且直接连接于电极222、223，其中电极222、223具有非常小的薄膜阻值和大的平面导通区而具有高电导率)。因此，当晶体管5、6导通时，电子可快速的从晶体管5、6的漏极通过通道区传递到环型连接器251、252，反过来也是如此。这种自我对准的栅极至电极(gate-to-electrode)设计的优点是电容组20所储存的电荷泄漏到基底4的可能泄漏区域会大幅地减少，以得到较长的数据保留时间。但在本发明的另一实施例中，晶体管5、6的栅极仍可形成在环型连接器251、252或凹槽区域77的一段距离旁以允许形成用以连接晶体管5、6和电极222、223的n型掺杂的源极。
也就是说，因为电极222是通过环型连接器251而电连接于晶体管5的主动区的预定部分，以及电极223是通过环型连接器252而电连接于晶体管6的主动区的预定部分，所以晶体管5、6的源极的长度可以是零或是小于一预定值。在本发明的另一实施例中，所述预定部分被晶体管5、6的栅极覆盖。进一步地，环型连接器251、252的高度可以小于晶体管5、6的主动区的1/6至1/10。一般来说，环型连接器251、252的高度几乎等于晶体管5、6的通道区。
在本发明的另一实施例中，共用电极221的宽度(沿着y轴方向)延伸超过晶体管5、6的主动区，也就是说，共用电极221的宽度大于晶体管5、6的宽度。在本发明的另一实施例中，如图9所示，渠状开口811可以延伸并跨过二个或更多的相邻鳍式结构79。而共用电极221和HK材料231也可延伸并跨过二个或更多的相邻鳍式结构79。因此，共用电极221可以被许多动态随机存取存储器结构共享(如图1B所示)。
当电容组20的工艺方法进行到如图8所示的步骤时，将会有四个定义好的区域以供后续工艺完成晶体管5、6的栅极、漏极和源极：生成晶体管5、6的区域、HK材料231、共用电极221和晶体管5、6的指状结构下方的氧化隔离层。接着，可以使用现有的鳍式场效晶体管(fin field-effect transistor,FinFET)或鳍式晶体管(fin-structured transistor，例如三栅极晶体管或环绕栅极晶体管)的工艺形成晶体管5、6以完成本发明公开的动态随机存取存储器结构。因此，请参照图10A。图10A是用于说明本发明另一实施例公开的一动态随机存取存储器结构100的三维视图的示意图，其中为了清楚的说明动态随机存取存储器结构100中的电容组20的结构，图10A并未绘示晶体管5、6的主动区域的一部分，所以图10A也未绘示晶体管5、6的栅极的另一侧。动态随机存取存储器结构100包含晶体管5、6和位于晶体管5、6之间的电容组20。一鳍式结构79具有一上表面792和一下表面793，且被电容组20分割为二主动范围794、795。电容组20的凹槽3由鳍式结构79的上表面792向下延伸并超过鳍式结构79的下表面793。电容组20包括电极222、223和位于电极222、223之间的绝缘体23，以及共用电极221被绝缘体23围绕。因此，电容组20包含电容201、202。另外，晶体管5设置于主动范围794上，以及晶体管6设置于主动范围795上。晶体管5的漏极电连接位线BL2，晶体管6的漏极电连接位线BL1。电极222、223垂直或几乎垂直于基底4。电容组20的侧壁受限于隔离层21，其中隔离层21将电极222与晶体管5分开，以及将电极223与晶体管6分开。另外，环型连接器251、252形成于隔离层21的上方，且环型连接器251电连接晶体管5和电极222，以及环型连接器252电连接晶体管6和电极223。另外，如图10A所示，电容组20并非垂直地与晶体管5、6的主动区或栅极分开。
另外，如图10A所示，晶体管5、6的栅极可以对齐凹槽3的边缘，因此不需要形成n型掺杂的源极。而在本发明的另一实施例中，如图10B所示，晶体管5、6的漏极是n+掺杂，晶体管5、6的源极是n-掺杂，以及晶体管5、6的漏极的长度大于晶体管5、6的源极的长度。
另外，晶体管5、6的形成和多层金属后端的工艺配方(multi-layer metalbackend process recipe)可用于整个逻辑工艺以制造出高性能的逻辑电路。因此，本发明公开的动态随机存取存储器结构(例如图10A或图10B)是兼容于所述逻辑工艺的动态随机存取存储器结构，且其工艺步骤并不会干扰所述逻辑工艺。另外，本发明所公开的动态随机存取存储器结构的操作速度可以和现有技术的逻辑电路的操作速度相同，以及其制造工艺也兼容于现有技术的逻辑电路的工艺。
另外，传统的动态随机存取存储器阵列中的动态随机存取存储单元总是在x轴方向和y轴方向上被浅沟槽氧化物绝缘互相隔离。然而，当一系列利用本发明动态随机存取存储器结构的单元沿着所述x轴方向设置时，两相邻的单元间不需互相隔离。例如，当一第一单元FCell1是沿着x轴方向相邻于一第二单元FCell2时，第一单元FCell1的漏极并不需与第二单元FCell2的漏极隔离(即使第一单元FCell1的漏极与第二单元FCell2的漏极相邻)，因为第一单元FCell1的漏极和第二单元FCell2的漏极耦接于同一条位线。
因此，根据上述的实施例，本发明公开的动态随机存取存储器结构包含所述二晶体管和所述电容组。所述二晶体管是二鳍式晶体管，其中所述二晶体管中的每一晶体管设置于沿着所述x轴方向延伸的所述鳍式结构的主动范围上。所述电容组设置于所述二晶体管之间且包含一第一电极和一第二电极。所述第一电极和所述第二电极将所述共用电极夹在中间，且所述共用电极可以沿着所述y轴方向延伸出所述二晶体管的主动区。另外，所述电容组沿着一z轴方向从所述二晶体管的主动区的上表面向下延伸。所述电容组包含二垂直电容，且被所述二晶体管夹在中间，其中所述二晶体管分别耦接至二位线。
综上所述，本发明的一实施例提供所述动态随机存取存储器结构。所述动态随机存取存储器结构包含所述电容组和所述二晶体管。所述二晶体管是鳍式晶体管。所述电容组设置于所述二晶体管之间。所述电容组包含所述二电极与所述共用电极，其中所述二晶体管分别电连接所述二电极，以及所述共用电极设置于所述二电极之间。所述共用电极垂直或几乎垂直于所述二晶体管的主动区的延伸方向。
以上所述仅为本发明的优选实施例而已，并不用于限制本发明，对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (40)

1.一种动态随机存取存储器结构，其特征在于包含：
一电容组，包含一第一电容和一第二电容；以及
一第一晶体管，电连接于所述电容组，其中所述电容组还包含一个共用电极，所述第一电容和所述第二电容共享所述共用电极，以及所述共用电极垂直或几乎垂直于所述第一晶体管的主动区的延伸方向。
2.如权利要求1所述的动态随机存取存储器结构，其特征在于：所述动态随机存取存储器结构还包含一第二晶体管，所述第二晶体管电连接于所述电容组，所述电容组是形成于一半导体基底中的一凹槽内，以及所述电容组还包含：
一隔离层，设置于所述凹槽的侧壁；
一第一电极和一第二电极，邻接所述隔离层；
一绝缘体，设置于所述第一电极和所述第二电极之间，其中所述共用电极被所述绝缘体包围；以及
二环型连接器，设置于所述隔离层上方。
3.如权利要求2所述的动态随机存取存储器结构，其特征在于：所述隔离层围绕于所述凹槽的所述侧壁以及所述凹槽的下表面上。
4.如权利要求2所述的动态随机存取存储器结构，其特征在于：所述二环型连接器中的一环型连接器邻接所述电容组的所述第一电极，以及所述二环型连接器中的另一环型连接器邻接所述电容组的所述第二电极。
5.如权利要求4所述的动态随机存取存储器结构，其特征在于：每一环型连接器的一上表面对齐所述半导体基底的上表面，以及所述第一电极的上表面或所述第二电极的上表面对齐所述半导体基底的上表面。
6.如权利要求4所述的动态随机存取存储器结构，其特征在于：所述第一晶体管和所述第二晶体管是鳍式晶体管，其中所述第一晶体管邻接所述环型连接器，以及所述第二晶体管邻接所述另一环型连接器。
7.如权利要求6所述的动态随机存取存储器结构，其特征在于：所述第一晶体管和所述第二晶体管邻接所述隔离层。
8.如权利要求2所述的动态随机存取存储器结构，其特征在于：所述第一电极并非沿着所述凹槽的下表面而设置于所述第二电极上方。
9.如权利要求2所述的动态随机存取存储器结构，其特征在于：所述共用电极并非沿着所述凹槽的下表面而设置于所述第一电极和所述第二电极上方。
10.如权利要求2所述的动态随机存取存储器结构，其特征在于：所述第一晶体管和所述第二晶体管是鳍式晶体管，以及所述第一晶体管或所述第二晶体管的源极的长度为零或是小于一预定值。
11.一种动态随机存取存储器结构，其特征在于包含：
一电容组，包含具有一第一电极的一第一电容和具有一第二电极的一第二电容；以及
一第一晶体管，电连接于所述电容组，其中所述电容组还包含一个共用电极，所述第一电容和所述第二电容共享所述共用电极，以及所述共用电极并非设置于所述第一电极和所述第二电极的上方或下方。
12.如权利要求11所述的动态随机存取存储器结构，其特征在于：所述动态随机存取存储器结构还包含一第二晶体管，所述第二晶体管电连接于所述电容组，所述电容组是形成于一半导体基底的一凹槽内，以及所述电容组还包含：
一隔离层，设置于所述凹槽的侧壁；
一绝缘体，设置于所述第一电极和所述第二电极之间，其中所述共用电极被所述绝缘体包围；以及
二环型连接器，设置于所述隔离层上方。
13.如权利要求12所述的动态随机存取存储器结构，其特征在于：所述隔离层设置于所述凹槽的所述侧壁以及所述凹槽的下表面。
14.如权利要求12所述的动态随机存取存储器结构，其特征在于：所述隔离层是一氧化层，以及所述绝缘体是一高介电常数层。
15.如权利要求12所述的动态随机存取存储器结构，其特征在于：所述第一电极或所述第二电极的材料是含金属的材料或高掺杂的多晶硅，以及所述共用电极的材料是含金属的材料或高掺杂的多晶硅。
16.如权利要求15所述的动态随机存取存储器结构，其特征在于：所述二环型连接器中的一环型连接器邻接所述电容组的所述第一电极，以及所述二环型连接器中的另一环型连接器邻接所述电容组的所述第二电极。
17.如权利要求16所述的动态随机存取存储器结构，其特征在于：所述第一晶体管邻接所述环型连接器，以及所述第二晶体管邻接所述另一环型连接器。
18.如权利要求17所述的动态随机存取存储器结构，其特征在于：所述第一电极和所述第二电极邻接所述隔离层，以及所述第一晶体管和所述第二晶体管邻接所述隔离层。
19.如权利要求18所述的动态随机存取存储器结构，其特征在于：所述第一晶体管或所述第二晶体管的源极的长度为零或是小于一预定值。
20.如权利要求19所述的动态随机存取存储器结构，其特征在于：所述第一晶体管和所述第二晶体管是鳍式晶体管，所述第一晶体管的漏极电连接一第一位线，所述第二晶体管的漏极电连接一第二位线，所述第一晶体管的栅极电连接一第一字线，以及所述第二晶体管的栅极电连接一第二字线。
21.一种动态随机存取存储器结构，其特征在于包含：
二鳍式晶体管，其中每一鳍式晶体管包含一主动区和一栅极；
被所述二鳍式晶体管夹在中间的一电容组，所述电容组包含一第一电极和一第二电极，其中所述第一电极电连接所述二鳍式晶体管中的一鳍式晶体管的主动区，所述第二电极电连接所述二鳍式晶体管中的另一鳍式晶体管的主动区，以及所述电容组并非与所述二鳍式晶体管的主动区或栅极垂直地分开。
22.如权利要求21所述的动态随机存取存储器结构，其特征在于：所述电容组设置于所述动态随机存取存储器结构中一鳍式结构的一凹槽内，所述鳍式结构被所述凹槽分为二主动范围，所述二鳍式晶体管各自设置于所述二主动范围中对应的主动范围，以及所述电容组由所述鳍式结构的上表面向下延伸至所述鳍式结构的下表面以下。
23.如权利要求22所述的动态随机存取存储器结构，其特征在于所述电容组还包含：
一隔离层，设置于所述凹槽的侧壁；以及
一绝缘体，设置于所述第一电极和所述第二电极之间；
其中所述第一电极和所述第二电极邻接所述隔离层。
24.如权利要求23所述的动态随机存取存储器结构，其特征在于：所述隔离层设置于所述凹槽的所述侧壁以及所述凹槽的下表面。
25.如权利要求24所述的动态随机存取存储器结构，其特征在于：所述电容组还包含二环型连接器，其中所述二环型连接器设置于所述隔离层的上方，所述二环型连接器中的一环型连接器邻接所述第一电极和所述鳍式晶体管的主动区，所述二环型连接器中的另一环型连接器邻接所述第二电极和所述另一鳍式晶体管的主动区。
26.如权利要求25所述的动态随机存取存储器结构，其特征在于：所述每一鳍式晶体管的源极的长度为零或是小于一预定值。
27.如权利要求23所述的动态随机存取存储器结构，其特征在于：所述电容组还包含一个共用电极，以及所述共用电极被所述绝缘体包围且设置于所述第一电极和所述第二电极之间。
28.如权利要求27所述的动态随机存取存储器结构，其特征在于：所述共用电极并非设置于所述第一电极和所述第二电极的上方或下方。
29.如权利要求28所述的动态随机存取存储器结构，其特征在于：所述电容组还包含二环型连接器，其中所述二环型连接器设置于所述隔离层上方，所述二环型连接器中的一环型连接器邻接所述第一电极和所述鳍式晶体管的主动区，所述二环型连接器中的另一环型连接器邻接所述第二电极和所述另一鳍式晶体管的主动区。
30.如权利要求29所述的动态随机存取存储器结构，其特征在于：所述电容组包含一第一电容和一第二电容，其中所述第一电容包含所述第一电极和所述共用电极，所述第二电容包含所述第二电极和所述共用电极，所述鳍式晶体管的漏极电连接一第一位线，所述另一鳍式晶体管的漏极电连接一第二位线，所述鳍式晶体管的栅极电连接一第一字线，以及所述另一鳍式晶体管的栅极电连接一第二字线。
31.一种动态随机存取存储器结构，其特征在于包含：
二鳍式晶体管，其中每一鳍式晶体管是设置于一主动范围，以及所述主动范围包含所述每一鳍式晶体管的主动区；以及
一电容组，设置于一凹槽内且被所述二鳍式晶体管夹在中间，其中所述电容组包含一第一垂直电容和一第二垂直电容。
32.如权利要求31所述的动态随机存取存储器结构，其特征在于：所述第一垂直电容或所述第二垂直电容的宽度几乎等于所述主动范围的宽度，以及所述第一垂直电容或所述第二垂直电容的深度大于所述主动范围的宽度的十倍。
33.如权利要求31所述的动态随机存取存储器结构，其特征在于：所述第一垂直电容包含一第一电极，所述第二垂直电容包含一第二电极，以及所述第一垂直电容和所述第二垂直电容共享一个共用电极。
34.如权利要求33所述的动态随机存取存储器结构，其特征在于所述电容组还包含：
一隔离层，设置于所述凹槽的侧壁；
一绝缘体，设置于所述第一电极和所述第二电极之间，其中所述共用电极被所述绝缘体包围；以及
二环型连接器，设置于所述隔离层上方。
35.如权利要求33所述的动态随机存取存储器结构，其特征在于：所述共用电极的宽度大于所述主动范围的宽度。
36.一种动态随机存取存储器结构，其特征在于包含：
一鳍式结构；
一电容组，形成于所述鳍式结构的一凹槽内，其中所述鳍式结构被所述电容组分为一第一主动范围和一第二主动范围；以及
一第一鳍式晶体管和一第二鳍式晶体管，其中所述第一鳍式晶体管是设置于所述第一主动范围，以及所述第二鳍式晶体管是设置于所述第二主动范围；
其中所述电容组包含电连接于所述第一鳍式晶体管的主动区的一第一电极和电连接于所述第二鳍式晶体管的主动区的一第二电极，以及所述电容组还包含设置于所述第一电极和所述第二电极之间的绝缘体。
37.如权利要求36所述的动态随机存取存储器结构，其特征在于：所述电容组还包含设置于所述凹槽的侧壁的隔离层，所述隔离层将所述第一电极和所述第一鳍式晶体管隔开，以及所述隔离层也将所述第二电极和所述第二鳍式晶体管隔开。
38.如权利要求37所述的动态随机存取存储器结构，其特征在于：所述电容组还包含设置于所述隔离层上方的二环型连接器，所述二环型连接器中的一环型连接器邻接所述第一电极和所述第一鳍式晶体管，所述二环型连接器中的另一环型连接器邻接所述第二电极和所述第二鳍式晶体管。
39.如权利要求36所述的动态随机存取存储器结构，其特征在于：所述凹槽的下表面被所述隔离层覆盖，以及所述电容组包含一个共用电极，其中所述共用电极被所述绝缘体包围且设置于所述第一电极和所述第二电极之间。
40.如权利要求39所述的动态随机存取存储器结构，其特征在于：所述共用电极的宽度大于所述第一主动范围或所述第二主动范围的宽度。
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