CN113594163B - 存储器及其制造方法 - Google Patents
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
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Abstract
本申请实施例公开了一种存储器及其制造方法，所述存储器包括：衬底；在所述衬底表面的至少一对晶体管；所述晶体管的导电沟道在垂直于衬底表面的方向延伸；存储层；所述存储层位于晶体管一侧并与所述晶体管的导电沟道连通，且所述一对晶体管位于与所述一对晶体管对应的两层所述存储层之间；所述存储层用于存储电荷以及与相连通的所述导电沟道进行电荷传递。
Description
技术领域
本申请实施例涉及半导体制造技术，涉及但不限于一种存储器及其制造方法。
背景技术
着半导体市场需求的不断增长，半导体存储器技术迅速发展，存储器的制造技术，特别是动态随机存储器(DRAM，Dynamic Random Access Memory)技术得到了迅猛的发展，并在存储器市场中占据了主要位置。常见的DRAM单元由一个晶体管(Transistor)和一个电容器(Capacitor)构成1TlC结构，通过电容器上是否存储电荷区分逻辑状态。然而，目前市场对存储器的存储性能和单元尺寸提出越来越高的要求，给存储器的设计与制造带来了严峻的挑战。
发明内容
有鉴于此，本申请实施例为解决现有技术中存在的至少一个问题而提供一种存储器及其制造方法，所述存储器包括：
衬底；
在所述衬底表面的至少一对晶体管；所述晶体管的导电沟道在垂直于衬底表面的方向延伸；
存储层；所述存储层位于晶体管一侧并与所述晶体管的导电沟道连通，且所述一对晶体管位于与所述一对晶体管对应的两层所述存储层之间；所述存储层用于存储电荷以及与相连通的所述导电沟道进行电荷传递。
在一些实施例中，所述晶体管的源极位于所述导电沟道靠近所述衬底表面的一端；
所述晶体管的漏极位于所述导电沟道远离所述衬底表面的一端。
在一些实施例中，所述晶体管的源极周围覆盖有第一绝缘层；所述第一绝缘层的相对于所述衬底表面的高度高于所述源极相对于所述衬底表面的高度。
在一些实施例中，所述晶体管连通有所述存储层的一侧具有第二绝缘层，所述第二绝缘层覆盖所述存储层且所述第二绝缘层与所述第一绝缘层连通。
在一些实施例中，所述存储器还包括：
至少一条位线，位于所述晶体管远离所述衬底表面的一侧，与所述晶体管的漏极连接。
在一些实施例中，所述位线覆盖在至少一对所述晶体管漏极的表面。
在一些实施例中，所述一对晶体管的栅极分别位于平行于所述导电沟道的一侧，且所述一对晶体管的栅极位于所述一对晶体管的导电沟道之间。
在一些实施例中，所述栅极包括：
栅极氧化层和栅极导电层；
所述栅极氧化层位于所述栅极导电层与所述导电沟道之间；或
所述栅极氧化层包裹所述栅极导电层，且与所述导电沟道相连。
在一些实施例中，所述存储器还包括：
栅极保护层，覆盖于所述栅极远离所述衬底表面的一侧。
在一些实施例中，所述至少两个所述晶体管的栅极连通；其中，所述连通的栅极为所述至少两个晶体管的字线；所述至少两个晶体管为位于同一直线且不同对的晶体管。
本申请实施例还提供一种存储器的制造方法，所述方法包括：
在衬底表面形成至少一对晶体管；其中，所述晶体管的导电沟道在垂直于衬底表面的方向延伸；
在每个所述晶体管一侧垂直于所述衬底表面的方向形成存储层；所述存储层连通所述晶体管的导电沟道，且所述一对晶体管位于与所述一对晶体管对应的两层所述存储层之间，用于存储电荷以及与相连通的所述导电沟道进行电荷传递。
在一些实施例中，所述在每个所述晶体管一侧垂直于所述衬底表面的方向形成存储层，包括：
在所述一对晶体管的导电沟道的外侧形成沟槽，使所述一对晶体管位于所述沟槽之间；
在所述沟槽中沉积半导体材料或金属材料，覆盖所述沟槽的侧壁和底部；
刻蚀去除所述沟槽底部的所述半导体材料或金属材料，形成所述晶体管对应的所述存储层。
在一些实施例中，所述在衬底表面形成至少一对晶体管，包括：
在所述衬底表面形成垂直于所述衬底表面的导电沟道；
在所述导电沟道靠近所述衬底表面的一端形成所述晶体管的源极；
在所述导电沟道远离所述衬底表面的一端形成所述晶体管的漏极。
在一些实施例中，所述在所述衬底表面形成垂直于所述衬底表面的导电沟道，包括：
在硅材料衬底上进行掺杂，形成有源层；
在所述有源层进行图形化刻蚀，形成垂直于所述衬底表面的导电沟道。
在一些实施例中，所述在所述导电沟道靠近所述衬底表面的一端形成所述晶体管的源极，包括：
在所述衬底表面沉积重掺杂介质层；
高温激活所述重掺杂介质层，在所述导电沟道靠近所述衬底表面的一端形成所述源极。
在一些实施例中，所述在所述导电沟道远离所述衬底表面的一端形成所述晶体管的漏极，包括：
在所述导电沟道远离所述衬底表面的一端外延生长单晶硅层；
在所述单晶硅层进行离子注入或掺杂形成所述漏极。
在一些实施例中，所述方法还包括：
在所述晶体管的源极周围形成第一绝缘层；其中，所述第一绝缘层的相对于所述衬底表面的高度高于所述源极相对于所述衬底表面的高度。
在一些实施例中，所述方法还包括：
在所述晶体管连通有所述存储层的一侧形成第二绝缘层；其中，所述第二绝缘层覆盖所述存储层且所述第二绝缘层与所述第一绝缘层连通。
在一些实施例中，所述方法还包括：
在所述晶体管远离所述衬底表面的一侧形成至少一条位线；其中，所述位线与所述晶体管的漏极连接。
在一些实施例中，所述在衬底表面形成至少一对晶体管，还包括：
在平行于所述导电沟道的一侧形成所述晶体管的栅极；其中，所述栅极位于所述一对晶体管的导电沟道之间。
在一些实施例中，所述在平行于所述导电沟道的一侧形成所述晶体管的栅极，包括：
在平行于所述导电沟道的一侧形成连通所述导电沟道的栅极氧化层；
在所述栅极氧化层的一侧形成连通所述栅极氧化层的栅极导电层；其中，所述栅极氧化层包裹所述栅极导电层，与所述导电沟道相连，且所述一对晶体管的栅极的栅极氧化层连通。
在一些实施例中，所述方法还包括：
在所述栅极远离所述衬底表面的一端形成覆盖所述栅极的栅极保护层。
在一些实施例中，所述在平行于所述导电沟道的一侧形成所述晶体管的栅极，包括：
在至少两对位于同一直线晶体管之间形成贯通的沟槽；
在所述沟槽内形成至少两对晶体管对应的所述栅极；其中，所述栅极连通同一直线且不同对的至少两个晶体管，为所述同一直线且不同对的至少两个晶体管的字线。
通过本申请实施例的技术方案，利用位于晶体管侧面的存储层实现电荷的存储以及与导电沟道之间的电荷传递，从而实现了无电容的存储单元，节省了每个存储单元的占用面积和复杂度。并且，晶体管及存储层的设计采用垂直于衬底表面方向延伸的方式，有效利用垂直方向的结构空间，节省存储器的表面积，从而更加利于小型化和高集成度的存储器设计与制造。
附图说明
图1为本申请实施例的一种存储器的结构示意图一；
图2为本申请实施例的一种存储器的结构示意图二；
图3为本申请实施例的一种存储器的结构示意图三；
图4为本申请实施例的一种存储器的结构示意图四；
图5为本申请实施例的一种存储器的制作方法流程示意图；
图6A为本申请实施例的一种存储器的制作方法中对衬底掺杂的原理图；
图6B为本申请实施例的一种存储器的制作方法中刻蚀形成导电沟道的原理图；
图7为本申请实施例的一种存储器的制作方法中形成源极的原理图；
图8为本申请实施例的一种存储器的示意图；
图9为本申请实施例的一种存储器的衬底示意图；
图10为本申请实施例的一种存储器中形成导电沟道的示意图；
图11为本申请实施例的一种存储器中形成晶体管源极的示意图一；
图12为本申请实施例的一种存储器中形成晶体管源极的示意图二；
图13为本申请实施例的一种存储器中晶体管之间相互隔离的示意图；
图14为本申请实施例的一种存储器中形成成对的晶体管的示意图；
图15为本申请实施例的一种存储器中成对的晶体管间隔离的示意图；
图16为本申请实施例的一种存储器中成对的晶体管间形成一对晶体管的栅极的示意图一；
图17为本申请实施例的一种存储器中成对的晶体管间形成一对晶体管的栅极的示意图二；
图18为本申请实施例的一种存储器中形成容纳存储层的沟槽的示意图；
图19为本申请实施例的一种存储器中形成存储层的示意图；
图20为本申请实施例的一种存储器中存储层周围进行隔离的示意图；
图21为本申请实施例的一种存储器中形成晶体管的漏极的示意图；
图22为本申请实施例的一种存储器中形成位线的示意图。
具体实施方式
本申请技术方案可以应用于半导体存储器的设计与制造，例如，常用的DRAM等半导体存储器。通常的DRAM采用电容实现电荷的存储，通过电荷的存储量来表示一个二进制比特(bit)的取值，即一个存储单元可以用于表示一个比特位的逻辑状态。由于晶体管存在漏电电流等现象，会导致存储的电荷容易发生流失，进而影响数据存储的稳定性。因此，对于DRAM需要周期性地充放电，刷新存储数据从而实现动态存储。
考虑到电容结构需要两个电容极板以及介质层等结构，需要占用较大的空间尺寸，导致单个存储单元的尺寸难以缩小，存储器的整体尺寸也受到该瓶颈的限制。因此，本申请实施例提供一种存储器，采用与晶体管的导电沟道连通的存储层实现电荷的传递和存储，进而不需要电容器，实现1T0C的存储单元结构，有效减少存储器的尺寸。
下面结合附图和实施例对本申请的技术方案进一步详细阐述。
本申请实施例提供一种存储器，如图1所示，存储器100包括：
衬底110；
在所述衬底110表面的至少一对晶体管120；所述晶体管120的导电沟道121在垂直于衬底表面的方向延伸；
存储层130；所述存储层130位于晶体管120一侧并与所述晶体管120的导电沟道121连通，且所述一对晶体管120位于与所述一对晶体管120对应的两层所述存储层130之间；所述存储层130用于存储电荷以及与相连通的所述导电沟道121进行电荷传递。
这里，衬底可以为硅材料或者其他晶圆材料制作的半导体衬底。存储器的器件结构都可以在该衬底的表面通过各种半导体器件的工艺制程来制作形成，例如，通过掺杂、光刻、沉积以及清洗等各种工艺制程，在衬底表面形成具有分层的图形化结构，进而形成半导体器件。
在本申请实施例中，在衬底表面形成多个晶体管，并且晶体管以成对的方式排布在衬底表面。多对晶体管可以排布成行列从而形成晶体管阵列构成存储器。
这里，晶体管的导电沟道沿着垂直于衬底表面的方向延伸，相比于平行于衬底表面形成的晶体管可以占用更少的衬底表面积，提高衬底面积的利用率。
在本公开实施例中，通过与每个晶体管的导电沟道连通的存储层来实现电荷的存储，并且存储层能够与导电沟道进行电荷传递，实现存储单元逻辑状态的改变。存储层可以为半导体材料或者金属材料，可以用于存储电子或空穴。存储层与导电沟道连通，当晶体管上施加有电压时，导电沟道内产生电荷积累并与存储层形成电势差，从而与存储层发生电荷传输，改变存储层的电荷量。这样，就可以通过对晶体管的控制实现存储层与导电沟道之间的电荷传递，并在存储层中存储电荷。
存储层分布于每个晶体管的侧面与晶体管的导电沟道连通，存储层也是沿垂直于衬底表面的方向延伸，因此占用的衬底表面积很少。
此外，本申请实施例中，存储层位于一对晶体管的两侧，一对晶体管可以同步形成，并形成存储层，使得一对晶体管位于两层存储层之间。这样，一方面使得工艺简单、节省工序步骤；另一方面，可以通过一对晶体管以及对应存储层的同步制程减少晶体管之间的工艺差异。
本申请实施例的上述存储器结构，不仅节省了存储器中电容结构所需的制造空间，并且在形态上采用垂直化的方式进一步节省了对衬底表面积的占用，有效增大了单位面积的存储单元数量。本申请实施例还通过存储层实现了电荷存储，代替了原有电容的功能，实现1T0C的存储单元结构，有利于存储器小尺寸、高集成度的发展。
在一些实施例中，如图2所示，所述晶体管120的源极122位于所述导电沟道121靠近所述衬底110表面的一端；
所述晶体管120的漏极123位于所述导电沟道121远离所述衬底110表面的一端。
晶体管包括源极、栅极和漏极，通过栅极的电压控制，以及源极和漏极之间的电压差，实现源极和漏极之间的电荷导通或断开的状态切换。在本申请实施例中，晶体管导电沟道延伸的方向为垂直于衬底表面的方向，因此，晶体管的源极与漏极分别位于导电沟道的两端，即靠近衬底表面的一端和远离衬底表面的一端。
如此，晶体管的结构可以有效利用衬底上方的高度空间，节省衬底表面的表面积，从而使得单位面积的衬底表面可以集成更多的存储单元，提高存储器的存储效能。
在一些实施例中，所述晶体管的源极周围覆盖有第一绝缘层；所述第一绝缘层的相对于所述衬底表面的高度高于所述源极相对于所述衬底表面的高度。
在晶体管的源极周围可以通过第一绝缘层来覆盖晶体管源极，从而达到保护以及隔离源极与存储层的作用。第一绝缘层可以以一定的厚度均匀分布在衬底表面，该厚度的第一绝缘层可以完全覆盖住晶体管的源极，第一绝缘层相对于衬底表面的高度高于源极相对于衬底表面的高度。
这里，第一绝缘层的材料可以是氧化硅、氮化硅等材料，也可以是有机物材料等。
在一些实施例中，所述晶体管连通有所述存储层的一侧具有第二绝缘层，所述第二绝缘层覆盖所述存储层且所述第二绝缘层与所述第一绝缘层连通。
由于在本申请实施例中，每个晶体管对应的存储层位于对应的一对晶体管的外侧，每一存储层则位于相邻晶体管的另一存储层的侧面，而不同晶体管对应的存储层需要相互隔离，因此，任一存储层可以由第二绝缘层隔离，从而不会与其他存储层或者晶体管存在电荷传递的可能。
此外，由于第一绝缘层覆盖在晶体管的源极上，因此在一对晶体管的外侧也会存在一部分第一绝缘层。这里，第一绝缘层与第二绝缘层连通，从而形成一个整体的绝缘层，使晶体管的源极以及存储层都相互隔离，且被绝缘层所覆盖，从而减少源极与存储层之间产生电荷移动，便于存储层稳定地存储电荷。
这里，第一绝缘层与第二绝缘层可以为相同材料，也可以为不同材料。
在一些实施例中，如图3所示，所述DRAM还包括：
至少一条位线140，位于所述晶体管120远离所述衬底110表面的一侧，与所述晶体管120的漏极123连接。
在本申请实施例中，存储器的多个晶体管可以排布形成行列结构的晶体管阵列，每一列晶体管可以通过位线连接，从而便于通过位线控制整列晶体管的读写数据。
位线可以为导电材料构成的线性薄膜，与晶体管的漏极连接，能够与晶体管的漏极产生电荷传递。位线的电势高低决定了晶体管的读写数据，因此，可以通过外部的电路向存储器的位线施加电压，从而改变位线的电势高低。
在一些实施例中，所述位线覆盖在至少一对所述晶体管漏极的表面。
在本申请实施例中，一条位线可以覆盖多对晶体管，也就是说，一对晶体管可以由同一位线连接。这样，同一位线可以控制更多的晶体管，并通过与存储器中的字线的配合，实现对每一晶体管的精确控制。
在一些实施例中，如图4所示，所述一对晶体管120的栅极124分别位于平行于所述导电沟道121的一侧，且所述一对晶体管120的栅极124位于所述一对晶体管120的导电沟道121之间。
由于本申请实施例中的晶体管的导电沟道沿垂直于衬底表面的方向延伸，因此，晶体管源极与漏极之间的电荷流动也是沿着导电沟道延伸的方向。晶体管的栅极则从导电沟道的一侧控制导电沟道的导通性能，晶体管的栅极位于导电沟道的侧面，与导电沟道成平行的状态。而一对晶体管对应的存储层分别位于这一对晶体管的导电沟道向外的两侧，因此，一对晶体管导电沟道相对内的侧面设置有这一对晶体管对应的栅极。
这样，每一对晶体管以及对应存储层整体形成了以两层存储层之间的中心线为轴的轴对称结构，一对晶体管的栅极位于一对晶体管的导电沟道之间；两层存储层则分别位于这一对晶体管整体的两侧。
在一些实施例中，所述栅极包括：
栅极氧化层和栅极导电层；
所述栅极氧化层位于所述栅极导电层与所述导电沟道之间；或
所述栅极氧化层包裹所述栅极导电层，且与所述导电沟道相连。
在本申请实施例中，晶体管的导电沟道与晶体管的栅极导电层之间具有栅极氧化层，用于隔离栅极导电层与导电沟道。这样，导电沟道的导电性能可以通过栅极导电层的电势与导电沟道之间产生的场效应来控制。也就是说，导电沟道的导通或截止状态可以通过栅极导电层上所加的电压来切换。
上述栅极氧化层可以与栅极导电层形成平行于导电沟道的两层结构，栅极导电层的外侧可以通过绝缘材料进行隔离，从而与相邻晶体管的栅极之间相互独立。此外，栅极氧化层也可以包裹上述栅极导电层，使得栅极导电层的内侧和外侧均由栅极氧化层隔离开。
在一些实施例中，所述DRAM还包括：
栅极保护层，覆盖于所述栅极远离所述衬底表面的一侧。
栅极保护层覆盖在栅极上方可以与晶体管的漏极平齐，从而隔离栅极与漏极以及栅极与晶体管顶部的其他结构，例如位线。
栅极保护层可以由氧化物或者如氮化硅等绝缘材料构成。当然，栅极保护层也可以为与栅极氧化层相同材料的薄膜，并与栅极氧化层连通，从而保护并隔离栅极导电层。
在一些实施例中，所述至少两个所述晶体管的栅极连通；其中，所述连通的栅极为所述至少两个晶体管的字线；所述至少两个晶体管为位于同一直线且不同对的晶体管。
在本申请实施例中，晶体管的栅极是由多个晶体管共用的，也就是说，栅极是以长条的形状从侧面覆盖多个晶体管的导电沟道。
这样，位于同一行的晶体管由同一栅极控制，这一栅极也就构成了这一行晶体管的字线。
对于存储器整体，位于多对晶体管构成的两行分别由位于这些成对的晶体管两侧的两条字线控制。这样，晶体管阵列的字线和位线形成了行列分别控制的结构，从而可以实现针对每个晶体管的精准的读写控制。
本申请实施例还提供一种存储器的制造方法，如图5所示，该方法包括：
步骤S101、在衬底表面形成至少一对晶体管；其中，所述晶体管的导电沟道在垂直于衬底表面的方向延伸；
步骤S102、在每个所述晶体管一侧垂直于所述衬底表面的方向形成存储层；所述存储层连通所述晶体管的导电沟道，且所述一对晶体管位于与所述一对晶体管对应的两层所述存储层之间，用于存储电荷以及与相连通的所述导电沟道进行电荷传递。
这里，在衬底表面形成至少一对晶体管，可以是在衬底表面同步形成多个晶体管，例如，同步形成构成行列结构的晶体管阵列。
在本申请实施例中，可以在衬底表面一定厚度进行掺杂、离子注入等处理使得衬底的一定厚度具有更强的导电性能。此时，衬底表面的掺杂后的半导体层如图6A所示，衬底110的上层为进行处理后的半导体层，这里可以称之为有源层111。
然后可以通过光刻等工艺形成行列分布的多个导电沟道。如图6B所示，在形成导电沟道121的过程可以包括：在上述有源层表面覆盖掩膜层610，然后通过图形化的光照、刻蚀等工艺，去除部分有源层的半导体材料，保留的部分则为多个晶体管的导电沟道121。剩余的衬底底部则为存储器的衬底，作为晶体管阵列的载体，同时用于提供地电位与晶体管的源极或者漏极连接。此外，还可以在晶体管导电沟道的各相邻位置分别形成晶体管的源极、栅极以及漏极等结构，形成存储器的晶体管阵列。这样，形成的导电沟道相对于衬底表面是垂直延伸的，因此可以占用极少的衬底表面积，提升存储器的集成度。
针对每一晶体管可以对应形成一存储层，该存储层可以与晶体管的导电沟道连通，因此，可以在晶体管的导电沟道侧面覆盖存储层所使用的半导体材料或者金属材料，形成薄膜。在本申请实施例中，
如此，就形成了均匀分布的晶体管阵列以及并且一对晶体管阵列位于对应的两层存储层之间，每个晶体管都有对应的独立的存储层。在存储器使用的过程中，可以通过针对每一晶体管的控制，实现在对应存储层的电荷流动以及电荷存储。针对整个存储器，则可以通过对不同位置的晶体管控制，实现数据的读写和存储功能。
在一些实施例中，所述在每个所述晶体管一侧垂直于所述衬底表面的方向形成存储层，包括：
在所述一对晶体管的导电沟道的外侧形成沟槽，使所述一对晶体管位于所述沟槽之间；
在所述沟槽中沉积半导体材料或金属材料，覆盖所述沟槽的侧壁和底部；
刻蚀去除所述沟槽底部的所述半导体材料或金属材料，形成所述晶体管对应的所述存储层。
在衬底上形成晶体管的导电沟道的过程中，需要去除各晶体管之间有源层的半导体材料，使得每个导电沟道垂直立在衬底的底层上，因此，上述过程在各导电沟道之间形成了沟槽。因此，可以在每两个构成一对晶体管的导电沟道外侧形成每个晶体管的存储层，并且存储层在沟槽内覆盖在导电沟道的侧面上。
示例性地，可以通过将半导体材料或者金属材料，包括如单晶硅(Si)、锗(Ge)、硅锗(Si-Ge)、铝锑(Al-Sb)或者镓锑(Ga-Sb)等材料沉积在上述沟槽内，包括物理气相沉积(PVD，Physical Vapor Deposition)以及化学气相沉积(CVD，Chemical VaporDeposition)等方式，使得一对晶体管相对向外的一侧覆盖有上述半导体材料或者金属材料，在一对晶体管的两侧分别形成存储层并与两个导电沟道连通。
如此，就形成了均匀分布的晶体管阵列以及每一对晶体管阵列外侧的两层存储层，并且每个晶体管都有对应的独立的存储层。在存储器使用的过程中，可以通过针对每一晶体管的控制，实现在对应存储层的电荷流动以及电荷存储。针对整个存储器，则可以通过对不同位置的晶体管控制，实现数据的读写和存储功能。
在一些实施例中，所述在衬底表面形成至少一对晶体管，包括：
在所述衬底表面形成垂直于所述衬底表面的导电沟道；
在所述导电沟道靠近所述衬底表面的一端形成所述晶体管的源极；
在所述导电沟道远离所述衬底表面的一端形成所述晶体管的漏极。
晶体管包括源极、栅极和漏极，通过栅极的电压控制，以及源极和漏极之间的电压差，实现源极和漏极之间的电荷导通或断开的状态切换。在本申请实施例中，晶体管导电沟道延伸的方向为垂直于衬底表面的方向，因此，晶体管的源极与漏极分别位于导电沟道的两端，即靠近衬底表面的一端和远离衬底表面的一端。
在本申请实施例中，可以在形成导电沟道之后，先在导电沟道靠近衬底表面的一端形成晶体管的源极，此时源极是与衬底连通的，因此源极可以通过衬底接地。然后可以在导电沟道远离衬底表面的一端形成晶体管的漏极，这样，晶体管的电荷传输则沿着为源极到漏极通过导电沟道形成的导电通路。
需要说明的是，形成导电沟道源极、漏极、栅极以及存储层等结构的顺序这里不做限定，可以先形成上述导电沟道的源极、漏极和栅极后再形成存储层，也可以在形成导电沟道的源极后形成存储层，再形成漏极以及栅极等等。在实际应用中，可以根据生产规划、各层光罩的形态、各层材料特性以及工艺制程的设备参数需求等综合考虑上述形成顺序。
在一些实施例中，所述在所述衬底表面形成垂直于所述衬底表面的导电沟道，包括：
在硅材料衬底上进行掺杂，形成有源层；
在所述有源层进行图形化刻蚀，形成垂直于所述衬底表面的导电沟道。
衬底可以为硅材料或者其他晶圆材料制作的半导体衬底，在形成晶体管的过程中，可以先对衬底的表层一定厚度的半导体材料进行掺杂，可以为N型掺杂或P型掺杂。例如，通过磷离子或硼离子等三价或五价离子进行掺杂或者离子注入，使得衬底的表层形成P型半导体或者N型半导体。这样做的目的是提升半导体材料的导电性能，使其能够构成晶体管的导电沟道。
然后进行图形化刻蚀，去除需要形成导电沟道的位置以外的半导体材料，保留部分半导体材料则形成上述导电沟道。这里，图形化刻蚀所保留下的图形即为导电沟道的形状，可以为截面为正方形的柱体、截面为长方形的柱体、截面为菱形的柱体或者截面为圆形等各种形状的柱体，这些柱体就构成了晶体管的导电沟道。
在一些实施例中，如图7所示，所述在所述导电沟道121靠近所述衬底110表面的一端形成所述晶体管的源极122，包括：
在所述衬底表面沉积重掺杂介质层710；
高温激活所述重掺杂介质层710，在所述导电沟道靠近所述衬底表面的一端形成所述源极122。
这里，重掺杂介质层可以为含有与导电沟道极性相反的掺杂离子的半导体材料，例如，导电沟道为N型掺杂，那么重掺杂介质层为P型掺杂；导电沟道为P型掺杂，那么重掺杂介质层为N型掺杂。
这样，通过高温激活，重掺杂介质层中的导电离子被活化，从而传递至导电沟道内，使得导电沟道在靠近衬底表面的端部重新注入相反极性的离子，从而形成晶体管源极。
在高温激活并在导电沟道底部形成源极后，可以再通过刻蚀的方法去除重掺杂介质层。为了防止衬底表面有残留的重掺杂介质层材料，可以在刻蚀的过程中过刻蚀掉衬底的一部分，从而使得晶体管的源极有一部分嵌入在衬底内，一部分暴露在衬底以上。
在一些实施例中，所述在所述导电沟道远离所述衬底表面的一端形成所述晶体管的漏极，包括：
在所述导电沟道远离所述衬底表面的一端外延生长单晶硅层；
在所述单晶硅层进行离子注入或掺杂形成所述漏极。
在形成上述漏极时，可以在晶体管导电沟道远离衬底表面的一端外延生长单晶硅并进一步进行掺杂或者离子注入，形成P型或N型半导体。需要说明的是，形成漏极的掺杂极性与导电沟道的极性也为相反极性，从而形成PNP或者NPN结构的晶体管。
在一些实施例中，所述方法还包括：
在所述晶体管的源极周围形成第一绝缘层；其中，所述第一绝缘层的相对于所述衬底表面的高度高于所述源极相对于所述衬底表面的高度。
在形成晶体管的源极之后，可以进一步在晶体管导电沟道的侧面形成晶体管对应的存储层。但存储层与源极之间不能互通，因此，这里可以通过形成覆盖源极的第一绝缘层来隔离和保护晶体管的源极，然后在形成晶体管对应的存储层。
这里，第一氧化层的材料可以为氧化硅、氮化硅或者其他有机材料等形成的绝缘的薄膜。
在一些实施例中，所述方法还包括：
在所述晶体管连通有所述存储层的一侧形成第二绝缘层；其中，所述第二绝缘层覆盖所述存储层且所述第二绝缘层与所述第一绝缘层连通。
这里形成每一晶体管对应的存储层之后，可以在每层存储层的外侧形成第二绝缘层，并使得第二绝缘层与第一绝缘层连通。这样，第二绝缘层可以包裹住存储层，防止电荷泄漏，提升存储性能。
第二绝缘层与第一绝缘层的材料可以相同也可以不同。并且，形成第二绝缘层的过程可以是通过沉积绝缘材料填满存储层所在的沟槽，从而达到隔绝各晶体管的存储层的作用。
在一些实施例中，所述方法还包括：
在所述晶体管远离所述衬底表面的一侧形成至少一条位线；其中，所述位线与所述晶体管的漏极连接。
在本申请实施例中，通过在各晶体管之间的沟槽内填充上述第二氧化层，使得晶体管远离衬底表面的一端处于近似的平面内，这时，可以在最上层涂布金属材料、具有较强导电性能的半导体材料或者其他材料形成导电层。
然后在导电层通过图形化的刻蚀去除多余的导电材料，保留线性的导电材料从而形成上述位线。
这里，位线与晶体管的漏极连接，从而可以进行电荷传递。
在一些实施例中，所述在衬底表面形成至少一对晶体管，还包括：
在平行于所述导电沟道的一侧形成所述晶体管的栅极；其中，所述栅极位于所述一对晶体管的导电沟道之间。
可以在晶体管导电沟道与形成存储层的一侧相对的另一侧形成晶体管的栅极，因此，形成栅极的过程可以在形成上述存储层之前也可以在形成存储层之后。在本申请实施例中，晶体管的存储层位于一对晶体管对应向外的一侧，因此，晶体管的栅极则位于一对晶体管的导电沟道相对向内的一侧。
在形成栅极以及存储层后，每对晶体管以及对应存储层的结构则为按照存储层、导电沟道、栅极、栅极、导电沟道以及存储层的顺序排列。这样每一对晶体管以及存储层形成的结构都是以两层存储层的中心为轴线的轴对称结构。
在一些实施例中，所述在平行于所述导电沟道的一侧形成所述晶体管的栅极，包括：
在平行于所述导电沟道的一侧形成连通所述导电沟道的栅极氧化层；
在所述栅极氧化层的一侧形成连通所述栅极氧化层的栅极导电层；其中，所述栅极氧化层包裹所述栅极导电层，与所述导电沟道相连，且所述一对晶体管的栅极的栅极氧化层连通。
晶体管的栅极包括栅极氧化层以及栅极导电层，可以在晶体管导电沟道的一侧先形成栅极氧化层，然后再形成栅极导电层；也可以先形成栅极氧化层，再在栅极氧化层的中间刻蚀形成沟槽，然后在沟槽内形成栅极导电层，从而使得栅极导电层被栅极氧化层所包裹。
在一些实施例中，所述方法还包括：
在所述栅极远离所述衬底表面的一端形成覆盖所述栅极的栅极保护层。
由于栅极导电层的顶部，即远离衬底表面的一端可能会暴露出来，为了保护栅极导电层，使其不受外界干扰，可以在栅极上方覆盖绝缘的栅极保护层。
栅极保护层可以由氧化物或者如氮化硅等绝缘材料构成。当然，栅极保护层也可以为与栅极氧化层相同材料的薄膜，并与栅极氧化层连通，从而保护并隔离栅极导电层。
在一些实施例中，所述在平行于所述导电沟道的一侧形成所述晶体管的栅极，包括：
在至少两对位于同一直线晶体管之间形成贯通的沟槽；
在所述沟槽内形成至少两对晶体管对应的所述栅极；其中，所述栅极连通同一直线且不同对的至少两个晶体管，为所述同一直线且不同对的至少两个晶体管的字线。
在形成栅极的过程中，可以在晶体管的导电沟道相对于存储层的另一侧形成贯通的沟槽，也就是在一对晶体管的导电沟道之间形成沟槽，然后在沟槽内分别形成一对晶体管的栅极。一行晶体管则共用栅极，这样，这一行晶体管共用的栅极就行成了对应的字线。
本申请实施例还提供如下示例：
如图8所示，本申请实施例提供一种存储器的示意图，即一种垂直沟道的无电容结构的DRAM，即1T0C DRAM。如图8中表示的存储器的剖面图部分(1)所示，晶体管的导电沟道811垂直于衬底810表面，源极812位于靠近衬底810表面的一端；漏极813位于远离衬底810表面的一端。一对晶体管相对向外的两侧分别具有存储层814，与晶体管的导电沟道811连通。此外，晶体管的栅极815位于一对晶体管导电沟道811之间。每个晶体管之间则填充有绝缘材料相互隔离。由于不需要电容，每个存储单元(晶体管及其对应的存储层)在尺寸上可以缩小至2F2，(F为存储器单元的最小外形尺寸，F2则表示单位面积)同时，由于导电沟道811在垂直于衬底810表面的方向上延伸，因此可以增加导电沟道811的长度，而不会占用过多衬底810的表面积。
存储器的俯视图如图8中的部分(2)所示，在每一对晶体管的顶部覆盖有导电材料并连通整列的晶体管，从而形成位线821。晶体管的栅极则贯通整行晶体管形成字线，图8中的俯视图的部分(2)中未示出栅极，但可以看到栅极顶部与字线所在位置一致的栅极保护层822。图8中剖面图的部分(1)对应的剖面位于俯视图的部分(2)对应的直线80处。
形成上述结构的方法包括如下步骤：
步骤1、如图9所示，在硅衬底900一定厚度进行P型或N型掺杂，形成有源层910；
步骤2、如图10所示，在上述有源层910覆盖掩膜层920，并进行图形化的刻蚀，去除导电沟道以外的有源层，剩余的半导体结构则为导电沟道911。导电沟道911可以为方形、菱形等不同形状。上述掩膜层920可以为氮化硅。其中，图10中的部分(1)为剖面图，部分(2)为俯视图，其中的黑线90表示部分(1)的剖面位置。
步骤3、如图11所示，在衬底表面各导电沟道之间的间隙沉积重掺杂介质层930，掺杂离子是有源区相反的类型。其中，图11中的部分(1)为剖面图，部分(2)为俯视图，其中的黑线90表示部分(1)的剖面位置。
步骤4、如图12所示，沉积重掺杂介质层930后高温激活，使有源区底部即导电沟道911的底部形成源极912或者漏极，然后可以通过刻蚀去除重掺杂介质层930。这里，为了完全去除重掺杂介质层，可以过刻蚀一部分衬底，使得源极912有部分位于衬底900的表面以上。如图12中的部分(1)为剖面图，部分(2)为俯视图，其中的黑线90表示部分(1)的剖面位置。
步骤5、如图13所示，在衬底表面沉积氧化层940，氧化层940的表面可以略高于源极912表面，有效隔离源极。然后可以在氧化层940上方填充绝缘介质950。绝缘介质层950的材料可以是氧化硅或者氮化硅等无机物，也可以是有机绝缘材料。其中，图13中的部分(1)为剖面图，部分(2)为俯视图，其中的黑线90表示部分(1)的剖面位置。
步骤6、如图14所示，图形化刻蚀，在有源区中间形成沟槽951，使有源区分成两部分，即一对晶体管的两个导电沟道911，过刻蚀衬底，使底部的源极隔开。其中，图14中的部分(1)为剖面图，部分(2)为俯视图，其中的黑线90表示部分(1)的剖面位置。
步骤7、如图15所示，在沟槽951内沉积氧化层952，氧化层952的上表面略高于源极912表面，使有源区独立隔开。其中，图15中的部分(1)为剖面图，部分(2)为俯视图，其中的黑线90表示部分(1)的剖面位置。
步骤8、如图16所示，在沟槽951中沉积栅极氧化层971、栅极金属层972并通过刻蚀在栅极金属层打卡形成一对晶体管的栅极，从而形成一对晶体管对应的两条独立的字线。其中，图16中的部分(1)为剖面图，部分(2)为俯视图，其中的黑线90表示部分(1)的剖面位置。
步骤9、如图17所示，在一对晶体管的栅极金属层972之间填充氧化层953，使得氧化层953与氧化层952连接，隔离一对晶体管的栅极。晶体管的栅极则被氧化层952、氧化层953以及栅极氧化层971包裹住。栅极顶部则覆盖栅极保护层973，这里，栅极保护层973同步覆盖一对晶体管的栅极。其中，图17中的部分(1)为剖面图，部分(2)为俯视图，其中的黑线90表示部分(1)的剖面位置。
步骤10、如图18所示，图形化刻蚀在导电沟道911外侧的隔离层中打开沟槽960，露出有源区，以氧化层940为刻蚀停止层，防止沟槽露出源极。其中，图18中的部分(1)为剖面图，部分(2)为俯视图，其中的黑线90表示部分(1)的剖面位置。
步骤11、如图19所示，在沟槽960中间形成半导体材料层或金属材料中的至少一种。半导体层可以是Si层，并且半导体材料可以包括Ge，Si-Ge，Al-Sb和Ga-Sb中的至少一种，半导体材料层的价带比有源区高，半导体中还可以有量子点，用来储存电子，即形成存储层970。其中，图19中的部分(1)为剖面图，部分(2)为俯视图，其中的黑线90表示部分(1)的剖面位置。
步骤12、如图20所示，在沟槽960中填充氧化层961，使其包裹住存储层970。其中，图20中的部分(1)为剖面图，部分(2)为俯视图，其中的黑线90表示部分(1)的剖面位置。
步骤13、如图21所示，去除导电沟道911即有源层顶部的掩膜层，并外延生长单晶硅层，然后离子注入或者掺杂形成晶体管漏极913。其中，图21中的部分(1)为剖面图，部分(2)为俯视图，其中的黑线90表示部分(1)的剖面位置。
步骤14、如图22所示，晶体管结构的顶部形成导电层，然后通过图形化刻蚀形成连接漏极913的位线980。其中，图22中的部分(1)为剖面图，部分(2)为俯视图，其中的黑线90表示部分(1)的剖面位置。
应理解，说明书通篇中提到的“一个实施例”或“一实施例”意味着与实施例有关的特定特征、结构或特性包括在本申请的至少一个实施例中。因此，在整个说明书各处出现的“在一个实施例中”或“在一实施例中”未必一定指相同的实施例。此外，这些特定的特征、结构或特性可以任意适合的方式结合在一个或多个实施例中。应理解，在本申请的各种实施例中，上述各过程的序号的大小并不意味着执行顺序的先后，各过程的执行顺序应以其功能和内在逻辑确定，而不应对本申请实施例的实施过程构成任何限定。上述本申请实施例序号仅仅为了描述，不代表实施例的优劣。
需要说明的是，在本文中，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者装置不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者装置所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括该要素的过程、方法、物品或者装置中还存在另外的相同要素。
在本申请所提供的几个实施例中，应该理解到，所揭露的设备和方法，可以通过其它的方式实现。以上所描述的设备实施例仅仅是示意性的，例如，所述单元的划分，仅仅为一种逻辑功能划分，实际实现时可以有另外的划分方式，如：多个单元或组件可以结合，或可以集成到另一个系统，或一些特征可以忽略，或不执行。另外，所显示或讨论的各组成部分相互之间的耦合、或直接耦合、或通信连接可以是通过一些接口，设备或单元的间接耦合或通信连接，可以是电性的、机械的或其它形式的。
上述作为分离部件说明的单元可以是、或也可以不是物理上分开的，作为单元显示的部件可以是、或也可以不是物理单元；既可以位于一个地方，也可以分布到多个网络单元上；可以根据实际的需要选择其中的部分或全部单元来实现本实施例方案的目的。
另外，在本申请各实施例中的各功能单元可以全部集成在一个处理单元中，也可以是各单元分别单独作为一个单元，也可以两个或两个以上单元集成在一个单元中；上述集成的单元既可以采用硬件的形式实现，也可以采用硬件加软件功能单元的形式实现。
以上所述，仅为本申请的实施方式，但本申请的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本申请揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本申请的保护范围之内。因此，本申请的保护范围应以所述权利要求的保护范围为准。
Claims (21)
1.一种存储器，其特征在于，所述存储器包括：
衬底；
在所述衬底表面的至少一对晶体管；所述晶体管的导电沟道在垂直于衬底表面的方向延伸；所述一对晶体管的栅极分别位于平行于所述导电沟道的一侧，且所述一对晶体管的栅极位于所述一对晶体管的导电沟道之间；
存储层；所述存储层位于晶体管一侧并与所述晶体管的导电沟道连通，且所述一对晶体管位于与所述一对晶体管对应的两层所述存储层之间；所述存储层用于存储电荷以及与相连通的所述导电沟道进行电荷传递；所述存储层的材料包括半导体材料或金属材料。
2.根据权利要求1所述的存储器，其特征在于，所述晶体管的源极位于所述导电沟道靠近所述衬底表面的一端；
所述晶体管的漏极位于所述导电沟道远离所述衬底表面的一端。
3.根据权利要求2所述的存储器，其特征在于，所述晶体管的源极周围覆盖有第一绝缘层；所述第一绝缘层的相对于所述衬底表面的高度高于所述源极相对于所述衬底表面的高度。
4.根据权利要求3所述的存储器，其特征在于，所述晶体管连通有所述存储层的一侧具有第二绝缘层，所述第二绝缘层覆盖所述存储层且所述第二绝缘层与所述第一绝缘层连通。
5.根据权利要求2所述的存储器，其特征在于，所述存储器还包括：
至少一条位线，位于所述晶体管远离所述衬底表面的一侧，与所述晶体管的漏极连接。
6.根据权利要求5所述的存储器，其特征在于，所述位线覆盖在至少一对所述晶体管漏极的表面。
7.根据权利要求1至6任一所述的存储器，其特征在于，所述栅极包括：
栅极氧化层和栅极导电层；
所述栅极氧化层位于所述栅极导电层与所述导电沟道之间；或
所述栅极氧化层包裹所述栅极导电层，且与所述导电沟道相连。
8.根据权利要求7所述的存储器，其特征在于，所述存储器还包括：
栅极保护层，覆盖于所述栅极远离所述衬底表面的一侧。
9.根据权利要求1至6任一所述的存储器，其特征在于，所述至少两个所述晶体管的栅极连通；其中，所述连通的栅极为所述至少两个晶体管的字线；所述至少两个晶体管为位于同一直线且不同对的晶体管。
10.一种存储器的制造方法，其特征在于，所述方法包括：
在衬底表面形成至少一对晶体管；其中，所述晶体管的导电沟道在垂直于衬底表面的方向延伸；所述一对晶体管的栅极分别位于平行于所述导电沟道的一侧，且所述一对晶体管的栅极位于所述一对晶体管的导电沟道之间；
在每个所述晶体管一侧垂直于所述衬底表面的方向形成存储层；所述存储层连通所述晶体管的导电沟道，且所述一对晶体管位于与所述一对晶体管对应的两层所述存储层之间，用于存储电荷以及与相连通的所述导电沟道进行电荷传递；所述存储层的材料包括半导体材料或金属材料。
11.根据权利要求10所述的方法，其特征在于，所述在每个所述晶体管一侧垂直于所述衬底表面的方向形成存储层，包括：
在所述一对晶体管的导电沟道的外侧形成沟槽，使所述一对晶体管位于所述沟槽之间；
在所述沟槽中沉积半导体材料或金属材料，覆盖所述沟槽的侧壁和底部；
刻蚀去除所述沟槽底部的所述半导体材料或金属材料，形成所述晶体管对应的所述存储层。
12.根据权利要求10所述的方法，其特征在于，所述在衬底表面形成至少一对晶体管，包括：
在所述衬底表面形成垂直于所述衬底表面的导电沟道；
在所述导电沟道靠近所述衬底表面的一端形成所述晶体管的源极；
在所述导电沟道远离所述衬底表面的一端形成所述晶体管的漏极。
13.根据权利要求12所述的方法，其特征在于，所述在所述衬底表面形成垂直于所述衬底表面的导电沟道，包括：
在硅材料衬底上进行掺杂，形成有源层；
在所述有源层进行图形化刻蚀，形成垂直于所述衬底表面的导电沟道。
14.根据权利要求12所述的方法，其特征在于，所述在所述导电沟道靠近所述衬底表面的一端形成所述晶体管的源极，包括：
在所述衬底表面沉积重掺杂介质层；
高温激活所述重掺杂介质层，在所述导电沟道靠近所述衬底表面的一端形成所述源极。
15.根据权利要求12所述的方法，其特征在于，所述在所述导电沟道远离所述衬底表面的一端形成所述晶体管的漏极，包括：
在所述导电沟道远离所述衬底表面的一端外延生长单晶硅层；
在所述单晶硅层进行离子注入或掺杂形成所述漏极。
16.根据权利要求12所述的方法，其特征在于，所述方法还包括：
在所述晶体管的源极周围形成第一绝缘层；其中，所述第一绝缘层的相对于所述衬底表面的高度高于所述源极相对于所述衬底表面的高度。
17.根据权利要求16所述的方法，其特征在于，所述方法还包括：
在所述晶体管连通有所述存储层的一侧形成第二绝缘层；其中，所述第二绝缘层覆盖所述存储层且所述第二绝缘层与所述第一绝缘层连通。
18.根据权利要求12所述的方法，其特征在于，所述方法还包括：
在所述晶体管远离所述衬底表面的一侧形成至少一条位线；其中，所述位线与所述晶体管的漏极连接。
19.根据权利要求10至18任一所述的方法，其特征在于，所述在衬底表面形成至少一对晶体管，所述一对晶体管的栅极分别位于平行于所述导电沟道的一侧，包括：
在平行于所述导电沟道的一侧形成连通所述导电沟道的栅极氧化层；
在所述栅极氧化层的一侧形成连通所述栅极氧化层的栅极导电层；其中，所述栅极氧化层包裹所述栅极导电层，与所述导电沟道相连，且所述一对晶体管的栅极的栅极氧化层连通。
20.根据权利要求19所述的方法，其特征在于，所述方法还包括：
在所述栅极远离所述衬底表面的一端形成覆盖所述栅极的栅极保护层。
21.根据权利要求10至18任一所述的方法，其特征在于，所述在衬底表面形成至少一对晶体管，所述一对晶体管的栅极分别位于平行于所述导电沟道的一侧，包括：
在至少两对位于同一直线晶体管之间形成贯通的沟槽；
在所述沟槽内形成至少两对晶体管对应的所述栅极；其中，所述栅极连通同一直线且不同对的至少两个晶体管，为所述同一直线且不同对的至少两个晶体管的字线。
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Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07176628A (ja) * | 1993-10-25 | 1995-07-14 | Toshiba Corp | 半導体記憶装置及びその製造方法 |
| KR20090018505A (ko) * | 2007-08-17 | 2009-02-20 | 삼성전자주식회사 | 커패시터리스 디램 및 그의 동작 및 제조방법 |
| CN112567514A (zh) * | 2018-08-03 | 2021-03-26 | 长江存储科技有限责任公司 | 存储器结构及其形成方法 |
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|---|---|---|---|---|
| JP2003031693A (ja) * | 2001-07-19 | 2003-01-31 | Toshiba Corp | 半導体メモリ装置 |
| US7224024B2 (en) * | 2002-08-29 | 2007-05-29 | Micron Technology, Inc. | Single transistor vertical memory gain cell |
| DE10250829B4 (de) * | 2002-10-31 | 2006-11-02 | Infineon Technologies Ag | Nichtflüchtige Speicherzelle, Speicherzellen-Anordnung und Verfahren zum Herstellen einer nichtflüchtigen Speicherzelle |
| US6956256B2 (en) * | 2003-03-04 | 2005-10-18 | Micron Technology Inc. | Vertical gain cell |
| KR100702014B1 (ko) * | 2005-05-03 | 2007-03-30 | 삼성전자주식회사 | 수직 채널 트랜지스터 구조를 갖는 단일 트랜지스터 플로팅바디 디램 소자들 및 그 제조방법들 |
| KR100697291B1 (ko) * | 2005-09-15 | 2007-03-20 | 삼성전자주식회사 | 비휘발성 반도체 메모리 장치 및 그 제조방법 |
| US7888210B2 (en) * | 2007-12-19 | 2011-02-15 | Sandisk Corporation | Non-volatile memory fabrication and isolation for composite charge storage structures |
| US8514626B2 (en) * | 2011-07-26 | 2013-08-20 | Micron Technology, Inc. | Memory cells and methods of storing information |
| US11031404B2 (en) * | 2018-11-26 | 2021-06-08 | Etron Technology, Inc. | Dynamic memory structure with a shared counter electrode |
| US10998316B2 (en) * | 2019-07-26 | 2021-05-04 | SK Hynix Inc. | Vertical memory device and method for fabricating vertical memory device |
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Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07176628A (ja) * | 1993-10-25 | 1995-07-14 | Toshiba Corp | 半導体記憶装置及びその製造方法 |
| KR20090018505A (ko) * | 2007-08-17 | 2009-02-20 | 삼성전자주식회사 | 커패시터리스 디램 및 그의 동작 및 제조방법 |
| CN112567514A (zh) * | 2018-08-03 | 2021-03-26 | 长江存储科技有限责任公司 | 存储器结构及其形成方法 |
| CN112768488A (zh) * | 2021-02-04 | 2021-05-07 | 长江先进存储产业创新中心有限责任公司 | 相变存储器及其制作方法 |
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