KR20090018505A - 커패시터리스 디램 및 그의 동작 및 제조방법 - Google Patents

커패시터리스 디램 및 그의 동작 및 제조방법 Download PDF

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설광수
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    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/20—DRAM devices comprising floating-body transistors, e.g. floating-body cells

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Abstract

커패시터리스 디램 및 그의 동작 및 제조방법이 개시되어 있다. 개시된 커패시터리스 디램은 제1 도전형 제1 반도체영역과, 상기 제1 도전형 제1 반도체영역과 접하는 제1 도전형 제2 반도체영역과, 상기 제1 도전형 제2 반도체영역과 접하는 제2 도전형 반도체영역 및 상기 제1 도전형 제2 반도체영역에 전계를 인가하기 위한 제어 전극을 포함하는 것을 특징으로 한다.

Description

커패시터리스 디램 및 그의 동작 및 제조방법{Capacitorless DRAM and methods of operating and manufacturing the same}
본 발명은 반도체 소자 및 그의 동작 및 제조방법에 관한 것으로, 보다 상세하게는 커패시터가 없는 디램 및 그의 동작 및 제조방법에 관한 것이다.
일반적인 디램(dynamic random access memory : DRAM)(이하, 기존의 디램)의 메모리 셀(cell)은 하나의 트랜지스터 및 하나의 커패시터를 구비하는 1T/1C 구조이다. 트랜지스터 및 커패시터를 모두 포함하는 기존의 디램의 셀 면적을 줄이는 것은 매우 어렵다.
이러한 스케일 다운(scale down) 문제를 고려하여, 커패시터 없이 트랜지스터만으로 데이터를 저장할 수 있는 디램, 이른바, 커패시터리스 1T 디램(capacitorless 1T DRAM)이 제안되었다. 제안된 커패시터리스 1T 디램(이하, 종래의 커패시터리스 1T 디램)은 전기적으로 플로팅(floating)된 채널을 갖는다.
도 1은 종래의 커패시터리스 1T 디램을 보여준다.
도 1을 참조하면, SOI(Silicon On Insulator) 기판(100) 상에 게이트(110)가 형성되어 있다. 기판(100)은 제1 실리콘층(10), 산화물층(20) 및 제2 실리콘층(30) 이 차례로 적층된 구조이고, 게이트(110)는 게이트 절연층(40)과 게이트 도전층(50)이 차례로 적층된 구조이다. 게이트(110) 양측의 제2 실리콘층(30) 내에 소오스(30a) 및 드레인(30b)이 형성되어 있다. 소오스(30a) 및 드레인(30b)은 N형 불순물이 고농도로 도핑된 실리콘층이다. 소오스(30a) 및 드레인(30b) 사이에 제1 실리콘층(10)과 전기적으로 격리된 플로팅 채널 바디(30c)가 존재한다. 플로팅 채널 바디(30c)는 P형 실리콘층으로서, 데이터 저장소이다.
그런데 종래의 커패시터리스 1T 디램에서는 플로팅 채널 바디(30c)의 데이터 보유(retention) 특성이 좋지 않다. 보다 구체적으로 설명하면, 종래의 커패시터리스 디램에서 플로팅 채널 바디(30c)의 넓은 영역이 소오스(30a) 및 드레인(30b)과 접해 있기 때문에 그들의 접합영역(junction)에서 많은 양의 전하가 누설될 수 있다. 따라서, 플로팅 채널 바디(30c)에서의 데이터 저장 시간이 짧아질 수 있다.
본 발명이 이루고자 하는 기술적 과제는 상술한 종래 기술의 문제점을 개선하기 위한 것으로서, 데이터 보유 특성을 개선할 수 있는 커패시터리스 디램을 제공하는데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 상기 커패시터리스 디램의 동작방법을 제공하는데 있다.
본 발명이 이루고자 하는 또 다른 기술적 과제는 상기 커패시터리스 디램의 제조방법을 제공하는데 있다.
상기 기술적 과제를 달성하기 위하여, 본 발명은 메모리 셀을 포함하는 커패시터리스 디램에 있어서, 상기 메모리 셀은, 제1 도전형 제1 반도체영역; 상기 제1 도전형 제1 반도체영역과 접하는 제1 도전형 제2 반도체영역; 상기 제1 도전형 제2 반도체영역과 접하는 제2 도전형 반도체영역; 및 상기 제1 도전형 제2 반도체영역에 전계를 인가하기 위한 제어 전극;을 포함하는 것을 특징으로 하는 커패시터리스 디램을 제공한다.
상기 제1 도전형은 P형이고, 상기 제2 도전형은 N형일 수 있다.
상기 제1 도전형 제2 반도체영역의 가전자대(valence band)는 상기 제1 도전형 제1 반도체영역의 가전자대보다 높을 수 있다.
상기 제1 도전형 제1 반도체영역은 제1 Si영역일 수 있고, 상기 제1 도전형 제2 반도체영역은 화합물 반도체영역이거나, 상기 제1 Si영역보다 도핑 농도가 높은 제2 Si영역일 수 있다.
상기 화합물 반도체영역은 SiGe영역일 수 있다.
상기 제1 도전형 제2 반도체영역의 마주하는 양측면에 각각 상기 제1 도전형 제1 반도체영역과 상기 제2 도전형 반도체영역이 구비될 수 있다.
상기 제1 도전형 제1 반도체영역, 상기 제1 도전형 제2 반도체영역 및 상기 제2 도전형 반도체영역은 제1 반도체층, 절연층 및 제2 반도체층이 차례로 적층된 구조를 갖는 기판의 상기 제2 반도체층에 구비될 수 있다.
상기 기판은 SOI(Silicon on Insulator) 기판일 수 있다.
상기 제1 도전형 제1 반도체영역, 상기 제1 도전형 제2 반도체영역 및 상기 제2 도전형 반도체영역의 상면의 높이는 같고, 상기 제1 도전형 제2 반도체영역은 상기 제1 도전형 제1 반도체영역 및 상기 제2 도전형 반도체영역보다 얇을 수 있다.
상기 제1 도전형 제2 반도체영역 아래의 상기 제1 도전형 제1 반도체영역과 상기 제2 도전형 반도체영역 사이에 절연층이 구비될 수 있다.
상기 제1 도전형 제2 반도체영역과 상기 제어 전극 사이에 절연층이 구비될 수 있다.
본 발명의 커패시터리스 디램은 상기 메모리 셀을 복수 개 포함할 수 있다.
상기 복수의 메모리 셀을 포함하는 커패시터리스 디램은, 복수의 워드라인; 상기 워드라인과 교차하는 복수의 비트라인; 및 상기 각 비트라인과 쌍을 이루도록 상기 각 비트라인 옆에 배치된 비트바라인;을 포함하되, 상기 워드라인과 상기 비트라인의 교차점 및 상기 워드라인과 상기 비트바라인의 교차점에 상기 메모리 셀이 구비되고, 상기 각 메모리 셀의 상기 제1 도전형 제1 반도체영역은 그와 대응하는 비트라인 또는 비트바라인과 연결될 수 있다.
상기 복수의 워드라인 중에서 홀수 번째 워드라인과 연결된 상기 메모리 셀은 그와 대응하는 비트라인에 연결되고, 짝수 번째 워드라인과 연결된 상기 메모리 셀은 그와 대응하는 비트바라인에 연결될 수 있다.
상기 다른 기술적 과제를 달성하기 위하여, 본 발명은 제1 도전형 제1 반도체영역, 상기 제1 도전형 제1 반도체영역과 접하는 제1 도전형 제2 반도체영역, 상기 제1 도전형 제2 반도체영역과 접하는 제2 도전형 반도체영역 및 상기 제1 도전형 제2 반도체영역에 전계를 인가하기 위한 제어 전극을 포함하는 메모리 셀을 구비한 커패시터리스 디램의 동작방법에 있어서, 상기 제어 전극에 전압을 인가하는 것을 특징으로 하는 커패시터리스 디램의 동작방법을 제공한다.
상기 전압은 쓰기 전압, 읽기 전압 및 리프레쉬 전압 중 어느 하나일 수 있다.
상기 제1 도전형 제1 반도체영역에 양의 전압을 인가하고, 상기 제어 전극에 음의 전압을 인가하고, 상기 제2 도전형 반도체영역에 접지 전압을 인가할 수 있다.
상기 제1 도전형 제1 반도체영역에 음의 전압을 인가하고, 상기 제어 전극에 양의 전압을 인가하고, 상기 제2 도전형 반도체영역에 접지 전압을 인가할 수 있 다.
상기 제1 도전형은 P형이고, 상기 제2 도전형은 N형일 수 있다.
상기 제1 도전형 제2 반도체영역의 가전자대(valence band)는 상기 제1 도전형 제1 반도체영역의 가전자대보다 높을 수 있다.
상기 또 다른 기술적 과제를 달성하기 위하여, 본 발명은 반도체층에 제1 도전영역을 형성하는 단계; 상기 반도체층에 제2 도전영역을 형성하는 단계; 및 상기 반도체층에 제3 도전영역을 형성하는 단계;를 포함하되, 상기 제1 내지 제3 도전영역 중 하나는 제1 도전형 제1 반도체영역으로, 다른 하나는 제1 도전형 제2 반도체영역으로, 또 다른 하나는 제2 도전형 반도체영역으로 형성하고, 상기 제1 도전형 제2 반도체영역의 양측면 상에 각각 상기 제1 도전형 제1 반도체영역과 상기 제2 도전형 반도체영역을 형성하며, 상기 제1 도전형 제2 반도체영역 상에 절연층 및 제어 전극을 형성하는 것을 특징으로 하는 커패시터리스 디램의 제조방법을 제공한다.
상기 반도체층은 제1 반도체층, 다른 절연층 및 제2 반도체층이 차례로 적층된 구조를 갖는 기판의 상기 제2 반도체층일 수 있다.
상기 기판은 SOI(Silicon on Insulator) 기판일 수 있다.
상기 반도체층의 하층부 일부를 산화시키는 단계를 더 포함하고, 상기 산화에 의해 형성된 산화물층 상에 상기 제1 도전형 제2 반도체영역을 형성할 수 있다.
상기 제1 도전형은 P형이고, 상기 제2 도전형은 N형일 수 있다.
상기 제1 도전형 제2 반도체영역의 가전자대는 상기 제1 도전형 제1 반도체 영역의 가전자대보다 높을 수 있다.
상기 제1 도전형 제1 반도체영역은 제1 Si영역이고, 상기 제1 도전형 제2 반도체영역은 화합물 반도체영역이거나, 상기 제1 Si영역보다 도핑 농도가 높은 제2 Si영역일 수 있다.
상기 화합물 반도체영역은 SiGe영역일 수 있다.
상기 반도체층은 Si층이고, 상기 제1 도전형 제2 반도체영역은 상기 Si층에 Ge 이온을 주입한 후, 상기 Ge 이온이 주입된 상기 Si층을 어닐링하여 형성할 수 있다.
본 발명의 커패시터리스 디램은 P-N 다이오드 구조를 포함하기 때문에, N-P-N 접합을 갖는 종래의 커패시터리스 1T 디램보다 접합영역의 면적이 작다. 따라서 본 발명을 이용하면, 접합영역에서 누설되는 전하의 양을 감소시켜 커패시터리스 디램의 데이터 보유 시간을 증가시킬 수 있다.
이하, 본 발명의 바람직한 실시예에 따른 커패시터리스 디램 및 그의 동작 및 제조방법을 첨부된 도면들을 참조하여 상세히 설명한다. 이 과정에서 도면에 도시된 층이나 영역들의 두께는 명세서의 명확성을 위해 다소 과장되게 도시된 것이다. 상세한 설명 전체에 걸쳐 동일한 참조번호는 동일한 구성요소를 나타낸다.
도 2는 본 발명의 실시예에 따른 커패시터리스 디램을 보여준다.
도 2를 참조하면, 제1 P형 반도체영역(210), 제2 P형 반도체영역(220) 및 N 형 반도체영역(230)이 존재한다. 제2 P형 반도체영역(220)의 마주하는 양측면 상에 각각 제1 P형 반도체영역(210) 및 N형 반도체영역(230)이 구비될 수 있다.
제2 P형 반도체영역(220)의 가전자대(valence band)는 제1 P형 반도체영역(210)의 가전자대보다 높은 것이 바람직하다. 이렇게 제2 P형 반도체영역(220)의 가전자대가 제1 P형 반도체영역(210)의 가전자대보다 높기 때문에, 제2 P형 반도체영역(220)은 제1 P형 반도체영역(210)으로부터 정공(hole)을 제공받아 저장하는 전하 저장층(charge reserving layer)으로 작용할 수 있다. 예컨대, 제1 P형 반도체영역(210)은 보론(boron)과 같은 P형 불순물이 도핑된 Si영역일 수 있고, 제2 P형 반도체영역(220)은 P형 불순물이 도핑된 SiGe영역이거나, 제1 P형 반도체영역(210)보다 도핑 농도가 높은 Si영역일 수 있다. 제1 P형 반도체영역(210) 및 제2 P형 반도체영역(220)의 물질은 Si 및 SiGe에 한정되지 않는다. 한편, N형 반도체영역(230)은 인(phosphorus)과 같은 N형 불순물이 도핑된 Si영역일 수 있다. N형 반도체영역(230)은 제1 및 제2 P형 반도체영역(210, 220)과 P-N 접합 다이오드를 구성하는데, N형 반도체영역(230)이 Si영역이고, 제2 P형 반도체영역(220)이 SiGe영역인 경우, 이들은 이종접합 다이오드(heterojunction diode)를 구성한다.
제2 P형 반도체영역(220) 상에 제1 절연층(240)과 제어 전극(250)이 차례로 구비되어 있다. 제어 전극(250)은 제2 P형 반도체영역(220)에 전계(electric field)를 인가하여 제2 P형 반도체영역(220)의 전위(electric potential)를 조절하는 역할을 한다. 제1 P형 반도체영역(210)과 N형 반도체영역(230) 상에 각각 제1 및 제2 전극(미도시)이 구비될 수 있다. 상기 제1 및 제2 전극은 플러그(plug) 형 또는 패드(pad) 형일 수 있다.
제1 P형 반도체영역(210), 제2 P형 반도체영역(220) 및 N형 반도체영역(230)은, 도 3에 도시된 바와 같이, 제1 반도체층(15), 제2 절연층(25) 및 제2 반도체층(35)이 차례로 적층된 구조를 갖는 기판(200)의 제2 반도체층(35)에 구비될 수 있다. 여기서, 기판(200)은 SOI(Silicon on Insulator) 기판일 수 있고, 제1 P형 반도체영역(210), 제2 P형 반도체영역(220) 및 N형 반도체영역(230)은 Z축 방향으로 동일한 두께를 가질 수 있다.
제1 P형 반도체영역(210), 제2 P형 반도체영역(220) 및 N형 반도체영역(230)의 형태와 크기는 달라질 수 있다. 또한 제1 P형 반도체영역(210), 제2 P형 반도체영역(220) 및 N형 반도체영역(230)이 구비되는 기판의 구조도 달라질 수 있다. 예컨대, 도 4에 도시된 바와 같이, 제1 P형 반도체영역(210)의 두께와 N형 반도체영역(230)의 두께는 같고, 제2 P형 반도체영역(220)은 제1 P형 반도체영역(210)보다 얇을 수 있다. 보다 구체적으로 설명하면, 제1 P형 반도체영역(210), 제2 P형 반도체영역(220) 및 N형 반도체영역(230)의 상면의 높이는 같고, 제2 P형 반도체영역(220)은 제1 P형 반도체영역(210) 및 N형 반도체영역(230)보다 얇을 수 있다. 이 경우, 제2 P형 반도체영역(220) 아래의 제1 P형 반도체영역(210)과 N형 반도체영역(230) 사이에 제3 절연층(25')이 구비될 수 있다. 도시하지는 않았지만, 제1 P형 반도체영역(210), 제3 절연층(25') 및 N형 반도체영역(230) 아래에는 다른 반도체층(예 : Si층)이 구비되거나, 다른 절연층과 다른 반도체층이 차례로 구비될 수도 있다. 제3 절연층(25') 아래에 반도체층이 구비되는 경우, 제3 절연층(25')은 그 아래의 상기 반도체층과 그 위의 제2 P형 반도체영역(220)을 전기적으로 분리하는 역할을 한다.
도 2 내지 도 4와 같은 구조를 갖는 본 발명의 실시예들에 따른 커패시터리스 디램을 이용한 데이터의 기록은 제2 P형 반도체영역(220)에 초과 정공(excess holes)을 축적함으로써 이루어진다. 제2 P형 반도체영역(220)에 상기 초과 정공이 축적된 상태는 데이터 '1'이 기록된 상태로 볼 수 있다. 제2 P형 반도체영역(220)으로부터 상기 초과 정공이 제거된 상태, 혹은, 제2 P형 반도체영역(220)에 전자가 과다하게 존재하는 상태는 데이터 '0'이 기록된 것으로 볼 수 있다.
제2 P형 반도체영역(220)에 상기 초과 정공이 존재하느냐 그렇지 않느냐에 따라, 제1 P형 반도체영역(210)과 N형 반도체영역(230) 사이의 전류의 크기가 다르다. 따라서, 제1 P형 반도체영역(210)과 N형 반도체영역(230) 사이의 전류를 측정함으로써 제2 P형 반도체영역(220)에 기록된 데이터를 읽을 수 있다.
도 5는 도 2의 제어 전극(250)과 제1 P형 반도체영역(210) 및 N형 반도체영역(230)에 전압이 인가되지 않았을 때, 제1 P형 반도체영역(210)과 제2 P형 반도체영역(220) 및 N형 반도체영역(230)의 에너지 밴드 다이어그램(energy band diagram)이다. 이때, 제1 P형 반도체영역(210)과 N형 반도체영역(230)은 Si영역이고, 제2 P형 반도체영역(220)은 SiGe영역이다. 도 5에서 참조부호 EV는 가전자대의 최상위 에너지레벨을, EC는 전도대(conduction band)의 최하위 에너지레벨을, EF는 페르미 에너지레벨을 나타낸다.
도 5를 참조하면, 제2 P형 반도체영역(220)의 가전자대는 제1 P형 반도체영역(210)의 가전자대보다 높다. 즉, 제1 P형 반도체영역(210)과 제2 P형 반도체영역(220)의 가전자대 오프셋(valence band offset)(ΔEV)은 0보다 크다. 또한, 제1 부분(A1)의 그래프는 아래쪽으로 뾰쪽한 형태인데, 이는 제1 P형 반도체영역(210)과 제2 P형 반도체영역(220) 사이에 정공 주입 장벽이 존재함을 의미한다. 상기 정공 주입 장벽이 반드시 필요한 것은 아니지만, 이러한 장벽이 존재하면 정공 주입을 보다 용이하게 조절할 수 있다.
도 6은 도 2의 제2 P형 반도체영역(220)에 정공을 축적하기 위해, 제어 전극(250)과 제1 P형 반도체영역(210) 및 N형 반도체영역(230)에 인가하는 전압을 보여준다. 도 6을 참조하면, 제어 전극(250)과 제1 P형 반도체영역(210) 및 N형 반도체영역(230)에 각각 음의 전압(-V), 양의 전압(+V) 및 접지 전압(0V)을 인가한다. 이렇게 하면, 제2 P형 반도체영역(220)에 정공(5)이 축적된다. 편의상, 제어 전극(250)에 인가하는 상기 음의 전압(-V)을 쓰기 전압이라고 한다.
도 7은 도 6의 전압들을 인가받은 제1 P형 반도체영역(210), 제2 P형 반도체영역(220) 및 N형 반도체영역(230)의 에너지 밴드 다이어그램으로서, 제2 P형 반도체영역(220)에 정공이 축적되는 과정, 즉 데이터 '1'의 쓰기 과정을 보여준다.
도 5 및 도 7을 비교하면, 제어 전극(250)과 제1 P형 반도체영역(210) 및 N형 반도체영역(230)에 각각 음의 전압(-V), 양의 전압(+V) 및 접지 전압(0V)이 인가됨에 따라, 제1 P형 반도체영역(210)의 에너지 밴드 다이어그램은 아래 방향으로 이동되었고, 제2 P형 반도체영역(220)의 에너지 밴드 다이어그램은 위쪽으로 이동되었다. 또한 제1 P형 반도체영역(210)과 제2 P형 반도체영역(220) 사이의 정공 주입 장벽이 낮아졌다. 그 결과, 제1 P형 반도체영역(210)에서 제2 P형 반도체영역(220)으로 정공(h+)이 주입된다.
도 8은 도 2의 제2 P형 반도체영역(220)에 기록된 데이터를 읽기 위해, 제어 전극(250)과 제1 P형 반도체영역(210) 및 N형 반도체영역(230)에 인가하는 전압을 보여준다. 도 8을 참조하면, 제어 전극(250)과 제1 P형 반도체영역(210) 및 N형 반도체영역(230)에 각각 양의 전압(+V), 음의 전압(-V) 및 접지 전압(0V)을 인가한다. 이와 같은 전압들을 인가하면서, 제1 P형 반도체영역(210)과 N형 반도체영역(230) 사이의 전류를 측정한다. 만약, 제2 P형 반도체영역(220)에 기록된 데이터가 '1'인 경우, 즉, 제2 P형 반도체영역(220)에 초과 정공이 축적된 경우, 제2 P형 반도체영역(220)에서 제1 P형 반도체영역(210)으로 초과 정공이 배출되므로, 제1 P형 반도체영역(210)과 N형 반도체영역(230) 사이에 흐르는 전류의 크기는 크다. 이러한 읽기 과정에서 제2 P형 반도체영역(220)에 축적된 초과 정공이 배출되므로, 데이터 '1'은 파괴될 수 있다. 도 9는 데이터 '1'의 읽기 동작에서 나타날 수 있는 상기 초과 정공의 배출 과정을 보여주는 에너지 밴드 다이어그램이다. 도 9를 참조하면, 제1 P형 반도체영역(210)의 에너지 밴드 다이어그램은 도 7에서보다 위쪽으로 이동되었고, 제2 P형 반도체영역(220)의 에너지 밴드 다이어그램은 도 7에서보다 아래쪽으로 이동되었다. 이에 따라, 제2 P형 반도체영역(220)의 정공(h+)이 제1 P형 반도체영역(210)으로 배출된다.
한편, 제2 P형 반도체영역(220)에 기록된 데이터가 '0'인 경우, 즉, 제2 P형 반도체영역(220)에 초과 정공이 축적되지 않은 경우, 읽기 동작시 제2 P형 반도체영역(220)에서 제1 P형 반도체영역(210)으로 정공이 배출되지 않으므로, 제1 P형 반도체영역(210)과 N형 반도체영역(230) 사이에 흐르는 전류의 크기는 작다. 이상에서 설명한 읽기 동작에서, 편의상 제어 전극(250)에 인가하는 상기 양의 전압(+V)을 읽기 전압이라고 한다.
데이터의 리프레쉬 과정은 도 6 및 도 7을 참조하여 설명한 데이터 '1'의 기록 과정과 유사할 수 있다. 즉, 데이터의 읽기 과정, 또는 읽기 동작이 없는 상태에서 시간 경과에 따라 제2 P형 반도체영역(220)에 축적된 초과 정공들이 누설될 수 있는데, 제어 전극(250)과 제1 P형 반도체영역(210) 및 N형 반도체영역(230)에 각각 음의 전압(-V), 양의 전압(+V) 및 접지 전압(0V)을 인가하여, 제2 P형 반도체영역(220)에 초과 정공들을 재충전시킬 수 있다. 편의상, 제어 전극(250)에 인가하는 음의 전압(-V)을 리프레쉬 전압이라고 한다.
본 발명의 실시예들에 따른 커패시터리스 디램의 메모리 셀은 P-N 다이오드 구조를 포함하기 때문에, N-P-N 접합을 갖는 종래의 커패시터리스 1T 디램(도 1 참조)보다 접합영역에서 누설되는 전하의 양이 작다. 따라서 본 발명을 이용하면, 커패시터리스 디램의 데이터 보유 특성을 개선할 수 있다.
도 2 내지 도 4는 본 발명의 실시예들에 따른 커패시터리스 디램의 메모리 셀을 보여주는 것이다. 본 발명의 커패시터리스 디램은 도 2 내지 도 4와 같은 메모리 셀의 어레이(array)를 포함할 수 있다. 그 일례가 도 10에 도시되어 있다.
도 10을 참조하면, 복수의 워드라인(WL1∼WL3) 및 워드라인(WL1∼WL3)과 교차하는 복수의 비트라인(BL1, BL2)이 존재한다. 또한 각 비트라인(BL1, BL2)과 쌍을 이루도록 각 비트라인(BL1, BL2) 옆에 배치된 비트바라인(BL1', BL2')이 존재한다. 워드라인(WL1∼WL3)과 비트라인(BL1, BL2)의 교차점 및 워드라인(WL1∼WL3)과 비트바라인(BL1', BL2')의 교차점에 도 2 내지 도 4의 메모리 셀이 구비될 수 있다. 본 실시예에서는 상기 교차점에 도 2의 메모리 셀이 구비된다.
각 메모리 셀의 제어 전극(250)은 그와 대응하는 워드라인(WL1∼WL3)과 연결되는데, 제어 전극(250)은 워드라인(WL1∼WL3)의 일부일 수 있다. 또한, 각 메모리 셀의 제1 P형 반도체영역(210)은 그와 대응하는 비트라인(BL1, BL2) 또는 비트바라인(BL1', BL2')과 연결된다. 워드라인(WL1∼WL3) 중에서 홀수 번째 워드라인(WL1, WL3)과 연결된 메모리 셀의 제1 P형 반도체영역(210)은 그와 대응하는 비트라인(BL1, BL2)에 각각 연결되고, 짝수 번째 워드라인(WL2)과 연결된 메모리 셀의 제1 P형 반도체영역(210)은 그와 대응하는 비트바라인(BL1', BL2')에 각각 연결되는 것이 바람직하다. 각 메모리 셀의 N형 반도체영역(230)은 접지라인(GL1, GL2)에 연결되어 있다. 각 비트라인(BL1, BL2)과 그와 인접한 비트바라인(BL1', BL2')은 감지 증폭기(sense amplifier)(300)와 연결되어 있다.
도 10과 같은 커패시터리스 디램의 동작 방법을 간략히 설명하면 다음과 같다. 이하의 동작 방법은 홀수 번째 워드라인(WL1, WL3) 중 어느 하나와 비트라인(BL1, BL2) 중 어느 하나의 교차점에 존재하는 소정의 메모리 셀(이하, 제1 메모리 셀)에 대한 것이다.
< 쓰기 동작 >
상기 제1 메모리 셀에 데이터 '1'을 쓰고자 할 때, 상기 제1 메모리 셀에 연결된 워드라인(이하, 제1 워드라인)과 비트라인(이하, 제1 비트라인)에 각각 음의 전압 및 양의 전압을 인가한다. 이렇게 하면, 상기 제1 메모리 셀의 제2 P형 반도체영역(220)에 초과 정공을 축적할 수 있다. 본 쓰기 동작은 도 6 및 도 7을 참조하여 설명한 데이터 '1'의 쓰기 동작과 동일하다.
< 읽기 동작 >
상기 제1 메모리 셀에 기록된 데이터를 읽고자 할 때, 상기 제1 워드라인 및 상기 제1 비트라인에 각각 양의 전압 및 음의 전압을 인가한다. 이때, 상기 제1 비트라인과 쌍을 이루는 비트바라인(이하, 제1 비트바라인)에도 음의 전압을 인가한다. 상기 제1 비트라인 및 상기 제1 비트바라인에 인가되는 상기 음의 전압의 크기는 같을 수 있다. 상기 제1 메모리 셀의 제2 P형 반도체영역(220)에 기록된 데이터의 종류에 따라 상기 제1 비트라인을 통해 흐르는 전류의 크기가 달라진다. 제2 P형 반도체영역(220)에 기록된 데이터가 '1'이면, 상기 제1 비트라인을 통해 흐르는 전류(이하, 제1 전류)는 상기 제1 비트바라인을 통해 흐르는 전류(기준 전류)(이하, 제2 전류)보다 클 것이다. 이는 상기 제1 메모리 셀의 제2 P형 반도체영역(220)에서 제1 P형 반도체영역(210)으로 정공이 배출되기 때문이다. 상기 제1 및 제2 전류의 차이는 상기 제1 비트라인 및 상기 제1 비트바라인 사이에 존재하는 감지 증폭기(300)에 의해 증폭될 수 있다.
상기 읽기 동작시, 상기 제1 비트라인 및 상기 제1 비트바라인에 연결된 다 수의 메모리 셀 중 상기 제1 메모리 셀을 제외한 나머지 메모리 셀의 다이오드에도 역 바이어스(reverse bias) 전압이 인가된다. 상기 역 바이어스 전압에 의해 상기 나머지 메모리 셀의 다이오드를 통해 흐르는 전류(이하, 역 전류)의 크기는 비교적 작다. 또한, 홀수 번째 워드라인과 연결된 메모리 셀은 비트라인에 연결되고, 짝수 번째 워드라인과 연결된 메모리 셀은 비트바라인에 연결되어 있으므로, 상기 역 전류는 비트라인 및 비트바라인으로 균등하게 분산될 수 있다. 만약, 모든 메모리 셀이 비트라인에 연결되어 있다면, 상기 역 전류는 비트라인으로 집중되어 데이터 센싱(sensing)이 다소 어려울 수 있다.
한편, 도 10에는 홀수 번째 워드라인(WL1, WL3)과 연결된 메모리 셀의 제1 P형 반도체영역(210)과 N형 반도체영역(230)의 위치가 짝수 번째 워드라인(WL2)과 연결된 메모리 셀의 제1 P형 반도체영역(210)과 N형 반도체영역(230)의 위치와 반대로 도시되어 있다. 그러나 실제 소자 구현시, 제1 P형 반도체영역(210)과 N형 반도체영역(230)의 위치는 모든 메모리 셀에서 동일할 수 있다. 이 경우에도, 홀수 번째 워드라인(WL1, WL3)과 연결된 메모리 셀은 비트라인(BL1, BL2)에 연결되고, 짝수 번째 워드라인(WL2)과 연결된 메모리 셀은 비트바라인(BL1', BL2')에 연결된다.
도 11a 내지 도 11c는 본 발명의 일 실시예에 따른 커패시터리스 디램의 제조방법을 보여준다.
도 11a를 참조하면, 제1 반도체층(15), 절연층(25) 및 제2 반도체층(35)이 차례로 적층된 기판(200)을 마련한다. 기판(200)은 SOI 기판일 수 있다. 이 경우, 제2 반도체층(35)은 Si층이다.
도 11b를 참조하면, 제2 반도체층(35)에 연속적으로 배열되는 제1 P형 반도체영역(210), 제2 P형 반도체영역(220) 및 N형 반도체영역(230)을 형성한다. 제1 P형 반도체영역(210) 및 N형 반도체영역(230)은 제2 반도체층(35)의 제1 부분 및 제2 부분에 각각 P형 및 N형 불순물을 도핑하여 형성할 수 있다. 제2 P형 반도체영역(220)은 상기 제1 부분 및 상기 제2 부분 사이의 제3 부분에 형성할 수 있는데, 상기 제3 부분에 Ge 이온을 주입한 후, 상기 제3 부분을 어닐링하여 Ge를 편석(segregation)시킴으로써 형성할 수 있다. 이 경우, 제2 P형 반도체영역(220)은 SiGe영역이다. 상기 SiGe로 이루어진 제2 P형 반도체영역(220)에도 P형 불순물을 도핑하는 것이 바람직하다. 제2 P형 반도체영역(220)은 SiGe영역이 아닌 Si영역일 수도 있다. 이 경우, 제2 P형 반도체영역(220)은 상기 제3 부분에 P형 불순물을 도핑하여 형성할 수 있는데, 상기 제3 부분에 도핑하는 불순물의 농도는 상기 제1 부분에 도핑된 불순물의 농도보다 높은 것이 바람직하다. 제1 P형 반도체영역(210), 제2 P형 반도체영역(220) 및 N형 반도체영역(230)의 형성 순서는 임의로 정해질 수 있다.
도 11c를 참조하면, 제2 P형 반도체영역(220) 상에 절연층(240) 및 제어 전극(250)을 차례로 형성한다. 이후, 제1 P형 반도체영역(210) 및 N형 반도체영역(230) 상에 각각 제1 및 제2 전극(미도시)을 더 형성할 수 있다.
도 12a 내지 도 12c는 본 발명의 다른 실시예에 따른 커패시터리스 디램의 제조방법을 보여준다.
도 12a를 참조하면, 제1 반도체층(15), 절연층(25) 및 제2 반도체층(35)이 차례로 적층된 구조를 갖는 기판(200)의 소정 영역, 예컨대, 제2 반도체층(35)의 하층부 일부에 산소 이온을 주입한 후, 상가 산소 이온이 주입된 부분을 어닐링하여 산화물층(25")을 형성한다. 산화물층(25")은 도 4의 제3 절연층(25')에 대응될 수 있다.
도 12b를 참조하면, 제2 반도체층(35)에 연속적으로 배열되는 제1 P형 반도체영역(210), 제2 P형 반도체영역(220) 및 N형 반도체영역(230)을 형성한다. 제2 P형 반도체영역(220)은 산화물층(25") 상에 구비되고, 제1 P형 반도체영역(210) 및 N형 반도체영역(230)은 산화물층(25") 양측에 구비될 수 있다. 산화물층(25")의 중앙부 상에 제2 P형 반도체영역(220)을 구비시킬 수 있는데, 이 경우, 제1 P형 반도체영역(210) 및 N형 반도체영역(230)은 산화물층(25")의 양단 각각과 오버랩(overlap)된다. 제1 P형 반도체영역(210), 제2 P형 반도체영역(220) 및 N형 반도체영역(230)을 형성하는 방법은 도 11b를 참조하여 설명한 바와 같을 수 있다.
본 실시예에서는 산화물층(25")을 형성한 후, 제1 P형 반도체영역(210), 제2 P형 반도체영역(220) 및 N형 반도체영역(230)을 형성하였지만, 산화물층(25")의 형성 단계는 달라질 수 있다. 예컨대, 제1 P형 반도체영역(210) 및 N형 반도체영역(230)을 형성한 후, 산화물층(25")을 형성하고, 그 다음, 제2 P형 반도체영역(220)을 형성할 수 있다.
도 12c를 참조하면, 제2 P형 반도체영역(220) 상에 절연층(240) 및 제어 전극(250)을 차례로 형성한다. 이후, 제1 P형 반도체영역(210) 및 N형 반도체영 역(230) 상에 각각 제1 및 제2 전극(미도시)을 더 형성할 수 있다.
상기한 설명에서 많은 사항이 구체적으로 기재되어 있으나, 그들은 발명의 범위를 한정하는 것이라기보다, 바람직한 실시예의 예시로서 해석되어야 한다. 예들 들어, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면, 도 2 내지 도 4의 구조에서 제1 P형 반도체영역(210), 제2 P형 반도체영역(220) 및 N형 반도체영역(230)은 각각 제1 N형 반도체영역, 제2 N형 반도체영역 및 P형 반도체영역으로 대체될 수 있음을 알 수 있을 것이다. 이 경우, 상기 제2 N형 반도체영역이 전자를 저장하는 데이터 저장층으로 작용할 수 있다. 또한, 도 11a 내지 도 12c의 제조방법에서 제어 전극(250)을 형성한 후에 제1 P형 반도체영역(210) 및/또는 N형 반도체영역(230)을 형성할 수도 있음을 알 수 있을 것이다. 따라서, 본 발명의 범위는 설명된 실시예에 의하여 정하여 질 것이 아니고 특허 청구범위에 기재된 기술적 사상에 의해 정하여져야 한다.
도 1은 종래의 커패시터리스 1T(transistor) 디램의 구조를 보여주는 단면도이다.
도 2 내지 도 4는 본 발명의 실시예들에 따른 커패시터리스 디램의 단면이다.
도 5는 도 2의 제어 전극과 제1 P형 반도체영역 및 N형 반도체영역에 전압이 인가되지 않았을 때, 제1 P형 반도체영역과 제2 P형 반도체영역 및 N형 반도체영역의 에너지 밴드 다이어그램(energy band diagram)이다.
도 6은 도 2의 제2 P형 반도체영역에 정공을 축적하기 위해, 제어 전극과 제1 P형 반도체영역 및 N형 반도체영역에 인가하는 전압을 보여주는 단면도이다.
도 7은 도 2의 제2 P형 반도체영역에 정공이 축적되는 과정을 보여주는 에너지 밴드 다이어그램이다.
도 8은 도 2의 제2 P형 반도체영역에 기록된 데이터를 읽기 위해, 제어 전극과 제1 P형 반도체영역 및 N형 반도체영역에 인가하는 전압을 보여주는 단면도이다.
도 9는 데이터 '1'의 읽기 동작에서 나타날 수 있는 정공의 배출 과정을 보여주는 에너지 밴드 다이어그램이다.
도 10은 본 발명의 실시예에 따른 메모리 셀 어레이를 갖는 커패시터리스 디램을 보여주는 도면이다.
도 11a 내지 도 11c는 본 발명의 일 실시예에 따른 커패시터리스 디램의 제 조방법을 보여주는 단면도이다.
도 12a 내지 도 12c는 본 발명의 다른 실시예에 따른 커패시터리스 디램의 제조방법을 보여주는 단면도이다.
<도면의 주요부분에 대한 부호의 설명>
5 : 정공 15 : 제1 반도체층
25, 25', 25", 240 : 절연층 35 : 제2 반도체층
210 : 제1 P형 반도체영역 220 : 제2 P형 반도체영역
230 : N형 반도체영역 250 : 제어 전극
300 : 감지 증폭기 WL1∼WL3 : 워드라인
BL1, BL2 : 비트라인 BL1', BL2' : 비트바라인
GL1, GL2 : 접지라인

Claims (29)

  1. 메모리 셀을 포함하는 커패시터리스 디램에 있어서,
    상기 메모리 셀은,
    제1 도전형 제1 반도체영역;
    상기 제1 도전형 제1 반도체영역과 접하는 제1 도전형 제2 반도체영역;
    상기 제1 도전형 제2 반도체영역과 접하는 제2 도전형 반도체영역; 및
    상기 제1 도전형 제2 반도체영역에 전계를 인가하기 위한 제어 전극;을 포함하는 것을 특징으로 하는 커패시터리스 디램.
  2. 제 1 항에 있어서, 상기 제1 도전형은 P형이고, 상기 제2 도전형은 N형인 것을 특징으로 하는 커패시터리스 디램.
  3. 제 2 항에 있어서, 상기 제1 도전형 제2 반도체영역의 가전자대(valence band)는 상기 제1 도전형 제1 반도체영역의 가전자대보다 높은 것을 특징으로 하는 커패시터리스 디램.
  4. 제 3 항에 있어서, 상기 제1 도전형 제1 반도체영역은 제1 Si영역이고, 상기 제1 도전형 제2 반도체영역은 화합물 반도체영역이거나, 상기 제1 Si영역보다 도핑 농도가 높은 제2 Si영역인 것을 특징으로 하는 커패시터리스 디램.
  5. 제 4 항에 있어서, 상기 화합물 반도체영역은 SiGe영역인 것을 특징으로 하는 커패시터리스 디램.
  6. 제 1 항에 있어서, 상기 제1 도전형 제2 반도체영역의 마주하는 양측면에 각각 상기 제1 도전형 제1 반도체영역과 상기 제2 도전형 반도체영역이 구비된 것을 특징으로 하는 커패시터리스 디램.
  7. 제 6 항에 있어서, 상기 제1 도전형 제1 반도체영역, 상기 제1 도전형 제2 반도체영역 및 상기 제2 도전형 반도체영역은 제1 반도체층, 절연층 및 제2 반도체층이 차례로 적층된 구조를 갖는 기판의 상기 제2 반도체층에 구비된 것을 특징으로 하는 커패시터리스 디램.
  8. 제 7 항에 있어서, 상기 기판은 SOI(Silicon on Insulator) 기판인 것을 특징으로 하는 커패시터리스 디램.
  9. 제 6 항에 있어서, 상기 제1 도전형 제1 반도체영역, 상기 제1 도전형 제2 반도체영역 및 상기 제2 도전형 반도체영역의 상면의 높이는 같고, 상기 제1 도전형 제2 반도체영역은 상기 제1 도전형 제1 반도체영역 및 상기 제2 도전형 반도체영역보다 얇은 것을 특징으로 하는 커패시터리스 디램.
  10. 제 9 항에 있어서, 상기 제1 도전형 제2 반도체영역 아래의 상기 제1 도전형 제1 반도체영역과 상기 제2 도전형 반도체영역 사이에 절연층이 구비된 것을 특징으로 하는 커패시터리스 디램.
  11. 제 1 항에 있어서, 상기 제1 도전형 제2 반도체영역과 상기 제어 전극 사이에 절연층이 구비된 것을 특징으로 하는 커패시터리스 디램.
  12. 제 1 내지 11 항 중 어느 한 항에 있어서, 상기 메모리 셀을 복수 개 포함하는 것을 특징으로 하는 커패시터리스 디램.
  13. 제 12 항에 있어서, 상기 커패시터리스 디램은,
    복수의 워드라인;
    상기 워드라인과 교차하는 복수의 비트라인; 및
    상기 각 비트라인과 쌍을 이루도록 상기 각 비트라인 옆에 배치된 비트바라인;을 포함하되,
    상기 워드라인과 상기 비트라인의 교차점 및 상기 워드라인과 상기 비트바라인의 교차점에 상기 메모리 셀이 구비되고,
    상기 각 메모리 셀의 상기 제1 도전형 제1 반도체영역은 그와 대응하는 비트라인 또는 비트바라인과 연결된 것을 특징으로 하는 커패시터리스 디램.
  14. 제 13 항에 있어서, 상기 복수의 워드라인 중에서 홀수 번째 워드라인과 연결된 상기 메모리 셀은 그와 대응하는 비트라인에 연결되고, 짝수 번째 워드라인과 연결된 상기 메모리 셀은 그와 대응하는 비트바라인에 연결된 것을 특징으로 하는 커패시터리스 디램.
  15. 제1 도전형 제1 반도체영역, 상기 제1 도전형 제1 반도체영역과 접하는 제1 도전형 제2 반도체영역, 상기 제1 도전형 제2 반도체영역과 접하는 제2 도전형 반도체영역 및 상기 제1 도전형 제2 반도체영역에 전계를 인가하기 위한 제어 전극을 포함하는 메모리 셀을 구비한 커패시터리스 디램의 동작방법에 있어서,
    상기 제어 전극에 전압을 인가하는 것을 특징으로 하는 커패시터리스 디램의 동작방법.
  16. 제 15 항에 있어서, 상기 전압은 쓰기 전압, 읽기 전압 및 리프레쉬 전압 중 어느 하나인 것을 특징으로 하는 커패시터리스 디램의 동작방법.
  17. 제 15 항에 있어서, 상기 제1 도전형 제1 반도체영역에 양의 전압을 인가하고, 상기 제어 전극에 음의 전압을 인가하고, 상기 제2 도전형 반도체영역에 접지 전압을 인가하는 것을 특징으로 하는 커패시터리스 디램의 동작방법.
  18. 제 15 항에 있어서, 상기 제1 도전형 제1 반도체영역에 음의 전압을 인가하고, 상기 제어 전극에 양의 전압을 인가하고, 상기 제2 도전형 반도체영역에 접지 전압을 인가하는 것을 특징으로 하는 커패시터리스 디램의 동작방법.
  19. 제 15 항에 있어서, 상기 제1 도전형은 P형이고, 상기 제2 도전형은 N형인 것을 특징으로 하는 커패시터리스 디램의 동작방법.
  20. 제 19 항에 있어서, 상기 제1 도전형 제2 반도체영역의 가전자대(valence band)는 상기 제1 도전형 제1 반도체영역의 가전자대보다 높은 것을 특징으로 하는 커패시터리스 디램의 동작방법.
  21. 반도체층에 제1 도전영역을 형성하는 단계;
    상기 반도체층에 제2 도전영역을 형성하는 단계; 및
    상기 반도체층에 제3 도전영역을 형성하는 단계;를 포함하되,
    상기 제1 내지 제3 도전영역 중 하나는 제1 도전형 제1 반도체영역으로, 다른 하나는 제1 도전형 제2 반도체영역으로, 또 다른 하나는 제2 도전형 반도체영역으로 형성하고,
    상기 제1 도전형 제2 반도체영역의 양측면 상에 각각 상기 제1 도전형 제1 반도체영역과 상기 제2 도전형 반도체영역을 형성하며,
    상기 제1 도전형 제2 반도체영역 상에 절연층 및 제어 전극을 형성하는 것을 특징으로 하는 커패시터리스 디램의 제조방법.
  22. 제 21 항에 있어서, 상기 반도체층은 제1 반도체층, 다른 절연층 및 제2 반도체층이 차례로 적층된 구조를 갖는 기판의 상기 제2 반도체층인 것을 특징으로 하는 커패시터리스 디램의 제조방법.
  23. 제 22 항에 있어서, 상기 기판은 SOI(Silicon on Insulator) 기판인 것을 특징으로 하는 커패시터리스 디램의 제조방법.
  24. 제 21 항에 있어서, 상기 반도체층의 하층부 일부를 산화시키는 단계를 더 포함하고, 상기 산화에 의해 형성된 산화물층 상에 상기 제1 도전형 제2 반도체영역을 형성하는 것을 특징으로 하는 커패시터리스 디램의 제조방법.
  25. 제 21 항에 있어서, 상기 제1 도전형은 P형이고, 상기 제2 도전형은 N형인 것을 특징으로 하는 커패시터리스 디램의 제조방법.
  26. 제 25 항에 있어서, 상기 제1 도전형 제2 반도체영역의 가전자대는 상기 제1 도전형 제1 반도체영역의 가전자대보다 높은 것을 특징으로 하는 커패시터리스 디램의 제조방법.
  27. 제 26 항에 있어서, 상기 제1 도전형 제1 반도체영역은 제1 Si영역이고, 상기 제1 도전형 제2 반도체영역은 화합물 반도체영역이거나, 상기 제1 Si영역보다 도핑 농도가 높은 제2 Si영역인 것을 특징으로 하는 커패시터리스 디램의 제조방법.
  28. 제 27 항에 있어서, 상기 화합물 반도체영역은 SiGe영역인 것을 특징으로 하는 커패시터리스 디램의 제조방법.
  29. 제 21 항에 있어서, 상기 반도체층은 Si층이고, 상기 제1 도전형 제2 반도체영역은 상기 Si층에 Ge 이온을 주입한 후, 상기 Ge 이온이 주입된 상기 Si층을 어닐링하여 형성하는 것을 특징으로 하는 커패시터리스 디램의 제조방법.
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