CN114497044A - 具有垂直栅极晶体管的半导体结构及其制备方法 - Google Patents

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CN114497044A CN202110980392.2A CN202110980392A CN114497044A CN 114497044 A CN114497044 A CN 114497044A CN 202110980392 A CN202110980392 A CN 202110980392A CN 114497044 A CN114497044 A CN 114497044A
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Abstract

本公开提供一种半导体结构及其制备方法。该半导体结构包含：一基底、一单元胞电容器、一通道结构、一衬垫材料、一字元线以及一位元线。该单元胞电容器设置在该基底上。该通道结构设置在该单元胞电容器上，其中该通道结构包括一水平组件以及至少两个垂直组件，该至少两个垂直组件从该水平组件延伸，并由在该水平组件上的一沟道所隔开。该衬垫材料围绕每一垂直组件。该字元线包围该至少两个垂直组件，并部分充填该沟道。该位元线设置在该通道结构上。

Description

具有垂直栅极晶体管的半导体结构及其制备方法
交叉引用
本公开主张2020年10月26日申请的美国正式申请案第17/079,943号的优先权及益处，该美国正式申请案的内容以全文引用的方式并入本文中。
技术领域
本公开涉及一种半导体结构及其制备方法。特别涉及一种具有垂直栅极晶体管(vertical gate transistor，VGT)的半导体结构及其制备方法。
背景技术
动态随机存取存储器(DRAM)为一种半导体配置，用于存储在多个单独单元胞电容器(单元电容器)中的数据的多个位元(bits)，且所述电容器位于一集成电路中。所述DRAM通常采用多个沟槽电容器DRAM单元胞以及多个堆叠电容器DRAM单元胞的形式。在所述堆叠电容器DRAM单元胞中，所述单元胞电容器形成在多个读取/写入晶体管上。制造所述读取/写入晶体管的一先进方法，是使用一埋入栅极电极，其包含一栅极电极以及一字元线，而该栅极电极与该字元线是构建在一主动区中的一栅极沟槽中。
在过去的几十年中，随着半导体制造技术的不断进步，电子元件的尺寸也相对应地缩小。随着一单元胞晶体管(cell transistor)的尺寸缩减到几纳米的长度，可能会发生短通道效应(short-channel effects)，其可能导致该单元胞晶体管的效能显著下降。
为了克服效能问题，非常需要改进在半导体结构中的所述晶体管的制造方法。
上文的“现有技术”说明仅是提供背景技术，并未承认上文的“现有技术”说明公开本公开的标的，不构成本公开的现有技术，且上文的“现有技术”的任何说明均不应作为本公开的任一部分。
发明内容
本公开的一实施例提供一种半导体结构。该半导体结构包括：一基底、一单元胞电容器、一通道结构、一衬垫材料、一字元线以及一位元线。该单元胞电容器设置在该基底上。该通道结构设置在该单元胞电容器上，其中该通道结构包括一水平组件以及至少两个分开的垂直组件，该至少两个分开的垂直组件从该水平组件延伸。衬垫材料围绕至少一个垂直组件设置。该字元线包围该至少两个垂直组件设置。该位元线设置在该通道结构上。
在一些实施例中，该通道结构包括非晶硅、掺杂硅、氧化铟(indium oxide，In2O3)、氧化镓(gallium oxide，Ga2O3)、氧化锌(zinc oxide，ZnO)、氧化铟锌(indium zinc oxide，IZO)、氧化铟锡(indium tin oxide，ITO)、氧化铟锡锌(indium tin zinc oxide，ITZO)或氧化铟镓锌(indium gallium zinc oxide，IGZO)。
在一些实施例中，该衬垫材料包括紧密的氧化硅(SiO2)或氮化硅(Si3N4)。
在一些实施例中，该通道结构大致为一U形结构。
在一些实施例中，该至少两个垂直组件沿着一第一方向延伸，以及该字元线沿着一第二方向延伸，该第二方向正交于该第一方向，其中该位元线沿着该第一方向延伸。
在一些实施例中，该衬垫材料插置在该字元线与该通道结构之间。
在一些实施例中，该字元线穿过该通道结构的该至少两个垂直组件。
在一些实施例中，该字元线与该位元线形成一存储器阵列，其中该存储器阵列具有一四个正方形特征尺寸(4F2)的一布局。
在一些实施例中，该半导体结构还包括：一第一氧化物，设置在该至少两个垂直组件之间；以及一第二氧化物，设置在该第一氧化物上，以及设置在该至少两个垂直组件之间。
在一些实施例中，该第一氧化物与该第二氧化物包含氧化硅(SiO2)。
在一些实施例中，该衬垫材料部分覆盖该第一氧化物，以及该第二氧化物部分覆盖该衬垫材料。
在一些实施例中，该字元线的一部分夹置在该第一氧化物与该第二氧化物之间，以及在被该衬垫材料包围的该至少两个垂直组件之间。
在一些实施例中，该第二氧化物插置在该通道结构的该至少两个垂直组件之间。
在一些实施例中，该至少两个垂直组件包括一第一部分以及一第二部分，分别设置在该衬垫材料的上方与该衬垫材料的下方。
在一些实施例中，该第一部分电性连接到该位元线，以及该第二部分经由该水平组件而电性连接到该单元胞电容器。
在一些实施例中，该字元线插置在该第一部分与该第二部分之间，并经由该通道结构而电性耦接到该位元线与该单元胞电容器。
本公开的另一实施例提供一种半导体结构。该半导体结构包括：一基底、一位元线、一通道结构、一衬垫材料、一字元线以及一单元胞电容器。该位元线设置在该基底上。该通道结构设置在该位元线上，其中该通道结构包括一水平组件以及至少两个分开的垂直组件，该至少两个分开的垂直组件从该水平组件延伸。该衬垫材料围绕该至少两个垂直组件设置。该字元线包围该至少两个垂直组件设置。该单元胞电容器设置在该通道结构上。
本公开的另一实施例提供一种半导体结构的制备方法。该制备方法包括：提供一基底；形成一单元胞电容器在该基底上；形成一通道材料在该单元胞电容器上；裁切该通道材料以形成一通道结构，其中该通道结构包括一水平组件以及至少两个垂直组件，该至少两个垂直组件位由在该水平组件上的一沟道(ditch)所隔开；形成一衬垫材料在该至少两个垂直组件的各侧壁上；形成一字元线以包围被该衬垫材料所围绕的该至少两个垂直组件，并部分充填该沟道；以及形成一位元线在该通道结构上。
在一些实施例中，在该字元线形成之后，一第二氧化物形成在位于该沟道中的该字元线上以及在该第一氧化物上。
在一些实施例中，在该字元线形成之后，一第二氧化物形成在位于该沟道中的该字元线上以及在该第一氧化物上。
上文已相当广泛地概述本公开的技术特征及优点，从而使下文的本公开详细描述得以获得较佳了解。构成本公开的权利要求标的的其它技术特征及优点将描述于下文。本公开所属技术领域中技术人员应了解，可相当容易地利用下文公开的概念与特定实施例可作为修改或设计其它结构或工艺而实现与本公开相同的目的。本公开所属技术领域中技术人员亦应了解，这类等效建构无法脱离随附的权利要求所界定的本公开的构思和范围。
附图说明
参阅实施方式与权利要求合并考量附图时，可得以更全面了解本申请的公开内容，附图中相同的元件符号是指相同的元件。
图1A例示本公开一些实施例的具有6F2布局的一第一存储器阵列的一部分的顶视示意图。
图1B例示本公开一些实施例的具有4F2布局的一第二存储器阵列的一部分的顶视示意图。
图2A例示本公开一些实施例的一第一半导体结构的立体示意图。
图2B例示本公开一些实施例的一第二半导体结构的剖视示意图。
图3例示本公开一些实施例的在图2A中的该第一半导体结构的制备方法的流程示意图。
图4到图5例示本公开一些实施例依据在图3中的制备方法的依序各制造阶段的剖视示意图。
图6A例示本公开一些实施例的图5的立体示意图。
图6B例示本公开另外一些实施例的图5的立体示意图。
图7到图9例示本公开一些实施例依据在图3中的制备方法的依序各制造阶段的剖视示意图。
图10A例示本公开一些实施例的图9的立体示意图。
图10B例示本公开另外一些实施例的图9的立体示意图。
图11例示本公开一些实施例依据在图3中的制备方法的依序各制造阶段的剖视示意图。
图12例示本公开一些实施例的图11的平面示意图。
图13到图14例示本公开一些实施例依据在图3中的制备方法的依序各制造阶段的剖视示意图。
图15例示本公开一些实施例的图14的平面示意图。
图16例示本公开一些实施例依据在图3中的制备方法的依序各制造阶段的剖视示意图。
图17例示本公开一些实施例的图16的平面示意图。
图18A到图18C例示本公开一些实施例通过一字元线耦接的多个通道结构的平面示意图。
图19例示本公开一些实施例依据在图3中的制备方法的依序各制造阶段的剖视示意图。
图20例示本公开一些实施例的图19的平面示意图。
图21例示本公开一些实施例依据在图3中的制备方法的依序各制造阶段的剖视示意图。
图22例示本公开一些实施例沿图21的一第二方向所视的另一剖视示意图。
图23例示本公开一些实施例的图21的立体示意图。
图24例示本公开一些实施例的一第二半导体结构的剖视示意图。
附图标记说明：
100：基底
110：单元胞电容器
112：上电极
114：电容介电质
116：下电极
120：通道结构
120A：通道材料
122：水平组件
124：垂直组件
126：第一部分
128：第二部分
130：第一氧化物
140：衬垫材料
150：字元线
150P：部分
152：栅极部
160：第二氧化物
170：位元线
180：单元胞晶体管
200：第一半导体结构
300：第二半导体结构
400：制备方法
A1：第一存储器阵列
A2：第二存储器阵列
AA1：主动区
AA2：主动区
BL1：位元线
BL2：位元线
D1：第一方向
D2：第二方向
D3：第三方向
hv1：辐射
MA：光遮罩(掩膜)
O1：不透明部
P1：节距
PR1：光刻胶层
PR2：光刻胶图案
R1：沟道
S101：步骤
S103：步骤
S105：步骤
S107：步骤
S109：步骤
S111：步骤
S113：步骤
S115：步骤
S117：步骤
T1：透明部
WL1：位元线
WL2：位元线
θ：预定角度
具体实施方式
现在使用特定语言描述附图中所示的本公开的实施例或例子。应当理解，本公开的范围无意由此受到限制。所描述的实施例的任何修改或改良，以及本文件中描述的原理的任何进一步应用，所属技术领域中技术人员都认为是通常会发生的。元件编号可以在整个实施例中重复，但这并不一定意味着一个实施例的特征适用于另一实施例，即使它们共享相同的元件编号。
应当理解，虽然用语“第一(first)”、“第二(second)”、“第三(third)”等可用于本文中以描述不同的元件、部件、区域、层及/或部分，但是这些元件、部件、区域、层及/或部分不应受这些用语所限制。这些用语仅用于从另一元件、部件、区域、层或部分中区分一个元件、部件、区域、层或部分。因此，以下所讨论的“第一装置(firstelement)”、“部件(component)”、“区域(region)”、“层(layer)”或“部分(section)”可以被称为第二装置、部件、区域、层或部分，而不背离本文所教示。
本文中使用的术语仅是为了实现描述特定实施例的目的，而非意欲限制本发明。如本文中所使用，单数形式“一(a)”、“一(an)”，及“该(the)”意欲亦包括复数形式，除非上下文中另作明确指示。将进一步理解，当术语“包括(comprises)”及/或“包括(comprising)”用于本说明书中时，该等术语规定所陈述的特征、整数、步骤、操作、元件，及/或组件的存在，但不排除存在或增添一或更多个其他特征、整数、步骤、操作、元件、组件，及/或上述各者的群组。
此外，为易于说明，本文中可能使用例如“之下(beneath)”、“下面(below)”、“下部的(lower)”、“上方(above)”、“上部的(upper)”等空间相对关系用语来阐述图中所示的一个元件或特征与另一(其他)元件或特征的关系。所述空间相对关系用语旨在除图中所示出的取向外亦囊括元件在使用或操作中的不同取向。所述装置可具有其他取向(旋转90度或处于其他取向)且本文中所用的空间相对关系描述语可同样相应地进行解释。
动态随机存取存储器(DRAM)已被开发来克服固有的缩放限制，并提高大量生产的成本效益。通过使用一沟槽电容器结构以及一堆叠电容器结构，DRAM的按比例缩小已显著进步。具有一个单元胞晶体管以及一个单元胞电容器的一单元存储器胞的一尺寸，是已通过一存储器阵列的一布局的演变而缩减，该演变为从一六方形特征尺寸(6F2)演变为一四方形特征尺寸(4F2)。尤其是，最小特征尺寸F随着一新世代而缩减，且当单元胞尺寸一般取αF2时，α是一个系数，其是随着世代的推进而减小。
6F2与4F2布局之间的主要区别在于，4F2单元胞结构是使用一垂直晶体管所实现，而6F2单元胞结构则使用埋入通道阵列晶体管(BCAT)所实现。因为所述单元胞的最小面积，所以4F2单元胞是具有成本效益和可扩展性的DRAM芯片的有前途架构。由于垂直晶体管的设计，4F2单元胞可以比6F2小33％的面积所实现；因此，是缩减存储器胞阵列的面积。所述垂直晶体管在静态模式下表现出出色的保留特性。即使在柱型(pillar-type)通道中，也可以通过使用渐变的接面轮廓来减少浮体效应。然而，4F2 DRAM单元胞具有显著的缺点：结构形成所需的复杂集成工艺以及由于所述垂直晶体管所产生的一浮体效应(FBE)。
在绝缘体上覆硅(SOI)技术中，一FBE是晶体管的一临界电压(Vth)变化的现象，因为晶体管的一本体在操作期间没有一特定的固定电压值。当该晶体管的栅极关闭(turnedoff)时，一电位井(potential well)是形成在该本体区域中。电子/空穴对是由接面区中的栅极导致的漏极泄漏(gate-induced drain leakage，GIDL)所产生，而产生的所述空穴是在该本体电位井中累积。换言之，晶体管的临界电压是取决于其偏压以及载子复合过程的历史。FBE是造成一SOI金属氧化物半导体场效晶体管(MOSFET)的一本体区域的电压波动，其是对SOI元件的操作产生不利影响。这些不利影响中最常见的是扭结效应(kink effect)和双载子效应(bipolar effect)。随着元件的通道区的部分耗尽并施加高漏极电压，在元件中所产生的一电场是导致一漏极区附近的碰撞离子化(impact ionization)。
为了在低功率应用中避免FBE并减少晶体管中的漏电流，非硅基(non-silicon-based)材料在用于4F2单元胞结构时因为其固有的高带隙(band gap)而表现出很高的潜力。然而，多个高温工艺可能会影响非硅基材料的电子特性。举例来说，许多非硅基材料为热敏性(heat sensitive)，且可能通过所述高温工艺而分解。一单元胞电容器的制造通常包括许多高温工艺。
因此，当所述热敏性非硅基材料使用在所述单元胞晶体管的制造中时，单元胞电容器以及单元胞晶体管的工艺应该分开，且应该采用先电容工艺(capacitor-firstprocess)。然而，实际使用并不容易，因为在4F2 DRAM中存在技术困难，单元胞晶体管必须是一垂直类型。因此，对一垂直晶体管的制造方法的改进仍然存在很大的需求。
图1A例示本公开一些实施例的具有6F2布局的一第一存储器阵列A1的一部分的顶视示意图。在图1A中，多个字元线WL1正交于多个位元线BL1。在一些实施例中，每一字元线WL1的一宽度以及每一位元线BL1的一宽度为1F，其中F为一最小特征尺寸。在一些实施例中，位于任何两个相邻字元线WL1之间的一距离以及位于任何两个相邻位元线BL1之间的一距离亦为1F。在6F2布局中，一主动区AA1相对字元线WL1或位元线BL1的延伸方向正交地设置。在主动区AA1中，位于字元线WL1与位元线BL1交叉处的多个存储器胞(图未示)，是电性耦接到字元线WL1以及位元线BL1。因此，在图1A中的单元存储器胞的面积是大约为3F×2F＝6F2，如矩形虚线所示。
图1B例示本公开一些实施例的具有4F2布局的一第二存储器阵列A2的一部分的顶视示意图。在图1B中，多个字元线WL2正交于多个位元线BL2。在一些实施例中，每一字元线WL2的一宽度以及每一位元线BL2的一宽度为1F。在一些实施例中，位于任何两个相邻的字元线WL2之间的一距离以及位于任何两个相邻的位元线BL2之间的一距离亦为1F。在4F2布局中，一主动区AA2是设置在字元线WL2与位元线BL2交叉处。此外，一单元存储器胞(图未示)位于主动区AA2中，并电性耦接到字元线WL2与位元线BL2。因此，在图1B中的单元存储器胞的面积大约为2F×2F＝4F2，如矩形虚线所示。
本公开的一目的是提供一第一半导体结构。图2A例示本公开一些实施例的一第一半导体结构200的立体示意图。在一些实施例中，第一半导体结构200具有一垂直栅极晶体管(VGT)。尤其是，第一半导体结构200具有一基底100、一单元胞电容器110、一通道结构120、一第一氧化物130、一衬垫材料140、一字元线150、一第二氧化物160以及一位元线170。单元胞电容器110设置在基底100上。通道结构120设置在单元胞电容器110上，其中，通道结构120大致为一U形结构，并包括一水平组件122以及一对垂直组件124，该对垂直组件124位于水平组件122上。一沟道(ditch)R1隔开该对垂直组件124，并沿一第一方向D1延伸。在一些实施例中，该对垂直组件124沿着与沟道R1相同的方向延伸。第一氧化物130设置在水平组件122上，并位于通道结构120的该对垂直组件124之间。衬垫材料140包围每一垂直组件124的一部分，且部分覆盖第一氧化物130。字元线150包围每一垂直组件124被衬垫材料140所包围的一部分，且部分充填沟道R1。设置字元线150以覆盖第一氧化物130，且部分充填沟道R1。
此外，字元线150穿过所述垂直组件124，并沿一第二方向D2延伸，而第二方向D2大致正交于第一方向D1。第二氧化物160设置在位于沟道R1中的字元线150上，以及设置在位于通道结构120内的第一氧化物130上。第二氧化物160亦覆盖衬垫材料140位于沟道R1中的一部分。字元线150的一部分夹置在第一氧化物130与第二氧化物160之间，以及在被衬垫材料140所包围的该对垂直组件124之间。位元线170设置在通道结构120上，并沿第一方向D1延伸。
仍请参考图2A，在第一半导体结构200中，通道结构120的垂直组件124具有一第一部分126以及一第二部分128，其是分别设置在衬垫材料140上方以及在衬垫材料140下方。在一些实施例中，第一部分126可当作一源极或漏极端子，以及第二部分128可当作一源极或漏极端子。意即，当第一部分126当作一源极端子时，第二部分128则当作一漏极端子，依此类推。此外，字元线150的一部分可当作一栅极端子。因此，第一部分126、第二部分128以及字元线150的一部分是可形成一垂直晶体管。
此外，衬垫材料140可当作一栅极介电层，其是隔开垂直方向的晶体管与其下层的源极及漏极端子。第一部分126电性连接到位元线170，以及第二部分128经由水平组件122而电性连接到单元胞电容器110。此外，字元线150插置在第一部分126与第二部分128之间，且经由通道结构120而电性耦接到位元线170与单元胞电容器110。字元线150与位元线170可形成一存储器阵列，该存储器阵列是具有四个正方形特征尺寸(4F2)的一布局。
本公开的另一目的是提供一第二半导体结构。图2B例示本公开一些实施例的一第二半导体结构300的剖视示意图。在一些实施例中，第二半导体结构300亦具有一VGT。第二半导体结构300类似于第一半导体结构200，除了位元线170形成在单元胞电容器110形成之前之外。在此时，位元线170形成在基底100上，以及单元胞电容器110位于字元线150与位元线170的交叉处。
本公开的再另一目的是提供一种半导体结构的制备方法。图3例示本公开一些实施例的在图2A中的第一半导体结构200的制备方法400的流程示意图。在一些实施例中，制备方法400为一先电容工艺(capacitor-first process)，例如一单元胞电容器在一位元线形成之前所形成。图4到图5、图7到图9、图11、图13到图14、图16、图19以及图21例示本公开一些实施例依据在图3中的制备方法的依序各制造阶段的剖视示意图。
请参考图4，依据图3中的步骤S101，是提供一基底100。在一些实施例中，基底100可为一单晶硅基底、一多晶硅基底、一化合物半导体基底或任何其他适合的基底，而化合物半导体基底是例如一硅锗(SiGe)基底、一砷化镓(GaAs)基底、一绝缘体上覆硅(SOI)基底。
仍请参考图4，依据图3中的步骤S103，一单元胞电容器110形成在基底100上。单元胞电容器110用于存储一电荷，其是表示数据的一位元。在一些实施例中，单元胞电容器110经由多个着陆垫(图未示)而电性耦接到基底100。此外，所述着陆垫的材料包括钨、铜、铝或其合金，但并不以此为限。
应当理解，图4中所示出的单元胞电容器110是仅用于图例说明目的，并未显示出单元胞电容器110的详细架构。在一些实施例中，单元胞电容器110至少包括一上电极112、一电容介电材料114以及一下电极116。电容介电材料114是被上电极112与下电极116所包住。在一些实施例中，上电极112与下电极116可为一导体，例如一金属、合金或多晶硅。电容介电材料114可包含有一或多个高介电常数(high-k)介电材料，例如氧化铪(HfO2)、氧化锆(ZrO2)、氧化钽(Ta2O5)、氧化铝或类似物。在一些实施例中，单元胞电容器110可为在所属技术领域中所熟知的任何形状的电容器。举例来说，单元胞电容器110可为简单或复杂的形状，简单的形状是例如一矩形，复杂的形状是例如多个同心圆柱(concentric cylinder)或是多个多碟盘(stacked discs)。
在一些实施例中，电容器110可被沉积在基底100上的一层间介电质(图未示)所围绕。在一些实施例中，层间介电质主要包含氧化物，例如氧化硅、四乙氧基硅烷(tetraethylorthosilicate，TEOS)、硼磷硅酸盐玻璃(boron phosphorus silicate glass，BPSG)、未掺杂的硅酸盐玻璃(undoped silicate glass，USG)或是其他适合的材料。在一些实施例中，层间介电质可依据实际工艺需求而伴随制备方法200的步骤依序形成。此外，可控制层间介电质的高度以选择地暴露一元件。在本公开中，为了清楚，在各附图中并未显示层间介电质。
请参考图5，依据图3中的步骤S105，一通道材料120A形成在单元胞电容器110上。尤其是，通道材料120A所使用的制作技术，是例如一喷溅工艺、一物理气相沉积(PVD)工艺或是一化学气相沉积(CVD)工艺。在一些实施例中，通道材料120A包括非晶硅、掺杂硅、金属氧化物半导体，而金属氧化物半导体是例如氧化铟(indium oxide，In2O3)、氧化镓(galliumoxide，Ga2O3)、氧化锌(zinc oxide，ZnO)、氧化铟锌(indium zinc oxide，IZO)、氧化铟锡(indium tin oxide，ITO)、氧化铟锡锌(indium tin zinc oxide，ITZO)或氧化铟镓锌(indium gallium zinc oxide，IGZO)，但并不以此为限。
图6A例示本公开一些实施例的图5的立体示意图。在一些实施例中，通道材料120A的形状为一正方形柱(square column)、矩形柱(rectangular column)或一多边形柱(polygonal column)。如图6A所示的通道材料120A是覆盖单元胞电容器110，而单元胞电容器110是插置在通道材料120A与基底100之间。在其他实施例中，如图6B所示，通道材料120A的形状可为一圆柱(cylinder)。
请参考图7到图9，依据图3中的步骤S107，在通道材料120A上执行一凹陷形成工艺。请参考图7，一光阻层(光刻胶层)PR1形成在通道材料120A上。在一些实施例中，光阻层PR1为一正调(positive tone)光阻(正光阻)，其特征在于使用一显影剂(developingagent)移除多个曝光区(exposed regions)。在一些实施例中，光阻层PR1包含化学放大剂(chemical amplifier，CA)光刻胶。CA光刻胶包括一光酸产生剂(photoacid generator，PAG)，其是可被分解以在一光刻曝光工艺期间形成多种酸。由于一催化反应(catalyticreaction)，是可产生更多的酸。
仍请参考图7，在光阻层PR1上执行一光刻工艺。使用一光遮罩(掩膜)MA以及一光刻系统(图未示)使光阻层PR1曝光在一辐射hv1。在一些实施例中，辐射hv1可包括一深紫外线(deep ultraviolet，DUV)辐射，但并不以此为限。光遮罩MA包括一透明部T1以及一不透明部O1。在一些实施例中，光遮罩MA可为一二元遮罩(binarymask)、一相位偏移遮罩(phaseshift mask)或适合于使用在光刻系统的任何类型的遮罩。该曝光包括一光化学反应，其是改变光阻层PR1的一些部分的化学特性。举例来说，是曝光该光阻层PR1对应所述透明部T1的一些部分，且对一显影工艺变得更加容易反应。在一些实施例中，在光阻层PR1曝光之后，是可执行一后曝光烘烤(post-exposure baking，PEB)。
接着，请参考图8，使用一适当的显影剂以冲洗曝光的光阻层PR1。在一些实施例中，光阻层PR1的所述曝光部分是与显影剂进行反应，并可轻易地被移除。在曝光的光阻层PR1显影之后，一光阻图案PR2形成在通道材料120A上。
接下来，请参考图9，使用光阻图案PR2当作一蚀刻遮罩以蚀刻通道材料120A。在一些实施例中，蚀刻工艺为一RIE工艺，其是垂直地移除通道材料的一部分。在此时，形成一沟道R1以裁切通道材料120A，因此形成一通道结构120。然后使用例如一灰化(ashing)工艺或一湿式剥除(wet strip)工艺以移除光阻图案PR2。在一些实施例中，通道结构120大致为一U形结构，其包括一水平组件122以及一对垂直组件124，而该对垂直组件124位于水平组件122上。此外，沟道R1亦包含在通道结构120中。在一些实施例中，垂直组件124与沟道R1是沿一第一方向D1延伸。
图10A例示本公开一些实施例的图9的立体示意图。在一些实施例中，通过沟道R1而隔开的所述垂直组件124基本上为矩形柱。在其他的实施例中，当在如图6B所示的圆柱通道材料120A上执行凹陷形成工艺时，所形成的所述垂直组件124将是由沟道R1所隔开的近似半圆形柱(nearly semicircular columns)，如图10B所示。在一些实施例中，沟道R1是均匀地划分两个垂直组件124，例如两个垂直组件124为相同尺寸。在其他实施例中，两个垂直组件124可为不同尺寸。
请参考图11，依据图3中的步骤S109，在通道结构120上执行一第一沉积工艺。在一些实施例中，形成一第一氧化物130以部分充填沟道R1。尤其是，第一氧化物130沉积在水平组件122上，且位于通道结构120的所述垂直组件124之间。第一氧化物130的制作技术可包含一低压化学气相沉积(LPCVD)工艺或是一等离子体加强化学气相沉积(PECVD)工艺。在一些实施例中，第一氧化物130为氧化硅。在一些实施例中，第一氧化物130经由在通道结构120与第一氧化物130之间的多个金属-氧(M-O)键结而提供额外的多个氧原子到通道结构120。
图12例示本公开一些实施例的图11的平面示意图。在一些实施例中，第一氧化物130呈矩形柱状，是位于通道结构120的中央。第一氧化物130对准垂直组件124。在图12中，单元胞电容器110插置在通道结构120与基底100之间，因此并未显示在平面图中。
请参考图13到图14，依据图3中的步骤S111，在通道结构120上执行一加衬工艺(lining process)。请参考图13，在一些实施例中，首先，形成一衬垫材料140以共形覆盖所述垂直组件124与第一氧化物130。在一些实施例中，衬垫材料140的制作技术可为一CVD工艺。优选地，衬垫材料140的制作技术为一原子层沉积(ALD)工艺，以允许形成具有一更均匀厚度的一高度共形衬垫材料。在一些实施例中，衬垫材料140包括紧密的氧化硅(SiO2)或氮化硅(Si3N4)。
接着，请参考图14，移除衬垫材料140的一些部分以暴露垂直组件124的上部。结果，所形成的衬垫材料140是加衬在通道结构120的垂直组件124的各侧壁上。此外，衬垫材料140包围垂直组件124的一部分，且部分覆盖第一氧化物130。在一些实施例中，垂直组件124包括一第一部分126以及一第二部分128，是分别设置在衬垫材料140的上方以及在衬垫材料140的下方。
图15例示本公开一些实施例的图14的平面示意图。在一些实施例中，衬垫材料140是呈环绕垂直组件124的一腰部的空心柱形。在一些实施例中，衬垫材料140的下表面是与第一氧化物130的上表面130为共面。在图15中，第一氧化物130的一部分是被衬垫材料140所覆盖，也因此并未显示在平面图中。
请参考图16，依据图3中的步骤S113，在通道结构120上执行一字元线形成工艺。字元线形成工艺可包括所属技术领域中所熟知的至少一个光刻工艺、一蚀刻工艺以及一沉积工艺。在一些实施例中，形成一字元线150以包围垂直组件124被衬垫材料140所包围的一部分。设置字元线150以覆盖第一氧化物130，且部分充填沟道R1。在一些实施例中，字元线150沿一第二方向D2延伸，而第二方向D2大致正交于第一方向D1。在一些实施例中，字元线150的一宽度大致为1F，其中，F为一最小特征尺寸。此外，从字元线150的一中心到位于基底100上的一相邻字元线(图未示)的一中心的距离，是大致为2F。字元线150的制作技术可包含一PVD工艺、一CVD工艺、一喷溅工艺或一电镀工艺。在一些实施例中，字元线150包含铝、铜、钨、钛或氮化钛(TiN)。此外，字元线150可电性耦接到单元胞电容器110。在一些实施例中，字元线150的一上表面是与衬垫材料140的一上表面为共面。此外，字元线150的一下表面是与衬垫材料140的一下表面以及第一氧化物130的一上表面为共面。在图16中，衬垫材料140的一侧壁是被字元线150所覆盖，也因此并未显示在剖视图中。
图17例示本公开一些实施例的图16的平面示意图。在一些实施例中，衬垫材料140插置在字元线150与通道结构120之间。此外，字元线150穿过通道结构120的所述垂直组件124。在一些实施例中，当一电压施加到字元线150时，衬垫材料140的紧密的氧化硅或氮化硅是可避免字元线150泄漏电流到通道结构120。
图18A到图18C例示本公开一些实施例通过字元线150耦接的多个通道结构120的平面示意图。在图18A到图18C，图中仅显示通道结构120的所述垂直组件124、沟道R1以及字元线150，为清楚起见，省略其他元件。在一些实施例中，多个通道结构120设置在基底100上，其中每一通道结构120具有一沟道R1在其中。此外，字元线150经配置以部分围绕通道结构120的各侧壁。
请参考图18A，其类似于图17，字元线150穿过每一对垂直组件124，并沿第二方向D2延伸。在一些实施例中，一节距(pitch)P1是存在所述通道结构120之间，其中节距P1等于从其中一通道结构120的一中心到一相邻通道结构120的一中心的距离。在一些实施例中，节距P1等于2F，其中F大致为将在接下来所形成的一位元线的一宽度。
图18B类似于图18A，其仅有一处差异，在于沟道R1沿第二方向D2延伸，以取代沿第一方向D1。尤其是，字元线150经配置以平行于沟道R1。在一些实施例中，如图18B的配置是可通过调整图3中的步骤S107所形成。举例来说，当执行凹陷形成工艺以形成在图10中的通道结构120时，在图9中的通道材料120A可在一正交角度被裁切。在其他实施例中，如图18B的配置亦可通过调整图3中的步骤S113所形成。举例来说，在图16中的字元线150是沿第一方向D1所形成，以取代沿第二方向D2。
请参考图18C，其类似于图18A及图18B，在一些实施例中，沟道R1可沿任一方向在基底100上延伸。举例来说，沟道R1可经配置以沿一第三方向D3延伸，而第三方向D3大致不同于第一方向D1与第二方向D2。在一些实施例中，第三方向D3相对于第二方向D2而形成一预定角度θ，其中预定角度θ小于90度。在一些实施例中，在图18C中的配置可通过调整在图3中的步骤S107或步骤S113所形成。
请参考图19，依据图3中的步骤S115，在通道结构120上执行一第二沉积工艺。在一些实施例中，形成一第二氧化物160以充填沟道R1。尤其是，第二氧化物160沉积在位于沟道R1中的字元线150的一部分上，以及沉积在位于通道结构120内的第一氧化物130上。在填满沟道R1之后，在第二氧化物160上执行一化学机械研磨(CMP)工艺，以使第二氧化物160的上表面不会从垂直组件124的上表面突伸。在一些实施例中，第二氧化物160的上表面是与通道结构120的上表面为共面。第二氧化物160的制作技术可包含一LPCVD工艺或一PECVD工艺。在一些实施例中，第二氧化物160为氧化硅。在一些实施例中，第二氧化物160经由在通道结构120与第二氧化物160之间的多个金属-氧(M-O)键结而提供额外的多个氧原子到通道结构120。
图20例示本公开一些实施例的图19的平面示意图。在一些实施例中，第二氧化物160插置在通道结构120的所述垂直组件124之间。此外，第二氧化物160覆盖衬垫材料140位于沟道R1中的一部分。在此时，字元线150的一部分150P是夹置在第一氧化物130与第二氧化物160之间。再者，该部分150P夹置在被衬垫材料140所包围的所述垂直组件124之间。
请参考图21，依据图3中的步骤S117，在通道结构120上执行一位元线形成工艺。位元线形成工艺可包括所属技术领域中所熟知的至少一个光刻工艺、一蚀刻工艺以及一沉积工艺。在一些实施例中，一位元线170形成在通道结构120上。此外，位元线170完全覆盖位于沟道R1内的第二氧化物160。在一些实施例中，位元线170沿第一方向D1延伸。意即，位元线170经配置以平行于沟道R1，且正交于字元线150。位元线170的制作技术可包含一PVD工艺、一CVD工艺、一喷溅工艺或一电镀工艺。在一些实施例中，位元线170包括各式不同的导电材料，例如金属或多晶硅。优选地，位元线170为一金属合金，例如硅化钨(WSi)。此外，位元线170可电性耦接到字元线150与单元胞电容器110。位元线170可用于传送一信号到单元胞电容器110，以便可以读取存储在单元胞电容器110中的数据，或者是该信号可存储成数据并写入到单元胞电容器110中。在此时，通常是形成一第一半导体结构200。
图22例示本公开一些实施例沿图21的第二方向D2所视的另一剖视示意图。在一些实施例中，通道结构120的垂直组件124的第一部分126与第二部分128可当作一垂直方向晶体管的一源极或漏极端子。意即，当第一部分126当作一源极端子时，第二部分128则当作一漏极端子，依此类推。在一些实施例中，字元线150具有一栅极部152，是设置在衬垫材料140上。栅极部152可当作晶体管的一栅极端子。在一些实施例中，第一部分126、第二部分128以及栅极部152是可形成一单元胞晶体管180，单元胞晶体管180用于控制字元线150。此外，在栅极部152与垂直组件124之间的衬垫材料可当作一栅极介电层，以将单元胞晶体管180的栅极端子与其下层的源极及漏极端子隔开。此外，栅极介电层可避免栅极端子泄漏电流。在一些实施例中，单元胞晶体管180为一VGT或一垂直柱晶体管(verticalpillartransistor，VPT)。
图23例示本公开一些实施例的图21的立体示意图。在一些实施例中，单元胞电容器110位于字元线150与位元线170的交叉处下方。单元胞晶体管180是充当单元胞电容器110的一开关。意即，单元胞晶体管180可控制单元胞电容器110的充放电。在一些实施例中，第一部分126是电性连接到位元线170，以及第二部分128是经由水平组件122而电性连接到单元胞电容器110。因此，插置在第一部分126与第二部分128之间的字元线150，是可经由通道结构120而电性耦接到位元线170与单元胞电容器110。在一些实施例中，多个字元线150以及正交于所述字元线150的多个位元线170是形成一存储器阵列。该存储器阵列是大致形成具有一4F2布局的一动态随机存取存储器(DRAM)。
在一些实施例中，依据制备方法200的改良，以可执行一后电容工艺(capacitor-last process)。图24例示本公开一些实施例的第二半导体结构300的剖视示意图。第二半导体结构300类似于第一半导体结构200，其间仅一处差异，即位元线170是在单元胞电容器110之前所形成。在此时，位元线170形成在基底100上，以及单元胞电容器110位于字元线150与位元线170的交叉处上。
在一些实施例中，第一半导体结构200与第二半导体结构300可被层间介电质所囊封。在一些实施例中，层间介电质并不需要一次就完全形成。举例来说，层间介电质的形成可包括下列多个步骤，但并不以此为限。首先，在单元胞电容器110形成之后，层间介电质可沉积在一位面，该位面是与单元胞电容器110的上表面为共面。接着，在通道结构120形成之后，层间介电质可沉积到一位面，该位面是与第一氧化物130为共面。接下来，在字元线150形成之后，层间介电质可沉积到一位面，该位面是与通道结构120为共面。
在本公开中，是提供具有一通道结构的一半导体结构。该通道结构与一字元线是一起形成一VGT在该半导体结构中。该半导体结构包括非硅基材料，例如ZnO、IZO、ITZO、IGZO及类似物，相较于纯硅，非硅基材料硅具有较高带隙(higher band gaps)。通常，非硅基材料为高含氧(oxygen-rich)，以使其可提供一大量的氧空缺(oxygen vacancies)。所述氧空缺是供应所需的多个自由载子(free carriers)以用于一金属氧化物半导体的电性连接。然而，多个高温工艺可能降低所述氧空缺的含量，且更进一步影响该金属氧化物半导体的各电子特性。
因此，在本公开中的通道结构是形成具有一水平组件以及一对垂直组件，而一沟道是隔开该对垂直组件。二氧化硅是沉积在该沟道中以接触该通道结构。在此时，当该通道结构经历所述高温工艺且失去其所述氧空缺时，氧化硅可以经由该通道结构以及额外提供的多个氧原子之间所形成的多个金属-氧键结来补充失去的所述氧空缺。此外，通过增加多个氧原子，是可改善该通道结构的热稳定性(thermal stability)。
虽然已详述本公开及其优点，然而应理解可进行各种变化、取代与替代而不脱离权利要求所定义的本公开的构思与范围。例如，可用不同的方法实施上述的许多工艺，并且以其他工艺或其组合替代上述的许多工艺。
再者，本公开的范围并不受限于说明书中所述的工艺、机械、制造、物质组成物、手段、方法与步骤的特定实施例。该技艺的技术人士可自本公开的公开内容理解可根据本公开而使用与本文所述的对应实施例具有相同功能或是达到实质上相同结果的现存或是未来发展的工艺、机械、制造、物质组成物、手段、方法、或步骤。据此，这些工艺、机械、制造、物质组成物、手段、方法、或步骤是包含于本公开的权利要求内。

Claims (20)

1.一种半导体结构，包括：
一基底；
一单元胞电容器，设置在该基底上；
一通道结构，设置在该单元胞电容器上，其中该通道结构包括一水平组件以及至少两个分开的垂直组件，该至少两个分开的垂直组件从该水平组件延伸；
一衬垫材料，围绕至少一个垂直组件设置；
一字元线，包围该至少两个分开的垂直组件设置；以及
一位元线，设置在该通道结构上。
2.如权利要求1所述的半导体结构，其中该通道结构包括非晶硅、掺杂硅、氧化铟、氧化镓、氧化锌、氧化铟锌、氧化铟锡、氧化铟锡锌或氧化铟镓锌。
3.如权利要求1所述的半导体结构，其中该衬垫材料包括紧密的氧化硅或氮化硅。
4.如权利要求1所述的半导体结构，其中该通道结构大致为一U形结构。
5.如权利要求1所述的半导体结构，其中该至少两个分开的垂直组件沿着一第一方向延伸，以及该字元线沿着一第二方向延伸，该第二方向正交于该第一方向，其中该位元线沿着该第一方向延伸。
6.如权利要求1所述的半导体结构，其中该衬垫材料插置在该字元线与该通道结构之间。
7.如权利要求1所述的半导体结构，其中该字元线穿过该通道结构的该至少两个分开的垂直组件。
8.如权利要求1所述的半导体结构，其中该字元线与该位元线形成一存储器阵列，其中该存储器阵列具有一四个正方形特征尺寸(4F2)的一布局。
9.如权利要求1所述的半导体结构，还包括：
一第一氧化物，设置在该至少两个分开的垂直组件之间；以及
一第二氧化物，设置在该第一氧化物上，以及设置在该至少两个分开的垂直组件之间。
10.如权利要求9所述的半导体结构，其中该第一氧化物与该第二氧化物包含氧化硅。
11.如权利要求9所述的半导体结构，其中该衬垫材料部分覆盖该第一氧化物，以及该第二氧化物部分覆盖该衬垫材料。
12.如权利要求9所述的半导体结构，其中该字元线的一部分夹置在该第一氧化物与该第二氧化物之间，以及在被该衬垫材料包围的该至少两个分开的垂直组件之间。
13.如权利要求9所述的半导体结构，其中该第二氧化物插置在该通道结构的该至少两个分开的垂直组件之间。
14.如权利要求9所述的半导体结构，其中该至少两个分开的垂直组件包括一第一部分以及一第二部分，分别设置在该衬垫材料的上方与该衬垫材料的下方。
15.如权利要求14所述的半导体结构，其中该第一部分电性连接到该位元线，以及该第二部分经由该水平组件而电性连接到该单元胞电容器。
16.如权利要求15所述的半导体结构，其中该字元线插置在该第一部分与该第二部分之间，并经由该通道结构而电性耦接到该位元线与该单元胞电容器。
17.一种半导体结构，包括：
一基底；
一位元线，设置在该基底上；
一通道结构，设置在该位元线上，其中该通道结构包括一水平组件以及至少两个分开的垂直组件，该至少两个分开的垂直组件从该水平组件延伸；
一衬垫材料，围绕该至少两个分开的垂直组件设置；
一字元线，包围该至少两个分开的垂直组件设置；以及
一单元胞电容器，设置在该通道结构上。
18.一种半导体结构的制备方法，包括：
提供一基底；
形成一单元胞电容器在该基底上；
形成一通道材料在该单元胞电容器上；
裁切该通道材料以形成一通道结构，其中该通道结构包括一水平组件以及至少两个垂直组件，该至少两个垂直组件位由在该水平组件上的一沟道所隔开；
形成一衬垫材料在该至少两个垂直组件的各侧壁上；
形成一字元线以包围被该衬垫材料所围绕的该至少两个垂直组件，并部分充填该沟道；以及
形成一位元线在该通道结构上。
19.如权利要求18所述的半导体结构的制备方法，其中在该通道结构形成之后，一第一氧化物形成在该沟道中。
20.如权利要求19所述的半导体结构的制备方法，其中在该字元线形成之后，一第二氧化物形成在位于该沟道中的该字元线上以及在该第一氧化物上。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2024026934A1 (zh) * 2022-08-04 2024-02-08 长鑫存储技术有限公司 一种半导体结构及其制备方法

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11132015B2 (en) * 2019-02-08 2021-09-28 Micron Technology, Inc. Powering clock tree circuitry using internal voltages
CN117979686A (zh) * 2022-10-20 2024-05-03 长鑫存储技术有限公司 半导体结构及其制造方法

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8643087B2 (en) * 2006-09-20 2014-02-04 Micron Technology, Inc. Reduced leakage memory cells
KR20130020333A (ko) * 2011-08-19 2013-02-27 삼성전자주식회사 수직형 채널 트랜지스터를 포함하는 반도체 소자 및 그 제조 방법
US9698261B2 (en) * 2014-06-30 2017-07-04 Taiwan Semiconductor Manufacturing Co., Ltd. Vertical device architecture
JP6538598B2 (ja) 2016-03-16 2019-07-03 株式会社東芝 トランジスタ及び半導体記憶装置
TWI602281B (zh) * 2016-10-14 2017-10-11 旺宏電子股份有限公司 三維電容及其製造方法
WO2019045882A1 (en) * 2017-08-29 2019-03-07 Micron Technology, Inc. MEMORY CIRCUITS
JP2021108331A (ja) * 2019-12-27 2021-07-29 キオクシア株式会社 半導体記憶装置

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2024026934A1 (zh) * 2022-08-04 2024-02-08 长鑫存储技术有限公司 一种半导体结构及其制备方法

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