CN117979686A - 半导体结构及其制造方法 - Google Patents

Abstract

本公开实施例涉及半导体技术领域，提供一种半导体结构及其制造方法，半导体结构包括：沿第一方向排布的晶体管和位线；晶体管包括：沿第二方向延伸的栅极结构，以及沿第二方向具有相对的第一端和第二端的半导体通道；位线与第一端接触连接，且位线沿第三方向延伸；下电极层，与第二端接触连接，下电极层包括：沿第二方向延伸的第一区，以及均沿第一方向延伸的第二区和第三区，第一区连接第二区和第三区，第三区与第二端接触连接，第二区与位线沿第一方向正对，且位线和下电极层之间具有间隔。本公开实施例至少有利于在提高半导体结构的集成密度的同时，提供一种新型的下电极层，以提高半导体结构整体的电学性能。

Description

半导体结构及其制造方法

技术领域

本公开实施例涉及半导体技术领域，特别涉及一种半导体结构及其制造方法。

背景技术

随着半导体结构的不断发展，其关键尺寸不断减小，但由于光刻机的限制，其关键尺寸的缩小存在极限，因此如何在一片晶圆上做出更高存储密度的芯片，是众多科研工作者和半导体从业人员的研究方向。

然而，随着对电容量大的电容结构的需求增加，在提高半导体结构的集成密度的同时难以控制电容结构的尺寸，以及控制电容结构与半导体结构中其他导电结构之间的位置关系，从而难以进一步提高半导体结构整体的电学性能量。

发明内容

本公开实施例提供一种半导体结构及其制造方法，至少有利于在提高半导体结构的集成密度的同时，提供一种新型的下电极层，以提高半导体结构整体的电学性能量。

根据本公开一些实施例，本公开实施例一方面提供一种半导体结构，包括：沿第一方向排布的晶体管和位线；所述晶体管包括：沿第二方向延伸的栅极结构，以及沿所述第二方向具有相对的第一端和第二端的半导体通道；所述位线与所述第一端接触连接，且所述位线沿第三方向延伸，所述第一方向、所述第二方向和所述第三方向两两相交；下电极层，与所述第二端接触连接，所述下电极层包括：沿所述第二方向延伸的第一区，以及均沿所述第一方向延伸的第二区和第三区，所述第一区连接所述第二区和所述第三区，所述第三区与所述第二端接触连接，所述第二区与所述位线沿所述第一方向正对，且所述位线和所述下电极层之间具有间隔。

在一些实施例中，所述第二区在所述第一方向上的长度为第一长度，所述第三区在所述第一方向上的长度为第二长度，所述第二长度大于等于所述第一长度。

在一些实施例中，所述下电极层包括第一子下电极层和第二子下电极层，所述第一子下电极层、所述第一端和所述第二端共同构成半导体层，所述半导体层为一体成型结构；所述半导体结构还包括：第一隔离层，位于所述位线和所述下电极层沿所述第一方向的间隔中，所述半导体层、所述位线和所述第一隔离层围成U形结构；其中，所述第一子下电极层与所述第二端接触连接，所述第二子下电极层覆盖所述第一子下电极层未与所述第二端接触的表面。

在一些实施例中，所述半导体结构还包括：第二隔离层，所述第二隔离层位于所述位线和所述下电极层沿所述第二方向的间隔中，以及位于沿所述第二方向相邻所述第二端的间隔中，所述第一隔离层和所述第二隔离层为一体成型结构。

在一些实施例中，沿垂直于所述第三方向的平面上，所述半导体通道的截面形状为U形，所述半导体通道包括连接所述第一端和所述第二端的沟道区，所述沟道区沿所述第二方向延伸，且所述第一端和所述第二端位于所述沟道区沿所述第一方向的同侧。

在一些实施例中，所述沟道区在所述第一方向上具有相对的第一侧和第二侧，所述第一端和所述第二端位于所述第一侧，所述栅极结构位于所述第二侧，所述栅极结构与沿所述第二方向上间隔排布的多个所述沟道区对应。

在一些实施例中，所述栅极结构包括栅介质层和栅极，所述栅介质层和所述栅极均沿所述第二方向延伸，不同区域的所述栅介质层在所述第一方向上的宽度相等，且所述栅介质层与所述沟道区一一对应。

在一些实施例中，所述栅极结构包括栅介质层和栅极，其中，所述栅极沿所述第二方向延伸；所述栅介质层与所述第一端正对的区域嵌入所述栅极中，和/或，所述栅介质层与所述第二端正对的区域嵌入所述栅极中，沿垂直于所述第三方向的平面上，所述栅介质层的截面形状为L形或U形。

在一些实施例中，所述栅极结构在所述第一方向上具有相对的第三侧和第四侧，一所述沟道区位于所述第三侧，另一所述沟道区位于所述第四侧；所述第一端、所述第二端、所述位线和所述下电极层构成组合结构，所述组合结构和所述沟道区一一对应，沿所述第一方向上相邻的两个所述组合结构呈轴对称或中心对称。

在一些实施例中，所述第一端、所述第二端、所述位线和所述下电极层构成组合结构，所述组合结构和所述沟道区一一对应，沿所述第二方向上相邻的两个所述组合结构呈轴对称。

在一些实施例中，所述沟道区的材料包括硅或者锗化硅。

在一些实施例中，所述第一端与所述位线接触的至少部分区域包括金属半导体化合物，所述第二端与所述下电极层接触的至少部分区域包括所述金属半导体化合物；或者，所述第一端与所述位线接触的至少部分区域包括所述金属半导体化合物，所述下电极层与所述第二端接触的部分区域包括所述金属半导体化合物。

根据本公开一些实施例，本公开实施例另一方面还提供一种半导体结构的制造方法，包括：形成沿第一方向排布的半导体通道和位线，沿所述第二方向上，所述半导体通道具有相对的第一端和第二端，所述位线沿第三方向延伸且与所述第一端接触连接；形成沿第二方向延伸的栅极结构，所述栅极结构与所述半导体通道沿所述第二方向延伸的部分侧壁正对，所述第一方向、所述第二方向和所述第三方向两两相交，所述半导体通道和所述栅极结构构成晶体管；形成与所述第二端接触连接的下电极层，所述下电极层包括：沿所述第二方向延伸的第一区，以及均沿所述第一方向延伸的第二区和第三区，所述第一区连接所述第二区和所述第三区，所述第三区与所述第二端接触连接，所述第二区与所述位线沿所述第一方向正对，且所述位线和所述下电极层之间具有间隔。

在一些实施例中，形成所述下电极层的步骤包括：提供基底；在所述基底上形成沿所述第三方向上堆叠的多层堆叠结构，沿所述第三方向上，所述堆叠结构包括依次堆叠的第一半导体层和第二半导体层；对所述堆叠结构进行图形化处理，以形成沿所述第二方向交替排列的第一开口和第二开口，所述第一开口沿所述第三方向贯穿所述堆叠结构，沿垂直于所述第三方向的平面上，所述第二开口的截面形状为U形；形成沿所述第二方向延伸的第三隔离层，所述第三隔离层位于所述第一开口和所述第二开口中，所述第三隔离层将所述第一开口划分为沿所述第一方向排布的第三开口和第四开口；去除围成所述第三开口的所述第一半导体层，且去除围成所述第四开口的部分所述第二半导体层，以形成第一凹槽，剩余所述第二半导体层作为第一子下电极层；形成第二子下电极层，所述第二子下电极层覆盖所述第一子下电极层未与所述第三隔离层接触的表面，所述第一子下电极层和所述第二子下电极层构成所述下电极层。

在一些实施例中，在形成所述第一子下电极层之后，在形成所述第二子下电极层之前，还包括：去除所述第三隔离层以及与所述第三隔离层沿所述第三方向正对的所述第一半导体层，以露出部分所述第二半导体层，和形成第一间隔，所述第一凹槽和所述第一间隔连通构成第一空穴；形成第四隔离层，所述第四隔离层填充满所述第一空穴。

在一些实施例中，形成所述半导体通道的步骤包括：去除所述第四隔离层远离所述第一子下电极层一侧的部分所述第一半导体层，以形成第二空穴，所述第二空穴与所述第一开口具有间隔；形成填充满所述第二空穴的第五隔离层；刻蚀剩余的所述第二半导体层，以形成第二间隔，所述第二间隔露出的剩余的所述第二半导体层作为所述半导体通道的沟道区。

在一些实施例中，形成所述半导体通道的步骤还包括：在所述第二间隔露出的剩余的所述第二半导体层表面形成第三半导体层；去除位于所述第三开口远离所述第四隔离层一侧的所述第二半导体层，所述第三半导体层作为所述半导体通道的沟道区。

在一些实施例中，形成所述栅极结构的步骤包括：形成填充满剩余的所述第二间隔中的所述栅极结构。

在一些实施例中，在形成所述第一空穴之后，在形成所述第四隔离层之前，还包括：对所述第一空穴露出的所述第二半导体层进行金属化处理，以形成包含金属半导体化合物的所述第二端。

在一些实施例中，形成所述位线的步骤包括：刻蚀所述第四隔离层，以形成沿所述第三方向延伸的第二凹槽，所述第二凹槽至少位于所述第一开口和所述第二开口之间，剩余所述第四隔离层至少位于所述第二凹槽和所述第一子下电极层之间；形成填充满所述第二凹槽的所述位线。

本公开实施例提供的技术方案至少具有以下优点：

半导体通道位于栅极结构的一侧，位线和下电极层均与半导体通道接触连接，则位线和下电极层均可以位于栅极结构的同侧，且位线与局部的下电极层正对，如此，在降低位线和下电极层整体在半导体结构中的占用空间的同时，有利于提高下电极层的表面积。可以理解的是，后续基于下电极层设计电容结构时，电容介电层和上电极层依次覆盖下电极层未与第二端接触的至少大部分表面，从而有利于增大下电极层和上电极层之间的正对面积，以提高下电极层、电容介电层和上电极层三者构成的电容结构的电容量，而且，电容介电层和上电极层可以位于位线和下电极层围成的空间内，有利于降低电容结构、位线和晶体管三者构成的存储结构的尺寸，从而有利于在保证半导体结构较高的集成密度的同时，提高半导体结构整体的电学性能。

附图说明

一个或多个实施例通过与之对应的附图中的图片进行示例性说明，这些示例性说明并不构成对实施例的限定，附图中具有相同参考数字标号的元件表示为类似的元件，除非有特别申明，附图中的图不构成比例限制；为了更清楚地说明本公开实施例或传统技术中的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本公开的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1为本公开一实施例提供的半导体结构的一种局部立体示意图；

图2为本公开一实施例提供的半导体结构的一种俯视示意图；

图3为图2所示结构沿第一截面方向AA1的剖面示意图；

图4为图2所示结构沿第二截面方向BB1的剖面示意图；

图5为图2所示结构沿第三截面方向CC1的剖面示意图；

图6为图2所示结构中半导体层、位线和第一隔离层整体的俯视示意图；

图7为本公开一实施例提供的半导体结构的两种局部俯视结构示意图；

图8为本公开一实施例提供的半导体结构的另一种局部俯视结构示意图；

图9为本公开一实施例提供的半导体结构的另外两种局部俯视结构示意图；

图10至图34为本公开另一实施例提供的半导体结构的制造方法各步骤对应的局部示意图。

具体实施方式

由背景技术可知，半导体结构中的电学性能以及集成密度均有待提高。

本公开实施提供一种半导体结构及其制造方法，半导体结构中，位线和下电极层均可以位于栅极结构的同侧，且位线与局部的下电极层正对，以提供一种新型的下电极层，如此，在降低位线和下电极层整体在半导体结构中的占用空间的同时，有利于提高下电极层的表面积。后续基于下电极层设计电容结构时，下电极层的表面积的增加有利于提高下电极层、电容介电层和上电极层三者构成的电容结构的电容量，而且，电容介电层和上电极层均可以位于位线和下电极层围成的空间内，有利于降低电容结构、位线和晶体管三者构成的存储结构的尺寸，从而有利于在保证半导体结构较高的集成密度的同时，提高半导体结构整体的电学性能。

下面将结合附图对本公开的各实施例进行详细的阐述。然而，本领域的普通技术人员可以理解，在本公开各实施例中，为了使读者更好地理解本公开实施例而提出了许多技术细节。但是，即使没有这些技术细节和基于以下各实施例的种种变化和修改，也可以实现本公开实施例所要求保护的技术方案。

本公开一实施例提供一种半导体结构的制造方法，以下将结合附图对本公开一实施例提供的半导体结构的制造方法进行详细说明。图1为本公开一实施例提供的半导体结构的一种局部立体示意图；图2为本公开一实施例提供的半导体结构的一种俯视示意图；图3为图2所示结构沿第一截面方向AA1的剖面示意图；图4为图2所示结构沿第二截面方向BB1的剖面示意图；图5为图2所示结构沿第三截面方向CC1的剖面示意图；图6为图2所示结构中半导体层、位线和第一隔离层整体的俯视示意图；图7为本公开一实施例提供的半导体结构的两种局部俯视结构示意图；图8为本公开一实施例提供的半导体结构的另一种局部俯视结构示意图；图9为本公开一实施例提供的半导体结构的另外两种局部俯视结构示意图。

参考图1至图9，半导体结构包括：沿第一方向X排布的晶体管100和位线101；晶体管100包括：沿第二方向Y延伸的栅极结构102，以及沿第二方向Y具有相对的第一端113和第二端123的半导体通道103；位线101与第一端113接触连接，且位线101沿第三方向Z延伸，第一方向X、第二方向Y和第三方向Z两两相交；下电极层104，与第二端123接触连接，下电极层104包括：沿第二方向Y延伸的第一区114，以及均沿第一方向X延伸的第二区124和第三区134，第一区114连接第二区124和第三区134，第三区134与第二端123接触连接，第二区124与位线101沿第一方向X正对，且位线101和下电极层104之间具有间隔。

可以理解的是，参考图1，多个半导体通道103可以沿第二方向Y和第三方向Z阵列排布，半导体通道103与下电极层104一一对应，位线101可以与沿第三方向Z上间隔排布的多个半导体通道103对应，栅极结构102可以与沿第二方向Y上间隔排布的多个半导体通道103对应，如此，有利于使得半导体通道103、位线101、栅极结构102和下电极层104呈现3D堆叠的布局形貌，有利于提高半导体结构整体的集成密度。此外，第二区124与位线101沿第一方向X正对指的是，将垂直于第一方向X的平面作为参考平面，第二区124在参考平面上的正投影位于位线101在参考平面上的正投影中。

需要说明的是，图1中以沿第三方向Z上间隔排布的2个半导体通道103与同一位线101对应，沿第二方向Y上间隔排布的2个半导体通道103与同一栅极结构102对应，实际应用中，对沿第三方向Z上与同一位线101对应的半导体通道103的数量不做限制，对沿第二方向Y上与同一栅极结构102对应的半导体通道103的数量也不做限制。

以下将结合附图对本公开实施例进行更为详细的说明。

在一些实施例中，参考图2至图5，半导体结构还可以包括：电容介电层164，覆盖下电极层104未与第二端123接触的表面；上电极层174，覆盖电容介电层164远离下电极层104的一侧。如此，下电极层104、电容介电层164和上电极层174三者可以构成电容结构，电容介电层164和上电极层174依次覆盖下电极层104未与第二端123接触的表面，则下电极层104与上电极层174之间的正对面积的大小主要取决于下电极层104未与第二端123接触的表面。可以理解的是，本公开一实施例提供的新型下电极层104具有沿第二方向Y相对的第二区124和第三区134以及连接第二区124和第三区134的第一区114，即下电极层104整体呈现类似于U型的形貌，如此，有利于在降低下电极层104在半导体结构中的布局空间的同时，提高下电极层104的表面积，从而有利于提高下电极层104和上电极层174的正对面积，以提高电容结构的电容量。

在一些实施例中，参考图2至图5，半导体结构还可以包括：基底110，晶体管100、位线101、半导体通道103、下电极层104、电容介电层164和上电极层174均位于基底110的一侧。

在一些实施例中，参考图1至图9，第二区124在第一方向X上的长度为第一长度，第三区134在第一方向X上的长度为第二长度，第二长度大于等于第一长度。

可以理解的是，在第二方向Y上，位线101和第三区134的部分区域正对，且位线101与第二区124在第一方向X上具有间隔，因此，第一长度会小于第二长度。如此，有利于尽可能的将第三区134的第二长度设计得长一些，以提高下电极层104整体的表面积。

在一些实施例中，参考图1，下电极层104可以为单膜层结构，下电极层104靠近半导体通道103的侧面均与第二端123接触连接。在一个例子中，下电极层104的材料与半导体通道103的材料不同。

在另一些实施例中，参考图2至图6，下电极层104可以为双膜层结构，下电极层104可以包括第一子下电极层144和第二子下电极层154，第一子下电极层144、第一端113和第二端123共同构成半导体层143，半导体层143为一体成型结构。半导体结构还可以包括：第一隔离层105，位于位线101和下电极层104沿第一方向X的间隔中，半导体层143、位线101和第一隔离层105围成U形结构；其中，第一子下电极层144与第二端123接触连接，第二子下电极层154覆盖第一子下电极层144未与第二端123接触的表面。

可以理解的是，第一子下电极层144、第一端113和第二端123为一体成型结构，有利于降低第一子下电极层144与第二端123之间的界面态缺陷，以降低第一子下电极层144与第二端123之间的接触电阻，此外，下电极层104还包括覆盖第一子下电极层144未与第二端123接触的表面的第二子下电极层154，有利于在不降低下电极层104整体未与第二端123接触的表面的表面积的同时，提高下电极层104整体的导电性能。

在一个例子中，半导体层143的材料可以为硅、碳、锗、砷、镓、铟等半导体材料中的至少一种，第二子下电极层154的材料可以为氮化钛等导电材料。

在一些实施例中，参考图2至图5，半导体结构还包括：第二隔离层115，第二隔离层115位于位线101和下电极层104沿第二方向Y的间隔中，以及位于沿第二方向Y相邻第二端123的间隔中，第一隔离层105和第二隔离层115为一体成型结构。

可以理解的是，第一隔离层105和第二隔离层115共同构成第六隔离层155，如此，在实现位线101与下电极层104之间的绝缘，即位线101与电容结构之间的绝缘的同时，实现位线101与第二端123之间的绝缘。此外，第六隔离层155还沿第三方向Z延伸，用于实现沿第三方向Z上相邻第二端123之间的绝缘。

在一些实施例中，参考图7至图9，沿垂直于第三方向Z的平面上，半导体通道103的截面形状为U形，半导体通道103包括连接第一端113和第二端123的沟道区133，沟道区133沿第二方向Y延伸，且第一端113和第二端123位于沟道区133沿第一方向X的同侧。

在一些实施例中，第一端113的材料、第二端123的材料以及沟道区133的材料可以相同，则第一端113、第二端123和沟道区133三者可以为一体成型结构。在一个例子中，第一端113的材料、第二端123的材料以及沟道区133的材料均可以为硅。

在另一些实施例中，沟道区133的材料可以为锗化硅。如此，有利于利用锗化硅提高沟道区133的载流子迁移率，以提高晶体管100(参考图1)的导通/关断比例，从而有利于提高半导体结构的电学性能。

在一些实施例中，结合参考图1和图7，沟道区133在第一方向X上具有相对的第一侧a和第二侧b，第一端113和第二端123位于第一侧a，栅极结构102位于第二侧b，栅极结构102与沿第二方向Y上间隔排布的多个沟道区133对应。

需要说明的是，图1至图6中均以栅极结构102与沿第二方向Y上间隔排布的2个沟道区133对应为示例，实际应用中，对栅极结构102与沿第二方向Y上间隔排布的沟道区133的数量不做限制。

栅极结构102至少包含以下四种实施例：

在一些实施例中，参考图1至图8，栅极结构102包括栅介质层112和栅极122，栅介质层112和栅极122均沿第二方向Y延伸，不同区域的栅介质层112在第一方向X上的宽度相等，且栅介质层112与沟道区133一一对应。

在另一些实施例中，参考图9中的9a，栅极结构102包括栅介质层112和栅极122，其中，栅极122沿第二方向Y延伸；栅介质层112与第一端113正对的区域嵌入栅极122中，而且，栅介质层112与第二端123正对的区域嵌入栅极122中，沿垂直于第三方向Z的平面上，栅介质层112的截面形状为U形。

可以理解的是，与第一端113和第二端123正对的栅介质层112均嵌入栅极122中，如此，使得栅介质层112沿第二方向Y上的不同区域在第一方向X上的宽度不同，有利于增大与第一端113和第二端123正对的栅介质层112在第一方向X上的宽度，从而有利于降低晶体管100(参考图1)的漏电流，以提高半导体结构的电学性能。

在又一些实施例中，参考图9中的9b，栅极结构102包括栅介质层112和栅极122，其中，栅极122沿第二方向Y延伸；栅介质层112与第二端123正对的区域嵌入栅极122中，沿垂直于第三方向Z的平面上，栅介质层112的截面形状为L形。如此，有利于增大与第二端123正对的栅介质层112在第一方向X上的宽度，从而有利于降低晶体管100(参考图1)的漏电流。

在再一些实施例中，栅介质层112与第一端113正对的区域嵌入栅极122中，沿垂直于第三方向Z的平面上，栅介质层112的截面形状也为L形。如此，有利于增大与第一端113正对的栅介质层112在第一方向X上的宽度，从而有利于降低晶体管100(参考图1)的漏电流。

上述实施例中，栅极122可以与沿第二方向Y上间隔排布的多个栅介质层112接触连接，即多个晶体管100可以共用同一栅极122。本公开一实施例对栅极122接触连接的沿第二方向Y上间隔排布的栅介质层112的数量不做限制。

以下对位线101和下电极层104与晶体管100之间的排布方式进行详细说明。

在一些实施例中，参考图7中的7a，栅极结构102在第一方向X上具有相对的第三侧c和第四侧d，一沟道区133位于第三侧c，另一沟道区133位于第四侧d；第一端113、第二端123、位线101和下电极层104构成组合结构，组合结构和沟道区133一一对应，沿第一方向X上相邻的两个组合结构呈中心对称。

在另一些实施例中，参考图7中的7b，栅极结构102在第一方向X上具有相对的第三侧c和第四侧d，一沟道区133位于第三侧c，另一沟道区133位于第四侧d；第一端113、第二端123、位线101和下电极层104构成组合结构，组合结构和沟道区133一一对应，沿第一方向X上相邻的两个组合结构呈轴对称。

上述两种实施例中，栅极结构102中，栅极122沿第一方向X上相对的两侧均具有栅介质层112，即沿第一方向X上相邻的两个晶体管100(参考图1)可以共用同一栅极122，如此，有利于进一步提高半导体结构的集成密度。

在又一些实施例中，参考图8，第一端113、第二端123、位线101和下电极层104构成组合结构，组合结构和沟道区133一一对应，沿第二方向Y上相邻的两个组合结构呈轴对称。可以理解的是，相邻组合结构中的第一端113相邻，即相邻组合结构中的第二区124相邻。

在再一些实施例中，参考图1，沿第二方向Y上可以依次间隔排布的多个组合结构。可以理解的是，相邻组合结构中一者的第二端123与另一者的第一端113相邻，即相邻组合结构中一者的第三区134与另一者的位线101和第二区124相邻。

需要说明的是，图9中示意出的呈L形或U形的栅介质层112也可以适用于图1至图8所示的半导体结构中。

在一些实施例中，参考图7至图9，第一端113与位线101接触的至少部分区域可以包括金属半导体化合物153，第二端123与下电极层104接触的至少部分区域可以包括金属半导体化合物153。可以理解的是，第二端123中的金属半导体化合物153沿第一方向X上的延伸的侧壁被第二隔离层115(参考图3)包裹。

需要说明的是，在实际应用中，可以仅仅是第一端113与位线101接触的至少部分区域包括金属半导体化合物153；或者，仅仅是第二端123与下电极层104接触的至少部分区域可以包括金属半导体化合物153；或者，参考图1至图6，第一端113和第二端123中均不包含金属半导体化合物153。

在另一些实施例中，继续参考图7至图9，第一端113与位线101接触的至少部分区域可以包括金属半导体化合物153，下电极层104与第二端123接触的部分区域包括金属半导体化合物153。可以理解的是，下电极层104中的金属半导体化合物153沿第一方向X上的延伸的侧壁被电容介电层164包裹。

需要说明的是，在实际应用中，可以仅仅是第一端113与位线101接触的至少部分区域包括金属半导体化合物153；或者，仅仅是下电极层104与第二端123接触的至少部分区域可以包括金属半导体化合物153；或者，参考图1至图6，第一端113和下电极层104中均不包含金属半导体化合物153。

此外，上述实施例中，第一端113与位线101接触的至少部分区域包括金属半导体化合物153，金属半导体化合物153相较于未金属化的半导体材料而言，具有相对较小的电阻率，因此，相较于未被金属化处理的第一端113而言，第一端113的电阻率更小，从而有利于降低第一端113的电阻，且降低第一端113与位线101之间的接触电阻，以进一步改善半导体结构的电学性能。同理，第二端123与下电极层104接触的至少部分区域包括金属半导体化合物153，相较于未被金属化处理的第二端123而言，第二端123的电阻率更小，从而有利于降低第二端123的电阻；或者，下电极层104与第二端123接触的至少部分区域包括金属半导体化合物153，相较于未被金属化处理的下电极层104而言，下电极层104的电阻率更小，从而有利于降低下电极层104的电阻，如此，有利于降低第二端123与下电极层104之间的接触电阻，以进一步改善半导体结构的电学性能。

在一些实施例中，第一端113与位线101接触的部分区域包括金属半导体化合物153；在另一些实施例中，根据实际需求，第一端113与位线101接触的全部区域可以包括金属半导体化合物153。在一些实施例中，第二端123与下电极层104接触的部分区域包括金属半导体化合物153；在另一些实施例中，根据实际需求，第二端123与下电极层104接触的全部区域可以包括金属半导体化合物153。

需要说明的是，图7至图9中为示意出金属半导体化合物153，对不包含金属半导体化合物153的第一端113采用不同的填充方式绘制，实际金属半导体化合物153为第一端113的一部分。同理，位于第二端123中的金属半导体化合物153为第二端123的一部分，或者，位于第一子下电极层144中的金属半导体化合物153为第一子下电极层144的一部分。

在一些实施例中，半导体结构还可以包括：第五隔离层145，位于沿第三方向Z上相邻的栅极122之间，以实现相邻栅极122之间的绝缘，且第五隔离层145还环绕栅介质层112沿第一方向X延伸的侧壁以及环绕沟道区133沿第一方向X延伸的侧壁，以实现相邻沟道区133之间的绝缘；第一介质层116，环绕第一端113沿第一方向X延伸的至少部分侧壁以及环绕第二端123沿第一方向X延伸的至少部分侧壁，以实现第一端113和第二端123之间的绝缘。

需要说明的是，为了示意出第一端11和第二端123与第一介质层116的位置关系，图2中以透视的绘制方式绘制第一介质层116。

综上所述，位线101和下电极层104均可以位于栅极结构102的同侧，且位线101与局部的下电极层104正对，以提供一种新型的下电极层104，如此，在降低位线101和下电极层104整体在半导体结构中的占用空间的同时，有利于提高下电极层104的表面积。后续基于下电极层104设计电容结构时，下电极层104的表面积的增加有利于提高下电极层104、电容介电层164和上电极层174三者构成的电容结构的电容量，而且，电容介电层164和上电极层174均可以位于位线101和下电极层104围成的空间内，有利于降低电容结构、位线101和晶体管100三者构成的存储结构的尺寸，从而有利于在保证半导体结构较高的集成密度的同时，提高半导体结构整体的电学性能。

本公开另一实施例还提供一种半导体结构的制造方法，用于制备前述实施例提供的半导体结构。以下将结合图1至图34对本公开另一实施例提供的半导体结构的制造方法进行详细说明。图10至图34为本公开另一实施例提供的半导体结构的制造方法各步骤对应的局部示意图。

需要说明的是，与前述实施例相同或相应的部分在此不再赘述。此外，图10至图34中部分附图是半导体结构的制造方法各步骤对应的局部俯视示意图；图10至图34中剩余附图是局部俯视示意图沿第一截面方向AA1和/或第二截面方向BB1和/或第三截面方向CC1的局部剖面示意图。

参考图1至图31，半导体结构的制造方法包括：形成沿第一方向X排布的半导体通道103和位线101，沿第二方向Y上，半导体通道103具有相对的第一端113和第二端123，位线101沿第三方向Z延伸且与第一端113接触连接；形成沿第二方向Y延伸的栅极结构102，栅极结构102与半导体通道103沿第二方向Y延伸的部分侧壁正对，第一方向X、第二方向Y和第三方向Z两两相交，半导体通道103和栅极结构102构成晶体管100；形成与第二端123接触连接的下电极层104，下电极层104包括：沿第二方向Y延伸的第一区114，以及均沿第一方向X延伸的第二区124和第三区134，第一区114连接第二区124和第三区134，第三区134与第二端123接触连接，第二区124与位线101沿第一方向X正对，且位线101和下电极层104之间具有间隔。

以下对半导体结构的形成步骤进行详细说明。需要说明的是，为了便于描述，后续主要以图2至图5所示的半导体结构为示例进行阐述。

在一些实施例中，形成下电极层104的包括如下步骤：

参考图10和图11，提供基底110；在基底110上形成沿第三方向Z上堆叠的多层堆叠结构120，沿第三方向Z上，堆叠结构120包括依次堆叠的第一半导体层130和第二半导体层140；对堆叠结构120进行图形化处理，以形成沿第二方向Y交替排列的第一开口107和第二开口117，第一开口107沿第三方向Z贯穿堆叠结构120，沿垂直于第三方向Z的平面上，第二开口117的截面形状为U形。

需要说明的是，第一开口107和第二开口117贯穿堆叠结构120在第三方向Z上的厚度。

在一个例子中，第一半导体层130的材料可以为锗化硅，第二半导体层140的材料可以为硅。

参考图12至图15，形成沿第二方向Y延伸的第三隔离层125，第三隔离层125位于第一开口107和第二开口117中，第三隔离层125将第一开口107划分为沿第一方向X排布的第三开口127和第四开口137。

参考图12至图17，去除围成第三开口127的第一半导体层130，且去除围成第四开口137的部分第二半导体层140，以形成第一凹槽147，剩余第二半导体层140作为第一子下电极层144(参考图6)。

以下对形成第三隔离层125和第一凹槽147进行详细说明。

参考图14和图15，位于第一开口107和第二开口117中的第三隔离层125沿第三方向Z延伸，贯穿堆叠结构120(参考图10)在第三方向Z上的厚度。

在一些实施例中，在形成第一开口107和第二开口117之后，在形成下电极层104之前，制造方法可以包括如下步骤：

参考图12和图13，形成第二介质层126，第二介质层126填充满第三开口127和第四开口137，且第二介质层126还覆盖堆叠结构120远离基底110的顶面。

参考图10，剩余堆叠结构120包括沿第一方向X依次排列的第一部分160和第二部分170，部分第一开口107和部分第二开口117位于第一部分160，剩余第一开口107和剩余第二开口117位于第二部分170，且第二开口117为U形开口，U形开口的缺口位于第二部分170。第一部分160中的第二半导体层140所占据的空间后续用于形成栅极结构102和半导体通道103，且将沿第二方向Y上的半导体通道103间隔开来，使得栅极结构102与沿第二方向Y上间隔排布的多个半导体通道103对应。此外，第二部分170中的第二半导体层140所占据的空间后续用于形成位线101和下电极层104。

参考图10至图13，在形成第二介质层126之后，去除第一部分160中的第一半导体层130以形成第一间隙(图中未示出)，即去除围成第三开口127的第一半导体层130，以形成填充满第一间隙的第三介质层136。

参考图12至图15，刻蚀与第三介质层136接触连接的部分第二介质层126，以形成第二间隙(图中未示出)，位于第一开口107和第二开口117中的第二间隙贯穿堆叠结构120(参考图10)在第三方向Z上的厚度，剩余第二间隙露出距离基底110最远的第二半导体层140的顶面；形成填充满第二间隙的第三隔离层125。

参考图14至图17，去除未与第三隔离层125沿第三方向Z正对的第一半导体层130，以形成第三空隙(图中未示出)：形成填充满第三空隙的第四介质层146；第二部分170中，与第三隔离层125接触连接的第二半导体层140在第二方向Y上具有第一端部和第二端部，去除围成第四开口137的部分第二半导体层140包括：去除第一端部和第二端部中的任一者，且去除与被去除的第二半导体层140正对的第四介质层146，以形成第一凹槽147，剩余第二半导体层140作为第一子下电极层144(参考图6)。需要说明的是，上述以先形成第四介质层146，再形成第一凹槽147为示例，实际应用中，可根据实际需求调整形成第四介质层146和第一凹槽147的顺序。此外，剩余第二半导体层140指的是第二部分170中剩余的第二半导体层140。

在一个例子中，第二介质层126的材料、第三介质层136的材料和第四介质层146的材料均可以为氧化硅。

在一些实施例中，在形成第一子下电极层144之后，在形成第二子下电极层154之前，制造方法还可以包括：参考图18和图19，去除第三隔离层125以及与第三隔离层125沿第三方向Z正对的第一半导体层130，以露出部分第二半导体层140，和形成第一间隔157，第一凹槽147和第一间隔157连通构成第一空穴167。

可以理解的是，与第三隔离层125沿第三方向Z正对的第一半导体层130指的是：将垂直于第三方向Z的平面作为参考平面，在参考平面上的正投影位于第三隔离层125在参考平面上的正投影中的第一半导体层130。参考图18至图21，形成第四隔离层135，第四隔离层135填充满第一空穴167。

在一些实施例中，在形成第四隔离层135之后，在形成第二子下电极层154之前，形成半导体通道103的步骤可以包括：

参考图22，去除第四隔离层135远离第一子下电极层144一侧的部分第一半导体层130，以形成第二空穴177，第二空穴177与第一开口107(参考图16))具有间隔。在一些实施例中，在去除第四隔离层135远离第一子下电极层144一侧的部分第一半导体层130的步骤中，还去除与被去除的第一半导体层130沿第三方向Z正对的第二介质层126和第三介质层136。

可以理解的是，与被去除的第一半导体层130沿第三方向Z正对的第二介质层126指的是：将垂直于第三方向Z的平面作为参考平面，在参考平面上的正投影位于被去除的第一半导体层130在参考平面上的正投影中的第二介质层126。与被去除的第一半导体层130沿第三方向Z正对的第三介质层136指的是：将垂直于第三方向Z的平面作为参考平面，在参考平面上的正投影位于被去除的第一半导体层130在参考平面上的正投影中的第三介质层136。

参考图23和图24，形成填充满第二空穴177的第五隔离层145。

以下对如何形成沟道区133进行详细说明。

在一些实施例中，结合参考图24和图25，刻蚀剩余的第二半导体层140，以形成第二间隔187，第二间隔187露出的剩余的第二半导体层140作为半导体通道103的沟道区133。如此，第一端113、第二端123和沟道区133可以为一体成型结构。在一个例子中，沟道区133的材料为硅。

在另一些实施例中，在形成第二间隔187之后，形成半导体通道103的步骤还可以包括：结合参考图25和图26，在第二间隔187露出的剩余的第二半导体层140表面形成第三半导体层150。

在一些实施中，形成第三半导体层150的方法包括：基于剩余的第二半导体层140采用外延生长工艺形成第三半导体层150。如此，有利于提高形成的第三半导体层150的致密度，降低第三半导体层150自身的缺陷态密度，则后续以第三半导体层150作为沟道区133时，有利于提高沟道区133的电学性能，以提高晶体管100(参考图1)的导通/关断比例。在一个例子中，第三半导体层150的材料，即沟道区133的材料为锗化硅。

上述两种形成沟道区133的实施例中，形成栅极结构102的步骤可以包括：形成填充满剩余的第二间隔187中的栅极结构102。

在一些实施例中，继续参考图25和图26，在形成第三半导体层150之后，在去除剩余第二半导体层140之前，形成栅极结构102的步骤可以包括：在第三半导体层150远离第二半导体层140的一侧形成栅介质层112，栅介质层112与第三半导体层150一一对应；形成栅极122，栅极122和栅介质层112共同填充满剩余的第二间隔187。

参考图27，去除位于第三开口127(参考图16)远离第四隔离层135一侧的第二半导体层140，第三半导体层150作为半导体通道103的沟道区133。

需要说明的是，去除的第二半导体层140与第三半导体层150沿第一方向X正对，位于第四隔离层135靠近第三开口127的一侧的剩余的第二半导体层140作为初始第一端和初始第二端123(参考图5)。结合参考图26和图27，在除位于第三开口127(参考图16)远离第四隔离层135一侧的第二半导体层140的步骤中，还去除部分第二介质层126和部分第三介质层136，以形成通孔108，通孔108与第三半导体层150一一对应。

可以理解的是，去除的第二半导体层140与第三半导体层150沿第一方向X正对指的是：将垂直于第一方向X的平面作为参考平面，第三半导体层150在参考平面上的正投影位于去除的第二半导体层140在参考平面上的正投影中。

结合参考图27和图28，形成第五介质层156，第五介质层156填充满通孔108。可以理解的是，第五介质层156和剩余的第二介质层126和第三介质层136共同构成图2至图5所示结构中的第一介质层116。

以下对形成金属半导体化合物153和第二子下电极层的步骤进行详细介绍。

在一些实施例中，参考图18和图19，在形成第一空穴167之后，在形成第四隔离层135之前，制造方法还包括：对第一空穴167露出的第二半导体层140进行金属化处理，以形成包含金属半导体化合物153(参考图7)的第二端123(参考图7)。

可以理解的是，第一空穴167露出的第二半导体层140包括第二端123和后续刻蚀初始第一端形成的第一端113，在对第一空穴167露出的第二半导体层140进行金属化处理的步骤中，不仅使得第一端113包含金属半导体化合物153，还使得第二端123包含金属半导体化合物153。在形成金属半导体化合物之后，再形成第二子下电极层。

在另一些实施例中，形成金属半导体化合物153和第二子下电极层包括如下步骤：

结合参考图27和图28，去除第四介质层146和位于第四隔离层135远离第五介质层156一侧的第二介质层126，以露出第一子下电极层144未与第四隔离层135接触的表面。

可以理解的是，位于第四隔离层135靠近第五介质层156一侧的第二半导体层140可以作为初始第一端163和第二端123，后续通过刻蚀初始第一端163形成第一端113(参考图4)。

参考图29和图30，形成初始第二子下电极层184，初始第二子下电极层184保形覆盖第一子下电极层144未与第四隔离层135接触的表面；形成第六介质层166，第六介质层166位于初始第二子下电极层184远离第一子下电极层144的表面，且第六介质层166远离基底110的顶面与第四隔离层135远离基底110的顶面齐平。

参考图29至图32，去除第四隔离层135，以形成第三空穴118，对第三空穴118露出的第二半导体层140进行金属化处理，以形成包含金属半导体化合物153(参考图7)的第一端113(参考图7)。

可以理解的是，第三空穴118露出的第二半导体层140包括第一端113和后续刻蚀初始第一端163形成的第一端113，在对第三空穴118露出的第二半导体层140进行金属化处理的步骤中，不仅使得第一端113包含金属半导体化合物153，还使得第二端123包含金属半导体化合物153。

在去除第四隔离层135的步骤中，还去除位于第四隔离层135沿第三方向Z延伸的侧壁上的初始第二子下电极层184，以形成第二子下电极层154，使得第三方向Z上相邻的下电极层104相互间隔，以及第二方向Y上相邻的下电极层104相互间隔。

结合参考图31至图34，形成第六隔离层155，第六隔离层155填充满第三空穴118；去除第六介质层166，以露出第二子下电极层154；形成电容介电层164，电容介电层164覆盖第二子下电极层154远离第一子下电极层144的表面，以及位于第六隔离层155沿第三方向Z上延伸的侧壁；形成上电极层174，上电极层174覆盖电容介电层164远离下电极层104的一侧。在一个例子中，上电极层174远离基底110的顶面不低于第六隔离层155远离基底110的顶面。

在实际应用中，参考图17，在形成第一子下电极层144之后，可以去除第四介质层146和位于第三隔离层125远离第三介质层136一侧的第二介质层126，以露出第一子下电极层144；然后，形成第二子下电极层154，第二子下电极层154覆盖第一子下电极层144未与第三隔离层125接触的表面，第一子下电极层144和第二子下电极层154构成下电极层104。

在一些实施例中，结合参考图33、图34、图2至图5，形成位线101的步骤可以包括：刻蚀第六隔离层155，以形成沿第三方向Z延伸的第三凹槽(图中未示出)，第三凹槽至少位于第一开口107(参考图12)和第二开口117(参考图12)之间，剩余第六隔离层155至少位于第三凹槽和第一子下电极层144之间；形成填充满第三凹槽的位线101。

可以理解的是，在刻蚀第六隔离层155的步骤中，还刻蚀初始第一端163，以形成第一端113。

在另一些实施例中，参考图21，在形成第四隔离层135之后，在形成栅极结构102之前，即可形成位线101。形成位线101的步骤可以包括：刻蚀第四隔离层135，以形成沿第三方向Z延伸的第二凹槽(图中未示出)，第二凹槽至少位于第一开口107(参考图12)和第二开口117(参考图12)之间，剩余第四隔离层135至少位于第二凹槽和第一子下电极层144之间；形成填充满第二凹槽的位线101。可以理解的是，在刻蚀第四隔离层135的步骤中，还刻蚀初始第一端163，以形成第一端113。

需要说明的是，本公开另一实施例提供的制造方法中，在形成第一子下电极层144之后，对形成第二子下电极层154，形成栅极结构102，和形成半导体通道103以及位线101的顺序不做限制，上述实施例仅是形成第二子下电极层154、栅极结构102、半导体通道103以及位线101的一种具体实施例而已。

综上所述，本公开另一实施例提供的制造方法形成的半导体结构中，形成一种新型的下电极层104，位线101和下电极层104均可以位于栅极结构102的同侧，且位线101与局部的下电极层104正对，如此，在降低位线101和下电极层104整体在半导体结构中的占用空间的同时，有利于提高下电极层104的表面积。后续基于下电极层104设计电容结构时，下电极层104的表面积的增加有利于提高下电极层104、电容介电层164和上电极层174三者构成的电容结构的电容量，而且，电容介电层164和上电极层174均可以位于位线101和下电极层104围成的空间内，有利于降低电容结构、位线101和晶体管100三者构成的存储结构的尺寸，从而有利于在保证半导体结构较高的集成密度的同时，提高半导体结构整体的电学性能。

本领域的普通技术人员可以理解，上述各实施方式是实现本公开的具体实施例，而在实际应用中，可以在形式上和细节上对其作各种改变，而不偏离本公开实施例的精神和范围。任何本领域技术人员，在不脱离本公开实施例的精神和范围内，均可作各种改动与修改，因此本公开实施例的保护范围应当以权利要求限定的范围为准。

Claims (20)

1.一种半导体结构，其特征在于，包括：

沿第一方向排布的晶体管和位线；

所述晶体管包括：沿第二方向延伸的栅极结构，以及沿所述第二方向具有相对的第一端和第二端的半导体通道；

所述位线与所述第一端接触连接，且所述位线沿第三方向延伸，所述第一方向、所述第二方向和所述第三方向两两相交；

下电极层，与所述第二端接触连接，所述下电极层包括：沿所述第二方向延伸的第一区，以及均沿所述第一方向延伸的第二区和第三区，所述第一区连接所述第二区和所述第三区，所述第三区与所述第二端接触连接，所述第二区与所述位线沿所述第一方向正对，且所述位线和所述下电极层之间具有间隔。

2.如权利要求1所述的半导体结构，其特征在于，所述第二区在所述第一方向上的长度为第一长度，所述第三区在所述第一方向上的长度为第二长度，所述第二长度大于等于所述第一长度。

3.如权利要求1或2所述的半导体结构，其特征在于，所述下电极层包括第一子下电极层和第二子下电极层，所述第一子下电极层、所述第一端和所述第二端共同构成半导体层，所述半导体层为一体成型结构；所述半导体结构还包括：

第一隔离层，位于所述位线和所述下电极层沿所述第一方向的间隔中，所述半导体层、所述位线和所述第一隔离层围成U形结构；

其中，所述第一子下电极层与所述第二端接触连接，所述第二子下电极层覆盖所述第一子下电极层未与所述第二端接触的表面。

4.如权利要求3所述的半导体结构，其特征在于，还包括：第二隔离层，所述第二隔离层位于所述位线和所述下电极层沿所述第二方向的间隔中，以及位于沿所述第二方向相邻所述第二端的间隔中，所述第一隔离层和所述第二隔离层为一体成型结构。

5.如权利要求1或2所述的半导体结构，其特征在于，沿垂直于所述第三方向的平面上，所述半导体通道的截面形状为U形，所述半导体通道包括连接所述第一端和所述第二端的沟道区，所述沟道区沿所述第二方向延伸，且所述第一端和所述第二端位于所述沟道区沿所述第一方向的同侧。

6.如权利要求5所述的半导体结构，其特征在于，所述沟道区在所述第一方向上具有相对的第一侧和第二侧，所述第一端和所述第二端位于所述第一侧，所述栅极结构位于所述第二侧，所述栅极结构与沿所述第二方向上间隔排布的多个所述沟道区对应。

7.如权利要求6所述的半导体结构，其特征在于，所述栅极结构包括栅介质层和栅极，所述栅介质层和所述栅极均沿所述第二方向延伸，不同区域的所述栅介质层在所述第一方向上的宽度相等，且所述栅介质层与所述沟道区一一对应。

8.如权利要求6所述的半导体结构，其特征在于，所述栅极结构包括栅介质层和栅极，其中，所述栅极沿所述第二方向延伸；所述栅介质层与所述第一端正对的区域嵌入所述栅极中，和/或，所述栅介质层与所述第二端正对的区域嵌入所述栅极中，沿垂直于所述第三方向的平面上，所述栅介质层的截面形状为L形或U形。

9.如权利要求7或8所述的半导体结构，其特征在于，所述栅极结构在所述第一方向上具有相对的第三侧和第四侧，一所述沟道区位于所述第三侧，另一所述沟道区位于所述第四侧；所述第一端、所述第二端、所述位线和所述下电极层构成组合结构，所述组合结构和所述沟道区一一对应，沿所述第一方向上相邻的两个所述组合结构呈轴对称或中心对称。

10.如权利要求7或8所述的半导体结构，其特征在于，所述第一端、所述第二端、所述位线和所述下电极层构成组合结构，所述组合结构和所述沟道区一一对应，沿所述第二方向上相邻的两个所述组合结构呈轴对称。

11.如权利要求5所述的半导体结构，其特征在于，所述沟道区的材料包括硅或者锗化硅。

12.如权利要求1所述的半导体结构，其特征在于，所述第一端与所述位线接触的至少部分区域包括金属半导体化合物，所述第二端与所述下电极层接触的至少部分区域包括所述金属半导体化合物；或者，所述第一端与所述位线接触的至少部分区域包括所述金属半导体化合物，所述下电极层与所述第二端接触的部分区域包括所述金属半导体化合物。

13.一种半导体结构的制造方法，其特征在于，包括：

形成沿第一方向排布的半导体通道和位线，沿第二方向上，所述半导体通道具有相对的第一端和第二端，所述位线沿第三方向延伸且与所述第一端接触连接；

形成沿第二方向延伸的栅极结构，所述栅极结构与所述半导体通道沿所述第二方向延伸的部分侧壁正对，所述第一方向、所述第二方向和所述第三方向两两相交，所述半导体通道和所述栅极结构构成晶体管；

形成与所述第二端接触连接的下电极层，所述下电极层包括：沿所述第二方向延伸的第一区，以及均沿所述第一方向延伸的第二区和第三区，所述第一区连接所述第二区和所述第三区，所述第三区与所述第二端接触连接，所述第二区与所述位线沿所述第一方向正对，且所述位线和所述下电极层之间具有间隔。

14.如权利要求13所述的制造方法，其特征在于，形成所述下电极层的步骤包括：

提供基底；

在所述基底上形成沿所述第三方向上堆叠的多层堆叠结构，沿所述第三方向上，所述堆叠结构包括依次堆叠的第一半导体层和第二半导体层；

对所述堆叠结构进行图形化处理，以形成沿所述第二方向交替排列的第一开口和第二开口，所述第一开口沿所述第三方向贯穿所述堆叠结构，沿垂直于所述第三方向的平面上，所述第二开口的截面形状为U形；

形成沿所述第二方向延伸的第三隔离层，所述第三隔离层位于所述第一开口和所述第二开口中，所述第三隔离层将所述第一开口划分为沿所述第一方向排布的第三开口和第四开口；

去除围成所述第三开口的所述第一半导体层，且去除围成所述第四开口的部分所述第二半导体层，以形成第一凹槽，剩余所述第二半导体层作为第一子下电极层；

形成第二子下电极层，所述第二子下电极层覆盖所述第一子下电极层未与所述第三隔离层接触的表面，所述第一子下电极层和所述第二子下电极层构成所述下电极层。

15.如权利要求14所述的制造方法，其特征在于，在形成所述第一子下电极层之后，在形成所述第二子下电极层之前，还包括：

去除所述第三隔离层以及与所述第三隔离层沿所述第三方向正对的所述第一半导体层，以露出部分所述第二半导体层，和形成第一间隔，所述第一凹槽和所述第一间隔连通构成第一空穴；

形成第四隔离层，所述第四隔离层填充满所述第一空穴。

16.如权利要求15所述的制造方法，其特征在于，形成所述半导体通道的步骤包括：

去除所述第四隔离层远离所述第一子下电极层一侧的部分所述第一半导体层，以形成第二空穴，所述第二空穴与所述第一开口具有间隔；

形成填充满所述第二空穴的第五隔离层；

刻蚀剩余的所述第二半导体层，以形成第二间隔，所述第二间隔露出的剩余的所述第二半导体层作为所述半导体通道的沟道区。

17.如权利要求16所述的制造方法，其特征在于，形成所述半导体通道的步骤还包括：在所述第二间隔露出的剩余的所述第二半导体层表面形成第三半导体层；

去除位于所述第三开口远离所述第四隔离层一侧的所述第二半导体层，所述第三半导体层作为所述半导体通道的沟道区。

18.如权利要求16或17所述的制造方法，其特征在于，形成所述栅极结构的步骤包括：形成填充满剩余的所述第二间隔中的所述栅极结构。

19.如权利要求15所述的制造方法，其特征在于，在形成所述第一空穴之后，在形成所述第四隔离层之前，还包括：

对所述第一空穴露出的所述第二半导体层进行金属化处理，以形成包含金属半导体化合物的所述第二端。

20.如权利要求15或19所述的制造方法，其特征在于，形成所述位线的步骤包括：

刻蚀所述第四隔离层，以形成沿所述第三方向延伸的第二凹槽，所述第二凹槽至少位于所述第一开口和所述第二开口之间，剩余所述第四隔离层至少位于所述第二凹槽和所述第一子下电极层之间；

形成填充满所述第二凹槽的所述位线。