CN117174591A - 一种屏蔽栅沟槽mos器件及其制备方法 - Google Patents

Abstract

本发明提供一种屏蔽栅沟槽MOS器件及其制备方法，该屏蔽栅沟槽MOS器件包括半导体层、第一和二介电层、屏蔽栅层、隔离层、栅介质层、栅导电层、顶层导电层及各电极结构，其中，半导体层包括多个沟槽，沟槽中定义有第一、二端部区及栅极区；第一介电层覆盖沟槽内壁及底面；屏蔽栅层填充沟槽，栅极区中第一介电层与屏蔽栅层上表面低于半导体层上表面；隔离层覆盖屏蔽栅层显露表面；栅介质层覆盖沟槽显露内壁，栅导电层覆盖沟槽内壁上的栅介质层表面且其中设有凹槽；第二介电层覆盖栅导电层显露表面；顶层导电层填充凹槽；各电极结构分别与器件对应部分电连接。本发明通过设置顶层导电层，顶层导电层的不同接电方式，使器件可以应用不同电路。

Description

一种屏蔽栅沟槽MOS器件及其制备方法

技术领域

本发明属于半导体集成电路制造领域，涉及一种屏蔽栅沟槽MOS器件及其制备方法。

背景技术

在功率MOS(金属-氧化物半导体场效应晶体管)器件中，由于屏蔽栅功率器件比传统沟槽MOS更低的导通电阻、更快的开关速度等优点，被广泛应用。屏蔽栅沟槽MOS器件的栅源寄生电容影响器件的性能，不同性能的器件适用于不同的应用场景，如图1所示，为屏蔽栅沟槽MOS器件的剖面结构示意图，包括半导体层01、沟槽011、场氧层012、屏蔽栅层013、隔离层014、栅介质层02及栅导电层03，该器件的栅源寄生电容适中，器件的性能较为均衡，器件可以应用于中低频电路中，当器件的栅源寄生电容较小时，器件的开关速度快，从而可以将器件应用于高频电路中，而器件的栅源寄生电容较大，且器件的反馈传输电容与输入电容的比值较小时，器件的栅极电压峰值较小，且器件的开关震荡性能及器件的稳定性较好，器件可以应用于对稳定性要求较高的电路中，但是由于器件结构的限制，目前，应用于各种电路中的屏蔽栅沟槽MOS器件的应用范围比较单一，一种器件只能应用于一种对应要求的电路中，不能应用于多种不同需求的电路中，使器件的应用范围较小。

因此，急需寻找一种器件能够同时应用于多种电路中的屏蔽栅沟槽MOS器件。

发明内容

鉴于以上所述现有技术的缺点，本发明的目的在于提供一种屏蔽栅沟槽MOS器件及其制备方法，用于解决现有技术中一种屏蔽栅沟槽MOS器件只能应用到一种电路中的问题。

为实现上述目的及其他相关目的，本发明提供了一种屏蔽栅沟槽MOS器件的制备方法，包括以下步骤：

提供一半导体层，并于所述半导体层中形成多个沿X方向间隔排列的沟槽，且所述沟槽的开口向上且沿Y方向延伸，所述X方向与所述Y方向垂直；

于所述沟槽中依次形成介电材料层及屏蔽栅材料层，所述介电材料层位于所述沟槽的内壁与底面并包裹所述屏蔽栅材料层的侧壁与底面；

在所述沟槽中定义沿Y方向依次设置的第一端部区、栅极区及第二端部区，刻蚀所述栅极区中的所述屏蔽栅材料层，刻蚀后剩余的所述屏蔽栅材料层作为屏蔽栅层；

于所述沟槽中形成覆盖所述屏蔽栅层显露表面的隔离材料层，同步刻蚀所述栅极区的所述介电材料层及所述隔离材料层以得到第一介电层及隔离层；

于所述栅极区中依次形成覆盖所述第一介电层上方的所述沟槽显露内壁的栅介质层及填充所述沟槽的栅导电层，形成贯穿所述栅导电层的凹槽；

形成至少覆盖所述栅导电层显露表面的第二介电层及填充所述凹槽的顶层导电层；

形成与所述栅导电层电连接的栅极结构，形成与所述顶层导电层电连接的选择电极结构，形成与所述屏蔽栅层及位于所述半导体层上表层的源区电连接的源极结构。

可选地，所述凹槽沿Y方向尺寸不大于所述栅导电层沿Y方向的尺寸。

可选地，所述半导体层的上表层还设有与所述源区导电类型相反的体区，所述体区的底面不低于所述栅导电层的底面，所述源区位于所述体区的上表层。

可选地，形成所述顶层导电层之后，形成所述源极结构、所述选择电极结构及所述栅极结构之前，还包括形成层间介质层、第一接触孔、第二接触孔、第三接触孔及栅极接触孔的步骤，所述层间介质层位于所述半导体层的上方且覆盖所述顶层导电层显露表面，所述第一接触孔、所述第二接触孔、所述第三接触孔及所述栅极接触孔均贯穿所述层间介质层，所述第一接触孔位于所述第一端部区与所述第二端部区的正上方且底面显露出所述屏蔽栅层，所述第二接触孔位于沿X方向相邻两个所述沟槽之间的所述半导体层的上方且底面显露出所述源区，所述栅极接触孔的底面显露出所述栅导电层，所述第三接触孔的底面显露出所述顶层导电层。

可选地，所述栅极结构包括第一金属层及电连接所述第一金属层与所述栅导电层的第一填充部，所述第一金属层位于所述层间介质层的上表面，所述第一填充部填充所述栅极接触孔；所述源极结构包括第二金属层及电连接所述第二金属层与所述屏蔽栅层和所述源区的第二填充部，所述第二金属层位于所述层间介质层的上表面，所述第二填充部填充所述第一接触孔及所述第二接触孔；所述选择电极结构包括第三金属层及电连接所述顶层导电层与所述第三金属层的第三填充部，所述第三金属层位于所述层间介质层的上表面，所述第三填充部填充所述第三接触孔。

可选地，器件中还设有与所述半导体层的底面电连接的漏极。

可选地，所述栅极结构与所述选择电极结构电连接。

可选地，所述源极结构与所述选择电极结构电连接。

可选地，所述选择电极结构浮空。

本发明还提供了一种屏蔽栅沟槽MOS器件，包括：

半导体层，包括多个沿X方向间隔排列的沟槽，所述沟槽的开口向上且沿Y方向延伸，在所述沟槽中定义有沿Y方向依次设置的第一端部区、栅极区及第二端部区，所述X方向与所述Y方向垂直；

第一介电层，覆盖所述沟槽的内壁及底面，位于所述栅极区的所述第一介电层的上表面低于所述半导体层的上表面；

屏蔽栅层，填充所述沟槽，位于所述栅极区的所述屏蔽栅层的上表面低于所述第一介电层的上表面，位于所述第一端部区和所述第二端部区的所述第一介电层及所述屏蔽栅层的上表面与所述半导体层的上表面齐平；

隔离层，覆盖所述屏蔽栅层的显露表面，所述栅极区中所述隔离层与所述第一介电层的上表面齐平；

栅介质层及栅导电层，所述栅介质层至少覆盖所述第一介电层上方的所述沟槽显露内壁，所述栅导电层至少覆盖所述沟槽沿X方向内壁上显露的所述栅介质层表面，且所述栅导电层中设有贯穿所述栅导电层的凹槽；

第二介电层，至少覆盖所述栅导电层的显露表面；

顶层导电层，填充所述凹槽；

栅极结构、选择电极结构及源极结构，所述栅极结构与所述栅导电层电连接，所述选择电极结构与所述顶层导电层电连接，所述源极结构与所述屏蔽栅层及位于所述半导体层上表层的源区电连接。

如上所述，本发明的屏蔽栅沟槽MOS器件及其制备方法通过改进器件的结构，于所述栅导电层中形成贯穿所述栅导电层的所述顶层导电层，所述顶层导电层的底面不高于所述隔离层的上表面且不低于所述隔离层的下表面，所述顶层导电层与所述栅导电层通过所述第二介电层隔离，所述选择电极结构将所述顶层导电层单独引出，将所述选择电极结构与所述栅极结构电连接时，所述顶层导电层相当于所述栅导电层的一部分，器件的栅源寄生电容适中且性能较为均衡，使器件可以适用于中低频电路中，将所述选择电极结构与所述源极结构电连接时，所述顶层导电层相当于所述屏蔽栅层的一部分，器件的栅源寄生电容较大，同时可以减小器件的开关震荡，降低器件的反馈传输电容与输入电容的比值，继而降低器件的栅极峰值电压，提高器件的抗冲击能力，提高器件的稳定性，使器件可以应用于稳定性要求高的电路中；将所述选择电极结构浮空设置时，所述顶层导电层对器件的寄生电容无贡献，器件的栅源寄生电容较小，可以提升器件的开关速度，使器件可以应用于高频电路中，通过所述选择电极结构单独引出顶层导电层，使顶层导电层可以灵活选择接电方式，使器件可以应用于不同需求的电路中，扩大了器件的应用范围，且制备方法简单，具有高度产业利用价值。

附图说明

图1显示为屏蔽栅沟槽MOS器件的剖面结构示意图。

图2显示为本发明的屏蔽栅沟槽MOS器件的制备方法的工艺流程图。

图3显示为本发明的屏蔽栅沟槽MOS器件的制备方法的形成沟槽后的剖面结构示意图。

图4显示为本发明的屏蔽栅沟槽MOS器件的制备方法的形成屏蔽栅层后的结构示意图。

图5显示为本发明的屏蔽栅沟槽MOS器件的制备方法的形成隔离层后的结构示意图。

图6显示为本发明的屏蔽栅沟槽MOS器件的制备方法的形成凹槽后的结构示意图。

图7显示为本发明的屏蔽栅沟槽MOS器件的制备方法的形成第二介电层后的结构示意图。

图8显示为本发明的屏蔽栅沟槽MOS器件的制备方法的形成顶层导电层后的结构示意图。

图9显示为图8中结构的aa面的剖面结构示意图。

图10显示为图8中结构的bb面的剖面结构示意图。

图11显示为发明的屏蔽栅沟槽MOS器件的制备方法的形成栅极接触孔、第一接触孔、第二接触孔及第三接触孔后的结构示意图。

图12显示为发明的屏蔽栅沟槽MOS器件的制备方法的形成栅极结构、选择电极结构及源极结构后的结构示意图。

图13显示为发明的屏蔽栅沟槽MOS器件的制备方法的栅极结构与选择电极结构电连接后的结构示意图。

图14显示为发明的屏蔽栅沟槽MOS器件的制备方法的选择电极结构与源极结构电连接后的结构示意图。

附图标号说明

01 半导体层

011 沟槽

012 场氧层

013 屏蔽栅层

014 隔离层

02 栅介质层

03 栅导电层

1 半导体层

11 沟槽

111 第一端部区

112 栅极区

113 第二端部区

12 第一介电层

121 介电材料层

13 屏蔽栅层

131 屏蔽栅材料层

14 隔离层

141 隔离材料层

2 栅介质层

3 栅导电层

31 凹槽

32 第二介电层

33 顶层导电层

4 第一接触孔

41 第二接触孔

42 第三接触孔

43 栅极接触孔

5 栅极结构

51 第一金属层

6 选择电极结构

61 第三金属层

7 源极结构

71 第二金属层

具体实施方式

以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。

请参阅图2至图14。需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图式中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。

实施例一

本实施例提供一种屏蔽栅沟槽MOS器件的制备方法，如图2所示，为所述屏蔽栅沟槽MOS器件的制备方法的工艺流程图，包括以下步骤：

S1：提供一半导体层，并于所述半导体层中形成多个沿X方向间隔排列的沟槽，且所述沟槽的开口向上且沿Y方向延伸，所述X方向与所述Y方向垂直；

S2：于所述沟槽中依次形成介电材料层及屏蔽栅材料层，所述介电材料层位于所述沟槽的内壁与底面并包裹所述屏蔽栅材料层的侧壁与底面；

S3：在所述沟槽中定义沿Y方向依次设置的第一端部区、栅极区及第二端部区，刻蚀所述栅极区中的所述屏蔽栅材料层，刻蚀后剩余的所述屏蔽栅材料层作为屏蔽栅层；

S4：于所述沟槽中形成覆盖所述屏蔽栅层显露表面的隔离材料层，同步刻蚀所述栅极区的所述介电材料层及所述隔离材料层以得到第一介电层及隔离层；

S5：于所述栅极区中依次形成覆盖所述第一介电层上方的所述沟槽显露内壁的栅介质层及填充所述沟槽的栅导电层，形成贯穿所述栅导电层的凹槽；

S6：形成至少覆盖所述栅导电层显露表面的第二介电层及填充所述凹槽的顶层导电层；

S7：形成与所述栅导电层电连接的栅极结构，形成与所述顶层导电层电连接的选择电极结构，形成与所述屏蔽栅层及位于所述半导体层上表层的源区电连接的源极结构。

请参阅图3至图4，执行所述步骤S1、所述步骤S2及所述步骤S3：提供一半导体层1，并于所述半导体层1中形成多个沿X方向间隔排列的沟槽11，且所述沟槽11的开口向上且沿Y方向延伸，所述X方向与所述Y方向垂直；于所述沟槽11中依次形成介电材料层121及屏蔽栅材料层(未图示)，所述介电材料层121位于所述沟槽11的内壁与底面并包裹所述屏蔽栅材料层的侧壁与底面；在所述沟槽11中定义沿Y方向依次设置的第一端部区111、栅极区112及第二端部区113，刻蚀所述栅极区112中的所述屏蔽栅材料层，刻蚀后剩余的所述屏蔽栅材料层作为屏蔽栅层13。

具体的，所述半导体层1包括依次层叠的第一导电类型衬底(未图示)及第一导电类型外延层(未图示)，在保证器件性能的情况下，所述衬底的厚度、尺寸、掺杂浓度及形状可以根据实际情况进行选择，这里不再限制；所述外延层的厚度、尺寸、掺杂浓度及形状可以根据实际情况进行选择，这里不再限制。

具体的，所述第一导电类型包括N型或者P型中的一种，所述第二导电类型包括N型或者P型中的一种，且所述第一导电类型与所述第二导电类型的导电类型相反。本实施例中，所述第一导电类型为N型，所述第二导电类型为P型。

具体的，如图3所示，为形成所述沟槽11后的剖面结构示意图，形成所述沟槽11包括以下步骤：于所述半导体层1的上表面形成图案化的沟槽掩膜层；基于图案化的沟槽掩膜层形成所述沟槽11。

具体的，形成沟槽掩膜层及图案化沟槽掩膜层为常规光刻工艺，这里不再赘述。

具体的，形成所述沟槽11的方法包括干法刻蚀、湿法刻蚀或者其他适合的方法。本实施例中，为了保证所述沟槽11具有一个良好的形貌，采用干法刻蚀工艺刻蚀所述外延层，以得到所述沟槽11。

具体的，形成所述沟槽11之后，形成所述介电材料层121之前，还包括去除所述沟槽掩膜层的步骤，且去除所述沟槽掩膜层的工艺为常规的掩膜层去除工艺，这里不再赘述。

具体的，形成所述介电材料层121的方法包括化学气相沉积、物理气相沉积、热氧化或者其他适合的方法。

具体的，在保证器件性能的情况下，所述介电材料层121的厚度可以根据实际情况进行选择，这里不再限制。

具体的，所述介电材料层121的材质包括氧化硅、氮化硅、氮氧化硅或者其他适合的介电材料。

具体的，所述屏蔽栅材料层还覆盖所述介电材料层121的显露上表面，形成所述屏蔽栅材料层的方法包括化学气相沉积、物理气相沉积或者其他适合的方法。

具体的，所述第一端部区111与所述第二端部区113分别用于引出器件的屏蔽栅层13，为了便于引出所述屏蔽栅层13，所述第一端部区112与所述第二端部区113中的所述屏蔽栅材料层均未被刻蚀，即在Y方向上，所述第一端部区111及所述第二端部区112中具有预设尺寸的所述屏蔽栅材料层，所述栅极区112用于制作器件的栅导电层(参见后续图6)。

具体的，在保证所述第一端部区111及所述第二端部区113便于引出器件的屏蔽栅层及器件的性能的情况下，所述第一端部区111沿Y方向的尺寸可以根据实际情况进行选择，这里不再限制；所述第二端部区113沿Y方向的尺寸可以根据实际情况进行选择，这里不再限制；所述栅极区112沿Y方向的尺寸可以根据实际情况进行选择，这里不再限制。

具体的，如图4所示，为形成所述屏蔽栅层13后的结构示意图，刻蚀所述屏蔽栅材料层的方法包括化学机械研磨、干法刻蚀、湿法刻蚀。本实施例中，先利用化学机械研磨工艺去除覆盖所述介电材料层121上表面的所述屏蔽栅材料层，再形成图案化的屏蔽栅掩膜层，并基于图案化的屏蔽栅掩膜层，采用湿法刻蚀工艺刻蚀位于所述栅极区112中的所述屏蔽栅材料层，以得到所述屏蔽栅层13，且所述屏蔽栅层13是由所述第一端部区111和所述第二端部区113未刻蚀的所述屏蔽栅材料层与所述栅极区112中剩余的所述屏蔽栅材料层构成。

再请参阅图5至图10，执行所述步骤S4、所述步骤S5及所述步骤S6：于所述沟槽11中形成覆盖所述屏蔽栅层13显露表面的隔离材料层(未图示)，同步刻蚀所述栅极区112的所述介电材料层121及所述隔离材料层以得到第一介电层12及隔离层14；于所述栅极区112中依次形成覆盖所述第一介电层12上方的所述沟槽11显露内壁的栅介质层2及填充所述沟槽11的栅导电层3，形成贯穿所述栅导电层3的凹槽31；形成至少覆盖所述栅导电层3显露表面的第二介电层32及填充所述凹槽31的顶层导电层33。

具体的，形成所述隔离材料层的方法包括化学气相沉积、物理气相沉积或者其他适合的方法。本实施例中，采用高密度等离子体增强化学气相沉积(HDP-CVD)工艺在所述沟槽11中沉积填充所述沟槽11的所述隔离材料层。

具体的，所述隔离材料层的材质包括氧化硅、氮化硅、氮氧化硅或者其他适合的介电材料。本实施例中，所述隔离材料层与所述介电材料层121均为氧化硅层。

具体的，如图5所示，为形成所述隔离层14后的结构示意图，所述隔离材料层还覆盖所述介电材料层121的显露上表面，同步刻蚀所述介电材料层121及所述隔离材料层的方法包括化学机械研磨、干法刻蚀、湿法刻蚀或者其他适合方法。本实施例中，首先采用化学机械研磨工艺去除位于所述半导体层1上方的所述介电材料层121与所述隔离材料层，再采用湿法刻蚀工艺同步刻蚀位于所述栅极区112中的所述介电材料层121和所述隔离材料层，以得到预设厚度的所述隔离层14及上表面与所述隔离层14齐平的所述第一介电层12。

具体的，所述栅介质层2的材质包括氧化硅、氮化硅或者其他适合的介电材料。

具体的，形成所述栅介质层2的方法包括化学气相沉积、物理气相沉积、热氧化或者其他适合的方法。本实施例中，采用热氧化工艺在形成所述隔离层14后的所述半导体层1及所述沟槽11的显露内壁上形成所述栅介质层2。

具体的，形成所述栅导电层3的方法包括化学气相沉积、物理气相沉积或者其他适合的方法。本实施例中，采用化学气相沉积工艺形成填充所述沟槽11的所述栅导电层3，并采用化学机械研磨工艺去除位于所述栅介质层2上方的所述栅导电层3。

具体的，如图6所示，为形成凹槽31后的结构示意图，形成所述凹槽31包括以下步骤：于所述栅导电层3及所述栅介质层2的显露上表面形成图案化的凹槽掩膜层；基于图案化的凹槽掩膜层形成所述凹槽31。

具体的，形成所述凹槽掩膜层及图案化所述凹槽掩膜层的工艺方法为常用掩膜形成和图案化方法，这里不再赘述。

具体的，形成凹槽31的方法包括干法刻蚀、湿法刻蚀或者其他适合的方法。

作为示例，所述凹槽31沿Y方向的尺寸不大于所述栅导电层3沿Y方向的尺寸，即所述凹槽31沿Y方向的尺寸可以小于所述栅导电层3沿Y方向的尺寸，也可以等与所述栅导电层3沿Y方向的尺寸。本实施例中，所述凹槽31沿Y方向的尺寸与所述栅导电层3沿Y方向的尺寸相同。

具体的，当所述凹槽31沿Y方向的尺寸小于所述栅导电层3沿Y方向的尺寸时，在保证器件性能的情况下，所述凹槽31沿Y方向的尺寸可以根据实际情况进行选择，这里不再限制。

具体的，在保证器件性能的情况下，所述凹槽31沿X方向的尺寸可以根据实际情况进行选择，这里不再限制。

具体的，在保证器件性能的情况下，所述凹槽31的底面可以与所述栅导电层3的底面齐平，也可以低于所述栅导电层3的底面(即所述凹槽31的底面可以延伸至所述隔离层14中)。

具体的，形成所述凹槽31之后，形成所述第二介电层32之前，还包括去除所述凹槽掩膜层的步骤，且除去所述凹槽掩膜层的方法为常用掩膜层去除方法，这里不再赘述。

具体的，如图7所示，为形成第二介电层32后的结构示意图，所述第二介电层32的材质包括氧化硅、氮化硅或者其他适合的介电材料。

具体的，形成所述第二介电层32的方法包括学气相沉积、物理气相沉积、热氧化或者其他适合的方法。本实施例中，采用热氧化工艺形成所述第二介电层32，继而使形成的所述第二介电层32仅覆盖所述栅导电层3的显露表面。

具体的，如图8、图9及图10所示，分别为形成顶层导电层33后的结构示意图、形成顶层导电层33后aa面的剖面结构示意图及形成顶层导电层33后bb面的剖面结构示意图，形成所述顶层导电层33的方法包括化学气相沉积、物理气相沉积或者其他适合的方法。本实施例中，采用化学气相沉积工艺形成所述顶层导电层33，并采用化学机械研磨工艺去除覆盖所述栅介质层2及所述第二介电层32上表面的所述顶层导电层33，以得到仅填充所述凹槽31的所述顶层导电层33。

作为示例，所述半导体层1的上表层还设有与所述源区(未图示)导电类型相反的体区(未图示)，所述体区的底面不低于所述栅导电层3的底面，所述源区位于所述体区的上表层。

具体的，所述源区的导电类型与所述衬底的导电类型相同，所述体区位于沿X方向相邻的两个所述沟槽11之间的所述半导体层1的上表层，且所述体区的侧壁分别与沿X方向相邻的两个所述沟槽11邻接，所述源区靠近所述沟槽11的侧壁与所述体区的侧壁间隔预设距离。

具体的，所述体区的上表层还设有与所述体区的导电类型相同的接触区，所述接触区靠近所述沟槽11的侧壁与所述源区远离所述沟槽11的侧壁邻接。

具体的，在保证器件性能的情况下，所述体区的厚度、掺杂浓度可以根据实际情况进行选择，这里不再限制；所述源区的厚度、尺寸、掺杂浓度及形状可以根据实际情况进行选择，这里不再限制；所述接触区的厚度、尺寸、掺杂浓度及形状可以根据实际情况进行选择，这里不再限制。这里的厚度是指各区域的上表面与下表面之间的距离。

具体的，形成所述体区的方法包括离子注入或者其他适合的方法；形成所述源区的方法包括离子注入或者其他适合的方法；形成所述接触区的方法包括离子注入或者其他适合的方法。

请参阅图11至图14，执行所述步骤S7：形成与所述栅导电层3电连接的栅极结构5，形成与所述顶层导电层33电连接的选择电极结构6，形成与所述屏蔽栅层13及位于所述半导体层1上表层的源区电连接的源极结构7。

作为示例，如图11所示，为形成第一接触孔4、第二接触孔41、第三接触孔42及栅极接触孔43后的结构示意图，形成所述顶层导电层3之后，形成所述源极结构7、所述选择电极结构6及所述栅极结构5之前，还包括形成层间介质层(未图示)、第一接触孔4、第二接触孔41、第三接触孔42及栅极接触孔43的步骤，所述层间介质层位于所述半导体层1的上方且覆盖所述顶层导电层33显露表面，所述第一接触孔4、所述第二接触孔41、所述第三接触孔42及所述栅极接触孔43均贯穿所述层间介质层，所述第一接触孔4位于所述第一端部区111与所述第二端部区113的正上方且底面显露出所述屏蔽栅层13，所述第二接触孔41位于沿X方向相邻两个所述沟槽11之间的所述半导体层1的上方且底面显露出所述源区，所述栅极接触孔43的底面显露出所述栅导电层3，所述第三接触孔42的底面显露出所述顶层导电层33。

具体的，所述第二接触孔41的底面还显露出所述接触区。

具体的，所述层间介质层还覆盖所述栅介质层2及所述第二介电层32的显露上表面。

具体的，形成所述层间介质层的方法包括化学气相沉积、物理气相沉积或者其他适合的方法。

具体的，所述层间介质层的材质包括氧化硅、氮化硅、氮氧化硅或者其他适合的介电材料。

具体的，在保证器件性能的情况下，所述层间介质层的厚度可以根据实际情况进行选择，这里不再限制。

具体的，形成所述第一接触孔4的方法包括干法刻蚀、湿法刻蚀或者其他适合的方法；形成所述第二接触孔41的方法包括干法刻蚀、湿法刻蚀或者其他适合的方法；形成所述第三接触孔42的方法包括干法刻蚀、湿法刻蚀或者其他适合的方法；形成所述栅极接触孔43的方法包括干法刻蚀、湿法刻蚀或者其他适合的方法。本实施例中，通过于所述层间介质层的显露上表面形成图案化的接触孔掩膜层，基于图案化的接触孔掩膜层并采用干法刻蚀工艺同步刻蚀所述层间介质层，以得到所述第一接触孔4、所述第二接触孔41、所述第三接触孔42及所述栅极接触孔43。

具体的，在保证器件性能的情况下，所述第一接触孔4的个数、开口尺寸及形状可以根据实际情况进行选择，这里不再限制；所述第二接触孔41的个数、开口尺寸及形状可以根据实际情况进行选择，这里不再限制；所述第三接触孔42的个数、开口尺寸及形状可以根据实际情况进行选择，这里不再限制；所述栅极接触孔43的个数、开口尺寸及形状可以根据实际情况进行选择，这里不再限制。

作为示例，如图12所示，为形成栅极结构5、选择电极结构6及源极结构7后的结构示意图，所述栅极结构5包括第一金属层51及电连接所述第一金属层51与所述栅导电层3的第一填充部(未图示)，所述第一金属层51位于所述层间介质层的上表面，所述第一填充部填充所述栅极接触孔43；所述源极结构7包括第二金属层71及电连接所述第二金属层71与所述屏蔽栅层13和所述第二填充部(未图示)，所述第二金属层71位于所述层间介质层的上表面，所述第二填充部填充所述第一接触孔4及所述第二接触孔41；所述选择电极结构6包括第三金属层61及电连接所述顶层导电层33与所述第三金属层61的第三填充部(未图示)，所述第三金属层61位于所述层间介质层的上表面，所述第三填充部填充所述第三接触孔42。

具体的，器件中所有的所述栅导电层3通过所述第一填充部与一个所述第一金属层51电连接，器件中所有的所述源区及所述屏蔽栅层13通过所述第二填充部与一个所述第二金属层71电连接，器件中所有的所述顶层导电层33通过所述第三填充部与所述第三金属层61电连接。

具体的，所述第一金属层51的材质包括钛、氮化钛、银、金、铜、铝、钨或者其他适合的导电材料，所述第一填充部的材质包括钛、氮化钛、银、金、铜、铝、钨或者其他适合的导电材料；所述第三金属层61的材质包括钛、氮化钛、银、金、铜、铝、钨或者其他适合的导电材料，所述第三填充部的材质包括钛、氮化钛、银、金、铜、铝、钨或者其他适合的导电材料；所述第二金属层71的材质包括钛、氮化钛、银、金、铜、铝、钨或者其他适合的导电材料。

具体的，形成所述第一金属层51的方法包括磁控溅射、物理气相沉积、化学气相沉积、金属化合物气相沉积、分子束外延、原子气相沉积、原子层沉积或者其他适合的方法；形成所述第一填充部的方法包括磁控溅射、物理气相沉积、化学气相沉积、金属化合物气相沉积、分子束外延、原子气相沉积、原子层沉积或者其他适合的方法；形成所述第三金属层61的方法包括磁控溅射、物理气相沉积、化学气相沉积、金属化合物气相沉积、分子束外延、原子气相沉积、原子层沉积或者其他适合的方法；形成所述第三填充部的方法包括磁控溅射、物理气相沉积、化学气相沉积、金属化合物气相沉积、分子束外延、原子气相沉积、原子层沉积或者其他适合的方法；形成所述第二金属层71的方法包括磁控溅射、物理气相沉积、化学气相沉积、金属化合物气相沉积、分子束外延、原子气相沉积、原子层沉积或者其他适合的方法；形成所述第二填充部的方法包括磁控溅射、物理气相沉积、化学气相沉积、金属化合物气相沉积、分子束外延、原子气相沉积、原子层沉积或者其他适合的方法。本实施例中，于形成所述第一接触孔4、所述第二接触孔41、所述第三接触孔42及所述栅极接触孔43之后，同步形成所述栅极结构5、所述选择电极结构6及所述源极结构7。

具体的，在保证器件性能的情况下，所述第一金属层51的尺寸及形状可以根据实际情况进行选择，这里不再限制；所述第一填充部的尺寸及形状可以根据实际情况进行选择，这里不再限制；所述第三金属层61的尺寸及形状可以根据实际情况进行选择，这里不再限制。

作为示例，器件中还设有与所述半导体层1的底面电连接的漏极(未图示)。

具体的，所述漏极与所述半导体层的底面之间的接触类型为欧姆接触。

具体的，形成所述漏极的方法包括磁控溅射、物理气相沉积、化学气相沉积、金属化合物气相沉积、分子束外延、原子气相沉积、原子层沉积或者其他适合的方法。

具体的，所述漏极的材质包括钛、氮化钛、银、金、铜、铝、钨或者其他适合的导电材料。

作为示例，如图13所示，为所述栅极结构5与所述选择电极结构6电连接后的结构示意图，所述栅极结构5与所述选择电极结构6电连接，即所述第一金属层51与所述第三金属层61进行电连接。

具体的，由于所述栅导电层3中形成的所述顶层导电层33，且所述顶层导电层33与所述栅导电层3之间通过所述第二介电层32进行隔离，利用所述顶层导电层33的设置，减少了所述栅导电层3的尺寸。

具体的，所述栅极结构5与所述选择电极结构6电连接时，使所述顶层导电层33与所述栅导电层3的电位相同，相当于所述顶层导电层33也为所述栅导电层3的一部分，继而使器件的栅源寄生电容与图1中的器件的栅源寄生电容相近，器件的性能较为均衡，适用于中低频电路中。

作为示例，如图14所示，为所述源极结构7与所述选择电极结构6电连接后的结构示意图，所述源极结构7与所述选择电极结构6电连接，即所述第二金属层71与所述第三金属层61进行电连接。

具体的，所述源极结构7与所述选择电极结构6电连接时，所述顶层导电层33相当于器件的另一个屏蔽栅层，使器件的栅源寄生电容增大，继而使器件的栅源寄生电容相对较大，可以减少器件开关过程中的开关震荡，同时减小反馈传输电容与输入电容的比值，降低器件的栅源电压的峰值，增强器件的抗冲击能力，提升器件的稳定性，从而使器件可以应用于对器件稳定性要求较高的电路中，例如电池管理系统(BMS)及电机控制电路中。

作为示例，所述选择电极结构6浮空，即所述第三金属层61不接电，相当于所述顶层栅导电层33器件中仅用于减少所述栅导电层3的尺寸，且所述顶层导电层33对器件的寄生电容无贡献，继而导致器件的栅源寄生电容Cgs较小，可以提升器件的开关速度，使器件可以应用到高频电路中。

具体的，通过于所述隔离层14的上方的所述栅导电层3中设置所述顶层导电层33，所述顶层导电层33贯穿所述栅导电层3且通过所述第二介电层32与所述栅导电层3隔离，利用所述顶层导电层33的形成降低所述栅导电层3的尺寸，同时所述顶层导电层33的接电方式对器件的寄生电容产生不同的影响，使器件具有不同的性能，继而使器件可以应用于不同的应用场景。

具体的，利用所述选择电极结构6将所述顶层导电层33单独引出，由于所述顶层导电层33的接电方式的不同，对器件的性能产生不同影响，使器件可以应用于不同的应用场景，继而可以基于应用场景需求，灵活选择所述选择电极结构6中所述第三金属层61的接电方式，使器件可以应用于多种应用场景，提升了器件的应用范围，且制作方法简单，无需复杂的工艺。

本实施例的屏蔽栅沟槽MOS器件的制备方法通过改进器件的结构，于形成所述栅导电层3之后，在所述栅导电层3中形成贯穿所述栅导电层3且底面显露出所述隔离层14的所述凹槽31，通过所述凹槽31的形成，减少了所述栅导电层3的尺寸，于所述凹槽31中形成填充所述凹槽31的所述顶层导电层33，所述顶层导电层33通过所述第二介电层32与所述栅导电层3隔离，并利用所述选择电极结构6将所述顶层导电层33单独引出，所述选择电极结构6与所述栅极结构5电连接时，所述顶层导电层33相当于所述栅导电层3的一部分，器件的栅源寄生电容适中且性能较为均衡，使器件可以适用于中低频开关电路中；所述选择电极结构6与所述源极结构7电连接时，所述顶层导电层33相当于所述屏蔽栅层13的一部分，器件的栅源寄生电容相对较大，可以减少器件开关过程中的开关震荡，同时减小反馈传输电容与输入电容的比值，降低器件的栅源电压的峰值，增强器件的抗冲击能力，提升器件的稳定性，从而使器件可以应用于对器件稳定性要求较高的电路中；所述选择电极结构6浮空时，所述顶层导电层33对器件的寄生电容无贡献，器件的栅源寄生电容相对较小，可以提高器件的开关速度，使器件应用于高频应用场景，基于应用场景的需要，可以灵活选择所述选择电极结构6的接线方式，使器件可以应用于多种应用场景，提升了器件的应用范围。

实施例二

本实施例提供一种屏蔽栅沟槽MOS器件，如图12所示，为屏蔽栅沟槽MOS器件的结构示意图，所述屏蔽栅沟槽MOS器件包括半导体层1、第一介电层12、屏蔽栅层13、隔离层14、栅介质层2、栅导电层3、第二介电层32、顶层导电层33、栅极结构5、选择电极结构6及源极结构7，其中，所述半导体层1包括多个沿X方向间隔排列的沟槽11，所述沟槽11的开口向上且沿Y方向延伸，在所述沟槽11中定义有沿Y方向依次设置的第一端部区111、栅极区112及第二端部区113，所述X方向与所述Y方向垂直；所述第一介电层12覆盖所述沟槽11的内壁及底面，位于所述栅极区112的所述第一介电层12的上表面低于所述半导体层1的上表面；所述屏蔽栅层13填充所述沟槽11，位于所述栅极区112的所述屏蔽栅层13的上表面低于所述第一介电层12的上表面，位于所述第一端部区111和所述第二端部区113的所述第一介电层12及所述屏蔽栅层13的上表面与所述半导体层1的上表面齐平；所述隔离层14覆盖所述屏蔽栅层13的显露表面，所述栅极区112中所述隔离层14与所述第一介电层12的上表面齐平；所述栅介质层2至少覆盖所述第一介电层12上方的所述沟槽11显露内壁，所述栅导电层2至少覆盖所述沟槽11沿X方向内壁上显露的所述栅介质层2表面，且所述栅导电层3中设有贯穿所述栅导电层3的凹槽31；所述第二介电层32至少覆盖所述栅导电层3的显露表面；所述顶层导电层33填充所述凹槽31；所述栅极结构5与所述栅导电层3电连接，所述选择电极结构6与所述顶层导电层33电连接，所述源极结构7与所述屏蔽栅层13及位于所述半导体层1上表层的源区电连接。

具体的，所述半导体层1包括依次层叠的第一导电类型衬底及第一导电类型外延层。

具体的，所述沟槽11位于所述外延层的上表层，所述衬底的掺杂浓度高于所述外延层的掺杂浓度。

具体的，所述沟槽11位于所述外延层的上表层，在保证器件性能的情况下，所述半导体层1中所述沟槽11的数量及沿X方向上相邻的两个所述沟槽11之间的距离可以根据实际情况进行选择，这里不再限制；所述沟槽11的开口形状、深度及开口尺寸可以根据实际情况进行选择，这里不再限制。这里的深度是指所述沟槽11的底面到所述半导体层1的上表面之间的距离。本实施例中，所述沟槽11的开口形状均为矩形，开口尺寸及沿X相邻的所述沟槽11之间的间隔距离也相同。

具体的，所述第一介电层12的材质包括氧化硅、氮化硅、氮氧化硅或者其他适合的介电材料，在保证器件性能的情况下，所述第一介电层12的厚度可以根据实际情况进行选择，这里不再限制。

具体的，所述屏蔽栅层13的材质包括多晶硅或者其他适合的导电材料。

具体的，在保证器件性能的情况下，所述屏蔽栅层13的上表面与所述半导体层1的上表面之间的距离可以根据实际情况进行选择，这里不再限制。

具体的，在保证器件性能的情况下，所述隔离层14的厚度可以根据实际情况进行选择，这里不再限制。

具体的，在保证器件性能的情况下，所述栅介质层2的厚度可以根据实际情况进行选择，这里不再限制。

具体的，所述栅导电层3的材质包括多晶硅或者其他适合的导电材料。

具体的，所述凹槽31沿Y方向的尺寸不大于所述栅导电层3沿Y方向的尺寸，即所述凹槽31沿Y方向的尺寸可以小于所述栅导电层3沿Y方向的尺寸，也可以小于所述栅导电层3沿Y方向的尺寸。

具体的，在保证器件性能的情况下，所述第二介电层32的厚度可以根据实际情况进行选择，这里不再限制。

具体的，所述顶层导电层33的材质包括多晶硅或者其他适合的导电材料。

具体的，器件中还设有第二导电类型体区及第二导电类型接触区，所述体区位于所述半导体层1上表层且与所述沟槽11邻接，所述源区位于所述体区的上表层且与所述沟槽11间隔预设距离，所述接触区位于所述体区的上表层且与所述源区远离所述沟槽11的侧壁邻接。

具体的，器件中还设有层间介质层、第一接触孔4、第二接触孔41、第三接触孔42及栅极接触孔43，所述层间介质层覆盖所述栅介质层2、所述第二介电层32及所述顶层导电层33的显露上表面，所述第一接触孔4、所述第二接触孔41、所述第三接触孔42及所述栅极接触孔43分别贯穿所述层间介质层，所述第一接触孔4的底面显露出所述第一端部区111与所述第二端部区113的所述屏蔽栅层13，所述第二接触孔41的底面显露出所述源区及所述接触区，所述第三接触孔42的底面显露出所述顶层导电层33，所述栅极接触孔43的底面显露出所述栅导电层3。

具体的，所述栅极结构5包括第一金属层51及电连接所述第一金属层51与所述栅导电层3的第一填充部，所述第一金属层51位于所述层间介质层的上表面，所述第一填充部51填充所述栅极接触孔43；所述源极结构7包括第二金属层71及电连接所述第二金属层71与所述屏蔽栅层13和所述源区的第二填充部，所述第二金属层71位于所述层间介质层的上表面，所述第二填充部填充所述第一接触孔4及所述第二接触孔41；所述选择电极结构6包括第三金属层61及电连接所述顶层导电层33与所述第三金属层61的第三填充部，所述第三金属层61位于所述层间介质层的上表面，所述第三填充部填充所述第三接触孔42。

具体的，器件中还设有与所述半导体层1底面电连接的漏极，所述漏极与所述半导体层1的底面形成欧姆接触。

具体的，所述选择电极结构6可以选择浮空，可以选择与所述栅极结构5电连接，也可以选择与所述源极结构7电连接。

具体的，所述选择电极结构6浮空时，所述顶层导电层33的设置减小了所述栅导电层3的尺寸，继而使器件的栅源寄生电容较低，可以提升器件的开关速度，使器件适用于高频电路中。

具体的，所述选择电极结构6与所述栅极结构5电连接时，所述顶层导电层33相当于器件的所述栅导电层3的一部分，器件的栅源寄生电容适中，器件的性能相对均衡，使器件适用于中低频电路中。

具体的，所述选择电极结构6与所述源极结构7电连接时，所述顶层导电层33相当于器件的屏蔽栅层，器件的栅源寄生电容较大，可以改善器件的开关震荡，降低器件的反馈传输电容与输入电容的比值，继而降低器件的栅极电压峰值，提升器件的抗冲击能力，提升器件性能。

具体的，通过于所述隔离层14上方的所述栅导电层3中设置贯穿所述栅导电层3的所述顶层导电层33，所述栅导电层3与所述顶层导电层33通过所述第二介电层32相互隔离，利用所述顶层导电层33的不同接电方式，可以改变器件的开关速度、开关震荡及抗冲击性能，继而可以使器件应用于不同的场景，扩大了器件的适用范围。

本实施例的屏蔽栅沟槽MOS器件通过改进器件的结构，于所述隔离层14上方的所述栅导电层3中设置贯穿所述栅导电层3的所述顶层导电层33，所述顶层导电层33通过所述第二介电层32与所述栅导电层3隔离，所述顶层导电层33的不同接电方式，可以使器件具有不同的性能，使器件应用于不同的应用场景，通过所述选择电极结构6将所述顶层导电层33单独引出，可以使所述顶层导电层33灵活选择接电方式，提升器件的应用范围。

综上所述，本发明的屏蔽栅沟槽MOS器件及其制备方法通过改进器件的结构，于隔离层上方的栅导电层中形成贯穿栅导电层的顶层导电层，顶层导电层通过第二介电层与栅导电层隔离，利用选择电极结构将顶层导电层引出，选择电极结构与栅极结构电连接，顶层导电层相当于栅导电层的一部分，器件的栅源寄生电容适中，器件的性能较为均衡，使器件可以适用于中低频电路中；选择电极结构与源极结构电连接，顶层导电层相当于屏蔽栅层的一部分，使器件的栅源寄生电容较大，可以减小器件的开关震荡，降低器件的反馈传输电容与输入电容的比值，继而降低器件的栅极峰值电压，提高器件的抗冲击能力，提高器件的稳定性，使器件可以应用于稳定性要求高的电路中；选择电极结构浮空，顶层导电层对器件的寄生电容无贡献，顶层导电层对器件的寄生电容无贡献，器件的栅源寄生电容较小，可以提升器件的开关速度，使器件可以应用于高频电路中，继而通过选择电极结构单独引出顶层导电层，使顶层导电层可以灵活选择接电方式，使器件可以应用于不同需求的电路中，扩大了器件的应用范围，且制备方法简单。所以，本发明有效克服了现有技术中的种种缺点而具有高度产业利用价值。

上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。

Claims (10)

1.一种屏蔽栅沟槽MOS器件的制备方法，其特征在于，包括以下步骤：

提供一半导体层，并于所述半导体层中形成多个沿X方向间隔排列的沟槽，且所述沟槽的开口向上且沿Y方向延伸，所述X方向与所述Y方向垂直；

于所述沟槽中依次形成介电材料层及屏蔽栅材料层，所述介电材料层位于所述沟槽的内壁与底面并包裹所述屏蔽栅材料层的侧壁与底面；

在所述沟槽中定义沿Y方向依次设置的第一端部区、栅极区及第二端部区，刻蚀所述栅极区中的所述屏蔽栅材料层，刻蚀后剩余的所述屏蔽栅材料层作为屏蔽栅层；

于所述沟槽中形成覆盖所述屏蔽栅层显露表面的隔离材料层，同步刻蚀所述栅极区的所述介电材料层及所述隔离材料层以得到第一介电层及隔离层；

于所述栅极区中依次形成覆盖所述第一介电层上方的所述沟槽显露内壁的栅介质层及填充所述沟槽的栅导电层，形成贯穿所述栅导电层的凹槽；

形成至少覆盖所述栅导电层显露表面的第二介电层及填充所述凹槽的顶层导电层；

形成与所述栅导电层电连接的栅极结构，形成与所述顶层导电层电连接的选择电极结构，形成与所述屏蔽栅层及位于所述半导体层上表层的源区电连接的源极结构。

2.根据权利要求1所述的屏蔽栅沟槽MOS器件的制备方法，其特征在于：所述凹槽沿Y方向尺寸不大于所述栅导电层沿Y方向的尺寸。

3.根据权利要求1所述的屏蔽栅沟槽MOS器件的制备方法，其特征在于：所述半导体层的上表层还设有与所述源区导电类型相反的体区，所述体区的底面不低于所述栅导电层的底面，所述源区位于所述体区的上表层。

4.根据权利要求1所述的屏蔽栅沟槽MOS器件的制备方法，其特征在于：形成所述顶层导电层之后，形成所述源极结构、所述选择电极结构及所述栅极结构之前，还包括形成层间介质层、第一接触孔、第二接触孔、第三接触孔及栅极接触孔的步骤，所述层间介质层位于所述半导体层的上方且覆盖所述顶层导电层显露表面，所述第一接触孔、所述第二接触孔、所述第三接触孔及所述栅极接触孔均贯穿所述层间介质层，所述第一接触孔位于所述第一端部区与所述第二端部区的正上方且底面显露出所述屏蔽栅层，所述第二接触孔位于沿X方向相邻两个所述沟槽之间的所述半导体层的上方且底面显露出所述源区，所述栅极接触孔的底面显露出所述栅导电层，所述第三接触孔的底面显露出所述顶层导电层。

5.根据权利要求4所述的屏蔽栅沟槽MOS器件的制备方法，其特征在于：所述栅极结构包括第一金属层及电连接所述第一金属层与所述栅导电层的第一填充部，所述第一金属层位于所述层间介质层的上表面，所述第一填充部填充所述栅极接触孔；所述源极结构包括第二金属层及电连接所述第二金属层与所述屏蔽栅层和所述源区的第二填充部，所述第二金属层位于所述层间介质层的上表面，所述第二填充部填充所述第一接触孔及所述第二接触孔；所述选择电极结构包括第三金属层及电连接所述顶层导电层与所述第三金属层的第三填充部，所述第三金属层位于所述层间介质层的上表面，所述第三填充部填充所述第三接触孔。

6.根据权利要求1所述的屏蔽栅沟槽MOS器件的制备方法，其特征在于：器件中还设有与所述半导体层的底面电连接的漏极。

7.根据权利要求1所述的屏蔽栅沟槽MOS器件的制备方法，其特征在于：所述栅极结构与所述选择电极结构电连接。

8.根据权利要求1所述的屏蔽栅沟槽MOS器件的制备方法，其特征在于：所述源极结构与所述选择电极结构电连接。

9.根据权利要求1所述的屏蔽栅沟槽MOS器件的制备方法，其特征在于：所述选择电极结构浮空。

10.一种屏蔽栅沟槽MOS器件，其特征在于，包括：

半导体层，包括多个沿X方向间隔排列的沟槽，所述沟槽的开口向上且沿Y方向延伸，在所述沟槽中定义有沿Y方向依次设置的第一端部区、栅极区及第二端部区，所述X方向与所述Y方向垂直；

第一介电层，覆盖所述沟槽的内壁及底面，位于所述栅极区的所述第一介电层的上表面低于所述半导体层的上表面；

屏蔽栅层，填充所述沟槽，位于所述栅极区的所述屏蔽栅层的上表面低于所述第一介电层的上表面，位于所述第一端部区和所述第二端部区的所述第一介电层及所述屏蔽栅层的上表面与所述半导体层的上表面齐平；

隔离层，覆盖所述屏蔽栅层的显露表面，所述栅极区中所述隔离层与所述第一介电层的上表面齐平；

栅介质层及栅导电层，所述栅介质层至少覆盖所述第一介电层上方的所述沟槽显露内壁，所述栅导电层至少覆盖所述沟槽沿X方向内壁上显露的所述栅介质层表面，且所述栅导电层中设有贯穿所述栅导电层的凹槽；

第二介电层，至少覆盖所述栅导电层的显露表面；

顶层导电层，填充所述凹槽；

栅极结构、选择电极结构及源极结构，所述栅极结构与所述栅导电层电连接，所述选择电极结构与所述顶层导电层电连接，所述源极结构与所述屏蔽栅层及位于所述半导体层上表层的源区电连接。