KR100279262B1 - 에스오아이 반도체 소자 및 그 제조방법 - Google Patents
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Abstract
본 발명은, ESD 전류를 용이하게 방출시키면서 킹크 효과를 방지할 수 있는 SOI 소자 및 그 제조방법을 개시한다. 개시된 본 발명은,실리콘 핸들링 기판, 매몰 산화막 및 실리콘층이 순차적으로 적층된 SOI 기판과, 상기 SOI 기판의 실리콘층 및 매몰 산화막을 관통하도록, 상기 실리콘층 및 매몰 산화막의 소정 부분에 배치되는 소자 분리막과, 상기 소자 분리막을 중심으로 양측의 핸들링 기판에 각각 형성되는 제 1 N웰 및 제 1 P웰과, 상기 소자 분리막 양측의 실리콘층에 각각 형성되며 상기 제 1 N웰 상부에 형성되는 제 2 N웰과 상기 제 1 P웰 상부에 형성되는 및 제 2 P웰과, 상기 제 2 N웰 및 제 2 P웰 상부의 소정 부분에 각각 형성되는 게이트 전극과, 상기 게이트 전극 측부와 소자 분리막 사이의 제 2 N웰 및 제 2 P웰내에 각각 형성되는 소오스 드레인 영역과, 상기 제 2 N웰 및 제 2 P웰에 각각 형성되어 전기적 신호가 인가되는 콘택부, 및 상기 소오스 또는 드레인 영역과 그 해당하는 하부의 제 1 N웰 또는 제 1 P웰을 전기적으로 연결시키면서, 상기 해당 제 1 N웰 또는 제 1 P웰과 상기 인접하는 콘택부가 형성된 제 2 N웰 또는 제 2 P웰간을 연결시키는 상기 소자 분리막 양측에 형성된 도전 수단을 포함하는 것을 특징으로 한다.
Description
본 발명은 에스오아이(silicon on insulator, 이하 SOI) 반도체 소자 및 그 제조방법에 관한 것으로, 보다 구체적으로는 ESD 전류 방출 특성이 우수한 SOI 반도체 소자 및 그 제조방법에 관한 것이다.
일반적으로 SOI(silicon on insulator) 기판은 반도체 디바이스의 기생 캐패시턴스에 의한 RC 지연 시간과 접합 영역의 누설 전류등을 방지하여, 저전력 및 고속의 디바이스를 형성하기 위한 기판으로 제공된다.
이러한 SOI 기판은 절연막이 형성된 디바이스 웨이퍼와, 핸들링 웨이퍼를 부착하는 방법과 실리콘 웨이퍼에 산소 이온을 깊숙히 주입하여, 형성하는 SIMOX(seperation by implanted oxygen) 방법등에 의하여 제조된다.
종래에는 도 1에 도시된 바와 같이, 핸들링 기판(1)와 매몰 산화막(2) 및 디바이스가 형성되는 실리콘층(3)으로 구성되는 SOI 기판(100)이 구비된다. 여기서, 실리콘층(3)은 제 1 전도 타입의 불순물이 도핑된 층이다. 이 실리콘층(3)의 소정 부분에 액티브 영역을 한정하기 위한 필드 산화막(4)이 공지의 로코스(LOCOS) 방식에 의하여 형성된다. 여기서, 필드 산화막(4)의 하부는 매몰 산화막(2)과 접촉되어 있어, 소자가 형성되는 액티브 영역은 완전히 분리된다. 게이트 산화막(5)과 폴리실리콘막은 실리콘층(3) 상부에 순차적으로 형성되고, 게이트 산화막(5)과 폴리실리콘막은 패터닝되어, 게이트 전극(6)이 형성된다. 소오스/드레인 영역(7)은 게이트 전극(6)과 필드 산화막(4) 사이의 실리콘층(3)에는 제 2 전도 타입의 불순물이 이온 주입되어 형성된다. 여기서, 소오스/드레인 영역(6)은 매몰 산화막(2)과 접하게 되어, 접합 캐패시턴스와 누설 전류가 발생하지 않게 된다. 그 후에, 층간 절연막(8)은 전체 구조물 상부에 소정 두께로 증착되고, 소오스/드레인 영역(7)이 노출되도록 식각된다음, 소오스/ 드레인 영역과 콘택되는 금속 배선(9)이 형성된다
그러나, 상기한 SOI 반도체 소자는 차세대의 저전력 고속 소자로서 각광을 받고 있지만, 벌크(bulk)에 비하여 정전기 방전 특성이 매우 열악하다.
즉, 일반적으로 외부의 충격으로 발생된 ESD 전류는 웰 또는 소오스로 분산시켜서 제거하는데, SOI 소자에서는 소오스, 드레인 접합 영역(7)이 매몰 산화막(2)과 닿아있으므로, ESD 전류를 잘 분산시키지 못하게 되고, 단채널 현상으로 발생되는 핫 캐리어에 의해 열이 발생되어도 이를 쉽게 제거하기 어렵다.
또한, 이러한 SOI 기판에서는 채널 영역의 포화시(saturation)시, 채널의 유동 전하(moving charge)가 SOI 기판의 실리콘 격자(lattice)의 분자들과 충돌하게 된다. 이 충돌로 인하여, 다량의 소수 캐리어(minority carrier)가 발생되며, 이를 충돌 이온화 현상(impact ionization effect)이라 한다. 이때, SOI 기판은 플로팅(floating)되어 있어, 이 충돌 이온화 현상에 의하여 발생되는 소수 캐리어들을 제거하는 경로가 마련되어 있지 않는다. 이로 인하여, 소수 캐리어는 전계에 의하여 드레인 영역으로 빠지게 되어, 드레인 영역의 전류를 증가시키는 킹크 효과(kink effect)를 유발한다. 킹크 효과는 SOI 기판에 형성되는 MOSFET의 회로설계에 제한을 가져오고, 채널 영역에 발생하는 소수 캐리어가 재결합되지 않으면, 이 소수 캐리어는 SOI 기판에 축적되어, 기판 바이어스를 증대시킨다.
따라서, 본 발명의 목적은 상기한 종래의 문제점을 해결하기 위한 것으로, ESD 전류를 용이하게 방출시키면서 킹크 효과를 방지할 수 있는 SOI 소자를 제공하는 것이다.
또한, 본 발명의 다른 목적은 상기한 SOI 소자의 제조방법을 제공하는 것이다.
도 1은 일반적인 SOI 반도체 소자의 단면도.
도 2a 내지 도 2d는 본 발명의 일실시예에 따른 SOI 소자의 제조방법을 설명하기 위한 각 공정별 단면도.
도 3a 내지 도 3d는 본 발명의 다른 실시예에 따른 SOI 소자의 제조방법을 설명하기 위한 각 공정별 단면도.
(도면의 주요 부분에 대한 부호의 설명)
10 - 핸들링 기판 10a - 제 1 N웰
10b - 제 1 P웰 11 - 매몰 산화막
12 - 실리콘층 12a - 제 2 N웰
12b - 제 2 P웰 14 - 폴리실리콘 스페이서
15 - 소자 분리막 16 - 게이트 절연막
17 - 게이트 전극 18a,18b - P형 소오스, 드레인 영역
19a, 19b - N형 소오스, 드레인 영역
20 - 제 2 P웰 콘택부 21 - 제 2 N웰 콘택부
상기한 본 발명의 목적을 달성하기 위하여, 본 발명의 일 견지에 따르면, 본 발명은, 실리콘 핸들링 기판, 매몰 산화막 및 실리콘층이 순차적으로 적층된 SOI 기판과, 상기 SOI 기판의 실리콘층 및 매몰 산화막을 관통하도록, 상기 실리콘층 및 매몰 산화막의 소정 부분에 배치되는 소자 분리막과, 상기 소자 분리막을 중심으로 양측의 핸들링 기판에 각각 형성되는 제 1 N웰 및 제 1 P웰과, 상기 소자 분리막 양측의 실리콘층에 각각 형성되며 상기 제 1 N웰 상부에 형성되는 제 2 N웰과 상기 제 1 P웰 상부에 형성되는 및 제 2 P웰과, 상기 제 2 N웰 및 제 2 P웰 상부의 소정 부분에 각각 형성되는 게이트 전극과, 상기 게이트 전극 측부와 소자 분리막 사이의 제 2 N웰 및 제 2 P웰내에 각각 형성되는 소오스 드레인 영역과, 상기 제 2 N웰 및 제 2 P웰에 각각 형성되어 전기적 신호가 인가되는 콘택부, 및 상기 소오스 또는 드레인 영역과 그 해당하는 하부의 제 1 N웰 또는 제 1 P웰을 전기적으로 연결시키면서, 상기 해당 제 1 N웰 또는 제 1 P웰과 상기 인접하는 콘택부가 형성된 제 2 N웰 또는 제 2 P웰간을 연결시키는 상기 소자 분리막 양측에 형성된 도전 수단을 포함하는 것을 특징으로 한다. 여기서, 상기 콘택부는 상기 콘택부가 형성된 웰과 동일한 타입이다.
또한, 상기 도전 수단은 인접하는 웰들과 동일한 불순물이 포함된 폴리실리콘 스페이서이다.
또한, 본 발명의 다른 견지에 의하면, 핸들링 기판과 매몰 산화막 및 실리콘층이 순차적으로 적층된 SOI 기판을 제공하는 단계와, 상기 SOI 기판의 핸들링 기판 부분이 오픈될 수 있도록 실리콘층 및 매몰 산화막의 소정 부분을 식각하여 홀을 형성하는 단계와, 상기 홀의 양측벽에 폴리실리콘 스페이서를 형성하는 단계와, 상기 홀의 중심을 기준으로 일측의 핸들링 웨이퍼에 제 1 이온 주입에 의하여, 제 1 N웰을 형성하는 단계와, 상기 제 1 N웰 상부의 실리콘층에 제 2 이온 주입에 의하여 제 2 N웰을 형성하는 단계와, 상기 홀의 중심을 기준으로 타측의 핸들링 웨이퍼에 제 3 이온 주입에 의하여 제 1 P웰을 형성하는 단계와, 상기 제 1 P웰 상부의 실리콘층에 제 4 이온 주입에 의하여 제 2 P웰을 형성하는 단계와, 상기 홀내부의 공간에 산화막을 충진시키어 소자 분리막을 형성하는 단계와, 상기 제 2 N웰 및 제 2 P웰 상부의 소정 부분에 각각 게이트 전극을 형성하는 단계, 및 상기 게이트 전극과 소자 분리막 사이의 제 2 N웰 및 P웰 영역에, 각기 웰에 대응하는 불순물을 이온 주입하여 소오스, 드레인 영역을 형성하는 단계를 형성하며,상기 소오스, 드레인 영역을 형성하는 단계와 동시에 상기 각 제 2 N웰 및 제 2 P웰에 전기적 신호를 인가하는 콘택부를 형성하는 것을 특징으로 한다.
또한, 본 발명의 다른 견지에 의한 다른 실시예에 의하면, 핸들링 기판과 매몰 산화막 및 실리콘층이 순차적으로 적층된 SOI 기판을 제공하는 단계와, 상기 SOI 기판의 핸들링 기판 부분이 오픈될 수 있도록 실리콘층 및 매몰 산화막의 소정 부분을 식각하여 홀을 형성하는 단계와, 상기 홀의 양측벽 및 저변에 에피택셜 실리콘층을 형성하는 단계와, 상기 홀의 중심을 기준으로 일측의 핸들링 웨이퍼에 제 1 이온 주입에 의하여, 제 1 N웰을 형성하는 단계와, 상기 제 1 N웰 상부의 실리콘층에 제 2 이온 주입에 의하여 제 2 N웰을 형성하는 단계와, 상기 홀의 중심을 기준으로 타측의 핸들링 웨이퍼에 제 3 이온 주입에 의하여 제 1 P웰을 형성하는 단계와, 상기 제 1 P웰 상부의 실리콘층에 제 4 이온 주입에 의하여 제 2 P웰을 형성하는 단계와, 상기 홀내부의 공간에 산화막을 충진시키어 소자 분리막을 형성하는 단계와, 상기 제 2 N웰 및 제 2 P웰 상부의 소정 부분에 각각 게이트 전극을 형성하는 단계, 및 상기 게이트 전극과 소자 분리막 사이의 제 2 N웰 및 P웰 영역에, 각기 웰에 대응하는 불순물을 이온 주입하여 소오스, 드레인 영역을 형성하는 단계를 형성하며, 상기 소오스, 드레인 영역을 형성하는 단계와 동시에 상기 각 제 2 N웰 및 제 2 P웰에 전기적 신호를 인가하는 콘택부를 형성하는 것을 특징으로 한다.
본 발명에 의하면, SOI 반도체 소자에서, 소오스, 드레인 영역과 핸들링 기판의 웰 영역간을 연결시켜주기 위하여 매몰 산화막을 관통하도록 도전 수단, 예를들어, 폴리실리콘 스페이서 또는 에피택셜층을 형성한다.
이에따라, ESD 전류가 발생되거나 핫 캐리어가 발생되어, 이들이 드레인 영역 또는 소오스 영역으로 집중될때, 이들을 상기 드레인, 소오스 영역과 접촉된 도전 수단을 통하여, 핸들링 기판의 웰 영역으로 분산된다음, 다시 도전 수단을 통하여 전기적으로 접촉되어 있는 웰 콘택부로 전달되어, 외부로 빠져나가게 된다.
따라서, ESD 전류 특성 및 핫캐리어 특성이 크게 개선된다.
또한, 상기와 같이 도전 수단의 형성으로 전류의 흐름 통로가 제공되어, 킹크 효과와 같은 기판 바이어스 증대 현상이 발생되지 않는다.
(실시예)
이하 첨부한 도면에 의거하여 본 발명의 바람직한 실시예를 자세히 설명하도록 한다.
첨부한 도면 도 2a 내지 도 2d는 본 발명의 일실시예에 따른 SOI 소자의 제조방법을 설명하기 위한 각 공정별 단면도이고, 도 3a 내지 도 3d는 본 발명의 다른 실시예에 따른 SOI 소자의 제조방법을 설명하기 위한 각 공정별 단면도이다.
도 2a를 참조하여, 실리콘 핸들링 기판(10) 상부에 매몰 산화막(11)과 실리콘층(12)이 순차적으로 형성된다음, 그 상부에 소자 분리 예정 영역 부분이 노출될 수 있도록 마스크 패턴(13)을 형성한다. 이때, 마스크 패턴(13)은 포토레지스트 패턴일 수 있으며, 예정된 소자 분리 영역보다 약간 큰 폭을 갖도록 형성된다. 다음으로, 이 마스크 패턴(13)을 이용하여, 노출된 실리콘층(12)과 매몰 산화막(11)을 식각하여 실리콘 핸들링 기판(10)을 소정 부분 오픈시키는 홀(h)을 형성한다.
다음으로, 도 2b에 도시된 바와 같이, 마스크 패턴(13)을 제거하고, 실리콘층(12) 및 홀(h) 내벽에 불순물이 도핑되지 않은 폴리실리콘막을 피복한다. 이어, 이 폴리실리콘막을 비등방성 식각하여, 상기 홀(h) 양측벽에 존재하도록 폴리실리콘 스페이서(14)를 형성한다. 그런다음, 홀(h)의 중심을 기준으로 일측을 마스크 패턴(도시되지 않음)으로 가린후, N형 불순물을 핸들링 기판(10)내에 주입될 수 있도록 제 1 이온 주입 에너지로 이온 주입하여, 핸들링 기판(10)내에 제 1 N웰(10a)을 형성한다. 이어, 제 1 이온 주입 에너지 보다는 낮은 제 2 이온 주입 에너지로 실리콘층(12)내에 N형 불순물을 이온 주입하여 제 2 N웰(12a)을 형성한다. 이때, 이온 주입시, 노출된 폴리실리콘 스페이서(14)에도 N웰(12a) 형성용 이온이 주입되도록 한다. 그러기 위하여, 상기 N웰을 형성하기 위한 이온 주입시, 불순물 이온 주입 각도는 0 내지 45도가 되도록 한다.
이어, 마스크 패턴을 제거한다음, 다시 N웰이 형성된 부분을 덮도록 마스크 패턴을 형성한다. 그후, P형 불순물을 핸들링 기판(10)내에 주입될 수 있도록 제 3 이온 주입 에너지로 이온 주입하여, 핸들링 기판(10)내에 제 1 P웰(10b)을 형성한다. 이어, 제 3 이온 주입 에너지 보다는 낮은 제 4 이온 주입 에너지로 실리콘층(12)내에 P형 불순물을 이온 주입하여 제 2 P웰(12b)을 형성한다. 이때, 이온 주입시, 마스크 패턴에 의하여 노출된 폴리실리콘 스페이서(15)에도 P웰(10b, 12b) 형성용 이온이 주입되도록 한다. 또한, 상기 P웰을 형성하기 위한 이온 주입시, 이온 주입 각도는 0 내지 45도가 되도록 한다. 그후, 마스크 패턴을 형성한다.
다음으로, 실리콘층(12) 상부에 산화막을 상기 홀(h)내의 공간이 충분히 매립될 수 있도록 소정 두께로 증착한다음, 화학적 기계적 연마 방식에 의하여, 상기 실리콘층(12) 표면이 노출되도록 산화막을 식각하여, 소자 분리막(15)을 형성한다.
이에따라, 종래와 같이 본 실시예에서는 소자 분리막(15)과 매몰 산화막(12)이 직접 닿아있지 않으며, 제 1 N웰(10a)과 제 2 N웰(10b) 사이 및 제 1 P웰(10b)과 제 2 P웰(10b) 사이가 각각 폴리실리콘 스페이서(14)에 의하여 연결되어 있다.
그리고나서, 도 2c에 도시된 바와 같이, 제 2 N웰(12a)과 제 2 P웰(12b) 상부에 게이트 절연막(16)과 전도체를 순차적으로 적층한다음, 게이트 절연막(16)과 전도체를 소정 부분 패터닝하여, 게이트 전극(17)을 형성한다.
그런다음, 게이트 전극(17)이 형성된 제 2 N웰(12a) 영역이 노출되도록 마스크 패턴(도시되지 않음)을 형성하고, 도 2d에 도시된 것과 같이, 게이트 전극(17)의 양측과 소자 분리막(15) 사이의 제 2 N웰(12a) 영역에 고농도 P형 불순물을 이온 주입하여, P형 소오스, 드레인 영역(18a,18b)을 형성한다. 이때, 제 2 N웰(12a)을 노출시키는 공정시, 게이트 전극(17)이 형성되지 않은 제 2 P웰(12bb)이 오픈되도록 한다음, 제 2 P웰(12bb)의 플로팅을 방지하기 위하여 소오스 드레인 영역(18a,18b)의 형성과 동시에 노출된 제 2 P웰(12bb)에 P형 콘택부(20)를 형성한다.
이어서, 상기 마스크 패턴(도시되지 않음)을 제거한다음, 게이트 전극(17)이 형성된 제 2 P웰(12b) 영역이 노출되도록 마스크 패턴(도시되지 않음)을 다시 형성하고, 게이트 전극(17)의 양측과 소자 분리막(15) 사이의 제 2 P웰(12b) 영역에 고농도 N형 불순물을 이온 주입하여, N형 소오스, 드레인 영역(19a,19b)을 형성한다. 이때도 마찬가지로, 제 2 P웰(12a)을 노출시키는 공정시, 게이트 전극(17)이 형성되지 않은 제 2 N웰(12aa) 영역이 오픈되도록 한다음, 제 2 N웰(12aa)의 플로팅을 방지하기 위하여 소오스 드레인 영역(19a,19b)의 형성과 동시에 노출된 제 2 N웰 (12aa) 에 N형 콘택부(21)를 형성한다. 이때, 상기 P형의 소오스, 드레인 영역(18a,18b) 및 N형의 소오스, 드레인 영역(19a,19b)의 양 가장자리는 상기 폴리실리콘 스페이서(14)에 형성된다.
이렇게 형성된 SOI 반도체 소자는 각각의 소오스, 드레인 영역(18a,18b 및 19a,19b)이 각각의 폴리실리콘 스페이서(14)와 접촉되어 있고, 이 폴리실리콘 스페이서(14)는 다시 핸들링 기판(10)의 제 1 웰 영역(10a,10b)에 각각 연결되어 있으므로, ESD 전류가 발생되었거나, 핫캐리어가 발생되었을 때, 이를 폴리실리콘 스페이서(14)를 통하여, 핸들링 기판의 제 1 웰(10a,10b)로 분산시킨다. 이어 제 1 웰(10a,10b)에 분산된 ESD 전류 및 핫 캐리어들은 다시 폴리실리콘 스페이서(14)를 통하여, N웰 콘택부(21), 또는 P웰 콘택부(20)로 흐르도록 하여, ESD 전류 및 핫캐리어들이 용이하게 소자 외부로 배출된다.
더구나, 제 1 N웰(10a)과 제 1 P웰(10b)이 접촉되는 부분 상에는 매몰 산화막(11)과 소자 분리막(15)이 각각 배치되어 있어, 래치업 발생을 줄일 수 있다.
이하 도 3a 내지 도 3d를 참조하여 본 발명의 다른 실시예를 설명한다. 여기서, 본 실시예는 상기 일실시예와 동일한 부분에 대하여는 동일한 부호를 부여하도록 한다.
먼저, 도 3a를 참조하여, 실리콘 핸들링 기판(10) 상부에 매몰 산화막(11)과 실리콘층(12)이 순차적으로 형성된다음, 그 상부에 소자 분리 예정 영역 부분이 노출될 수 있도록 마스크 패턴(13)을 형성한다. 이때, 마스크 패턴(13)은 포토레지스트 패턴일 수 있으며, 예정된 소자 분리 영역보다 약간 큰 폭을 갖도록 형성된다. 다음으로, 이 마스크 패턴(13)을 이용하여, 노출된 실리콘층(12)과 매몰 산화막(11)을 식각하여 실리콘 핸들링 기판(10)을 소정 부분 오픈시키는 홀(h)을 형성한다.
다음으로, 도 3b에 도시된 바와 같이, 마스크 패턴(13)을 제거하고, 홀(h) 내측으로 소정 두께만큼 실리콘층을 에피택셜 성장시키어, 에피택셜층(140)을 형성한다. 그 다음, 상기 일실시예와 동일한 공정으로, 핸들링 기판(10)에 제 1 N웰(10a) 및 제 1 P웰(10b)을 형성하고, 실리콘층(12)에는 제 2 N웰(12a) 및 제 2 P웰(10b)를 각각 형성한다. 이때, 웰들을 형성하는 공정시 상기 에피택셜층(140)에도 각각 불순물이 주입되어, N웰 영역쪽에 근접한 에피택셜층에는 N형 불순물이 주입되고, P웰 영역쪽에 근접한 에피택셜층에는 P형 불순물이 주입된다. 그러기 위하여는 웰들을 형성하기 위한 이온 주입 공정시 0 내지 45도 이온 주입각도로 이온 주입한다.
다음으로, 실리콘층(12) 상부에 산화막을 상기 홀(h)내의 공간이 충분히 매립될 수 있도록 소정 두께로 증착한다음, 화학적 기계적 연마 방식에 의하여, 상기 실리콘층(12) 표면이 노출되도록 산화막을 식각하여, 소자 분리막(15)을 형성한다.
이에따라, 종래와 같이 본 실시예에서는 소자 분리막(15)과 매몰 산화막(12)이 직접 닿아있지 않으며, 제 1 N웰(10a)과 제 2 N웰(10b) 사이 및 제 1 P웰(10b)과 제 2 P웰(10b) 사이는 에피택셜층(12)에 의하여 연결되어 있다.
그리고나서, 도 3c에 도시된 바와 같이, 제 2 N웰(12a)과 제 2 P웰(12b) 상부에 게이트 절연막(16)과 전도체를 순차적으로 적층한다음, 소정 부분 패터닝하여, 게이트 전극(17)을 형성한다.
그런다음, 게이트 전극(17)이 형성된 제 2 N웰(12a) 영역이 노출되도록 마스크 패턴(도시되지 않음)을 형성하고, 도 3d에 도시된 것과 같이, 게이트 전극(17)의 양측과 소자 분리막(15) 사이의 제 2 N웰(12a) 영역에 고농도 P형 불순물을 이온 주입하여, P형 소오스, 드레인 영역(18a,18b)을 형성한다. 이때, 제 2 N웰(12a)을 노출시키는 공정시, 게이트 전극(17)이 형성되지 않은 제 2 P웰(12bb)이 오픈되도록 한다음, 제 2 P웰(12bb)의 플로팅을 방지하기 위하여 소오스 드레인 영역(18a,18b)의 형성과 동시에 노출된 제 2 P웰(12bb)에 P형 콘택부(20)를 형성한다.
이어서, 상기 마스크 패턴(도시되지 않음)을 제거한다음, 게이트 전극(17)이 형성된 제 2 P웰(12b) 영역이 노출되도록 마스크 패턴(도시되지 않음)을 다시 형성하고, 게이트 전극(17)의 양측과 소자 분리막(15) 사이의 제 2 P웰(12b) 영역에 고농도 N형 불순물을 이온 주입하여, N형 소오스, 드레인 영역(19a,19b)을 형성한다. 이때도 마찬가지로, 제 2 P웰(12a)을 노출시키는 공정시, 게이트 전극(17)이 형성되지 않은 제 2 N웰(12aa) 영역이 오픈되도록 한다음, 제 2 N웰(12aa)의 플로팅을 방지하기 위하여 소오스 드레인 영역(19a,19b)의 형성과 동시에 노출된 제 2 N웰 (12aa) 에 N형 콘택부(21)를 형성한다. 이때, 상기 P형의 소오스, 드레인 영역(18a,18b) 및 N형의 소오스, 드레인 영역(19a,19b)의 양 가장자리는 상기 에피택셜층(140)에 형성된다. 또한, 에피택셜층(140)은 소오스, 드레인 영역을 형성하기 위한 열처리 공정으로 에피택셜층(140)과 실리콘층(12) 및 핸들링 기판(10)과의 계면이 없어진다.
본 실시예에 의하면, 각각의 소오스, 드레인 영역(18a,18b 및 19a,19b)이 각각의 에피택셜층(140)과 접촉되어 있고, 이 에피택셜층(140)은 다시 핸들링 기판(10)의 제 1 웰 영역(10a,10b)에 각각 연결되어 있으므로, ESD 전류가 발생되었거나, 핫캐리어가 발생되었을 때, 이들은 에피택셜층(140)을 통하여, 핸들링 기판(10)의 제 1 웰(10a,10b)쪽으로 분산된다. 이어 제 1 웰(10a,10b)에 분산된 ESD 전류 및 핫 캐리어들은 다시 에피택셜층(140)을 통하여, N웰 콘택부(21), 또는 P웰 콘택부(20)로 흐르도록 하여, ESD 전류 및 핫캐리어들이 용이하게 소자 외부로 배출된다.
이상에서 자세히 설명된 바와 같이, 본 발명에 의하면, SOI 반도체 소자에서, 소오스, 드레인 영역과 핸들링 기판의 웰 영역간을 연결시켜주기 위하여 매몰 산화막을 관통하도록 도전 수단, 예를들어, 폴리실리콘 스페이서 또는 에피택셜층을 형성한다.
이에따라, ESD 전류가 발생되거나 핫 캐리어가 발생되어, 이들이 드레인 영역 또는 소오스 영역으로 집중될때, 이들을 상기 드레인, 소오스 영역과 접촉된 도전 수단을 통하여, 핸들링 기판의 웰 영역으로 분산된다음, 다시 도전 수단을 통하여 전기적으로 접촉되어 있는 웰 콘택부로 전달되어, 외부로 빠져나가게 된다.
따라서, ESD 전류 특성 및 핫캐리어 특성이 크게 개선된다.
또한, 상기와 같이 도전 수단의 형성으로 전류의 흐름 통로가 제공되어, 킹크 효과와 같은 기판 바이어스 증대 현상이 발생되지 않는다.
본 발명은 상기한 실시예들에만 한정되는 것만은 아니다. 예를들어, 본 실시예에서는 도전 수단으로 상기 폴리실리콘 스페이서와 에피택셜층을 사용하였지만, 그 밖의 도전 물질로도 사용할 수 있다.
또한, 본 실시예에서는 N웰을 먼저 형성하고 P웰을 형성하였지만 이와 반대로 실시할 수 있으며, 소오스 드레인 영역 형성시에도 P형 소오스 드레인 영역을 형성한다음 N형 소오스, 드레인 영역을 형성하였지만 이와 반대로 실시하여도 무관하다.
기타, 본 발명은 그 요지를 일탈하지 않는 범위에서 다양하게 변경하여 실시할 수 있다.
Claims (22)
- 실리콘 핸들링 기판, 매몰 산화막 및 실리콘층이 순차적으로 적층된 SOI 기판;상기 SOI 기판의 실리콘층 및 매몰 산화막을 관통하도록, 상기 실리콘층 및 매몰 산화막의 소정 부분에 배치되는 소자 분리막;상기 소자 분리막을 중심으로 양측의 핸들링 기판에 각각 형성되는 제 1 N웰 및 제 1 P웰;상기 소자 분리막 양측의 실리콘층에 각각 형성되며 상기 제 1 N웰 상부에 형성되는 제 2 N웰과 상기 제 1 P웰 상부에 형성되는 및 제 2 P웰;상기 제 2 N웰 및 제 2 P웰 상부의 소정 부분에 각각 형성되는 게이트 전극;상기 게이트 전극 측부와 소자 분리막 사이의 제 2 N웰 및 제 2 P웰내에 각각 형성되는 소오스 드레인 영역;상기 제 2 N웰 및 제 2 P웰에 각각 형성되어 전기적 신호가 인가되는 콘택부; 및상기 소오스 또는 드레인 영역과 그 해당하는 하부의 제 1 N웰 또는 제 1 P웰을 전기적으로 연결시키면서, 상기 해당 제 1 N웰 또는 제 1 P웰과 상기 인접하는 콘택부가 형성된 제 2 N웰 또는 제 2 P웰간을 연결시키는 상기 소자 분리막 양측에 형성된 도전 수단을 포함하는 것을 특징으로 하는 SOI 반도체 소자.
- 제 1 항에 있어서, 상기 콘택부는 상기 콘택부가 형성된 웰과 동일한 타입인 것을 특징으로 하는 SOI 반도체 소자.
- 제 1 항 또는 제 2 항에 있어서, 상기 도전 수단은 인접하는 웰들과 동일한 불순물이 포함된 폴리실리콘 스페이서인 것을 특징으로 하는 SOI 반도체 소자.
- 제 1 항 또는 제 2 항에 있어서, 상기 도전 수단은 인접하는 웰들과 동일한 불순물이 포함된 에피택셜층인 것을 특징으로 하는 SOI 반도체 소자.
- 핸들링 기판과 매몰 산화막 및 실리콘층이 순차적으로 적층된 SOI 기판을 제공하는 단계;상기 SOI 기판의 핸들링 기판 부분이 오픈될 수 있도록 실리콘층 및 매몰 산화막의 소정 부분을 식각하여 홀을 형성하는 단계;상기 홀의 양측벽에 폴리실리콘 스페이서를 형성하는 단계;상기 홀의 중심을 기준으로 일측의 핸들링 웨이퍼에 제 1 이온 주입에 의하여, 제 1 N웰을 형성하는 단계;상기 제 1 N웰 상부의 실리콘층에 제 2 이온 주입에 의하여 제 2 N웰을 형성하는 단계;상기 홀의 중심을 기준으로 타측의 핸들링 웨이퍼에 제 3 이온 주입에 의하여 제 1 P웰을 형성하는 단계;상기 제 1 P웰 상부의 실리콘층에 제 4 이온 주입에 의하여 제 2 P웰을 형성하는 단계;상기 홀내부의 공간에 산화막을 충진시키어 소자 분리막을 형성하는 단계;상기 제 2 N웰 및 제 2 P웰 상부의 소정 부분에 각각 게이트 전극을 형성하는 단계; 및상기 게이트 전극과 소자 분리막 사이의 제 2 N웰 및 P웰 영역에, 각기 웰에 대응하는 불순물을 이온 주입하여 소오스, 드레인 영역을 형성하는 단계를 형성하며,상기 소오스, 드레인 영역을 형성하는 단계와 동시에 상기 각 제 2 N웰 및 제 2 P웰에 전기적 신호를 인가하는 콘택부를 형성하는 것을 특징으로 하는 SOI 반도체 소자의 제조방법.
- 제 5 항에 있어서, 상기 제 1 내지 제 4 이온 주입 공정시 불순물들은 0 내지 45°의 각도로 틸트시켜서 이온 주입하는 것을 특징으로 하는 SOI 반도체 소자의 제조방법.
- 제 5 항에 있어서, 상기 제 1 및 제 2 웰들을 형성하는 공정시, 각각의 웰에 인접하여 있는 폴리실리콘 스페이서에도 불순물을 주입하는 것을 특징으로 하는 SOI 반도체 소자의 제조방법.
- 제 5 항에 있어서, 상기 제 1 및 제 2 이온 주입 공정은, 제 1 및 제 2 이온 주입 영역외의 영역을 마스크로 가린다음 실시하는 것을 특징으로 하는 SOI 반도체 소자의 제조방법.
- 제 8 항에 있어서, 상기 제 3 및 제 4 이온 주입 공정은 상기 제 1 N웰 및 제 2 N웰 영역을 가린다음 실시하는 것을 특징으로 하는 SOI 반도체 소자의 제조방법.
- 제 5 항에 있어서, 상기 각 제 2 N웰 및 제 2 P웰에 소오스 드레인 영역을 형성하는 단계는, 상기 제 2 N웰에 P형의 소오스, 드레인 영역을 형성하고 난 다음, 제 2 P웰에 N형의 소오스 드레인 영역을 형성하든지 또는 제 2 P웰에 N형의 소오스 드레인 영역을 형성하고 난 다음 제 2 N웰에 P형의 소오스 드레인 영역을 형성하는 것을 특징으로 하는 SOI 반도체 소자의 제조방법.
- 제 10 항에 있어서, 상기 제 2 N웰의 소오스, 드레인 형성공정시 제 2 P웰의 콘택부를 동시에 형성하고, 상기 제 2P웰의 소오스, 드레인 형성 공정시 제 2 N웰의 콘택부를 동시에 형성하는 것을 특징으로 하는 SOI 반도체 소자의 제조방법.
- 제 5 항에 있어서, 상기 홀을 예정된 소자 분리 영역보다 약간 크게 형성되는 것을 특징으로 하는 SOI 반도체 소자의 제조방법.
- 제 5 항 또는 제 12 항에 있어서, 상기 소자 분리막을 형성하는 단계는, 상기 내벽에 폴리실리콘 스페이서가 형성된 홀내부가 충진되도록 상기 실리콘층 상부에 산화막을 증착하는 단계; 상기 산화막을 상기 실리콘층 표면이 노출되도록 화학적 기계적 연마하는 단계를 포함하는 것을 특징으로 하는 SOI 반도체 소자의 제조방법.
- 핸들링 기판과 매몰 산화막 및 실리콘층이 순차적으로 적층된 SOI 기판을 제공하는 단계;상기 SOI 기판의 핸들링 기판 부분이 오픈될 수 있도록 실리콘층 및 매몰 산화막의 소정 부분을 식각하여 홀을 형성하는 단계;상기 홀의 양측벽 및 저변에 에피택셜 실리콘층을 형성하는 단계;상기 홀의 중심을 기준으로 일측의 핸들링 웨이퍼에 제 1 이온 주입에 의하여, 제 1 N웰을 형성하는 단계;상기 제 1 N웰 상부의 실리콘층에 제 2 이온 주입에 의하여 제 2 N웰을 형성하는 단계;상기 홀의 중심을 기준으로 타측의 핸들링 웨이퍼에 제 3 이온 주입에 의하여 제 1 P웰을 형성하는 단계;상기 제 1 P웰 상부의 실리콘층에 제 4 이온 주입에 의하여 제 2 P웰을 형성하는 단계;상기 홀내부의 공간에 산화막을 충진시키어 소자 분리막을 형성하는 단계;상기 제 2 N웰 및 제 2 P웰 상부의 소정 부분에 각각 게이트 전극을 형성하는 단계; 및상기 게이트 전극과 소자 분리막 사이의 제 2 N웰 및 P웰 영역에, 각기 웰에 대응하는 불순물을 이온 주입하여 소오스, 드레인 영역을 형성하는 단계를 형성하며,상기 소오스, 드레인 영역을 형성하는 단계와 동시에 상기 각 제 2 N웰 및 제 2 P웰에 전기적 신호를 인가하는 콘택부를 형성하는 것을 특징으로 하는 SOI 반도체 소자의 제조방법.
- 제 14 항에 있어서, 상기 제 1 내지 제 4 이온 주입 공정시 불순물들은 0 내지 45°의 각도로 틸트시켜서 이온 주입하는 것을 특징으로 하는 SOI 반도체 소자의 제조방법.
- 제 14 항에 있어서, 상기 제 1 및 제 2 웰들을 형성하는 공정시, 각각의 웰에 인접하여 있는 에피택셜 실리콘층에도 불순물을 주입하는 것을 특징으로 하는 SOI 반도체 소자의 제조방법.
- 제 14 항에 있어서, 상기 제 1 및 제 2 이온 주입 공정은, 제 1 및 제 2 이온 주입 영역외의 영역을 마스크로 가린다음 실시하는 것을 특징으로 하는 SOI 반도체 소자의 제조방법.
- 제 17 항에 있어서, 상기 제 3 및 제 4 이온 주입 공정은 상기 제 1 N웰 및 제 2 N웰 영역을 가린다음 실시하는 것을 특징으로 하는 SOI 반도체 소자의 제조방법.
- 제 14 항에 있어서, 상기 각 제 2 N웰 및 제 2 P웰에 소오스 드레인 영역을 형성하는 단계는, 상기 제 2 N웰에 P형의 소오스, 드레인 영역을 형성하고 난 다음, 제 2 P웰에 N형의 소오스 드레인 영역을 형성하든지 또는 제 2 P웰에 N형의 소오스 드레인 영역을 형성하고 난 다음 제 2 N웰에 P형의 소오스 드레인 영역을 형성하는 것을 특징으로 하는 SOI 반도체 소자의 제조방법.
- 제 19 항에 있어서, 상기 제 2 N웰의 소오스, 드레인 형성공정시 제 2 P웰의 콘택부를 동시에 형성하고, 상기 제 2P웰의 소오스, 드레인 형성 공정시 제 2 N웰의 콘택부를 동시에 형성하는 것을 특징으로 하는 SOI 반도체 소자의 제조방법.
- 제 14 항에 있어서, 상기 홀을 예정된 소자 분리 영역보다 약간 크게 형성되는 것을 특징으로 하는 SOI 반도체 소자의 제조방법.
- 제 14 항 또는 제 21 항에 있어서, 상기 소자 분리막을 형성하는 단계는, 상기 내벽에 폴리실리콘 스페이서가 형성된 홀내부가 충진되도록 상기 실리콘층 상부에 산화막을 증착하는 단계; 상기 산화막을 상기 실리콘층 표면이 노출되도록 화학적 기계적 연마하는 단계를 포함하는 것을 특징으로 하는 SOI 반도체 소자의 제조방법.
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