KR100319615B1 - 반도체 장치에서의 소자격리방법 - Google Patents
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Abstract
본 발명에 따른 반도체 장치에서의 소자격리구조 및 소자격리방법은 반도체 기판의 소정영역을 식각하여 제 1 및 제 2 트렌치를 형성하고, 상기 각 트렌치들의 내부에 매립절연막을 단일공정으로 각각 형성하고, 상기 각 매립절연막상에 실리콘에피택시방법에 의한 단결정실리콘막을 단일공정으로 각각 증착하여 상기 각 트렌치들을 채운 다음, 상기 트렌치에 대응하는 기판상에 로코스방법에 따른 필드절연막을 형성하는 것을 포함한다.
상기 필드절연막은 이웃하는 트렌치내에 채워진 단결정실리콘층들을 격리시킴으로서, 상기 단결정실리콘층에 제조될 고전압소자 또는 저전압소자와 같은 반도체 소자들을 상호 격리하는 역할을 한다.
Description
본 발명은 반도체 장치에 관한 것으로, 특히 에스오아이(SOI : Silicon On Insulator)기판상에 제조되는 고전압(High Voltage,이하 'HV'라 칭함)소자 및 저전압(Low Voltage, 이하 'LV'라 칭함)소자 사이를 격리하기에 적당하도록 한 반도체 장치에서의 소자격리방법에 관한 것이다.
종래에는, 두꺼운 에피층(epi-layer)으로 이루어진 기판이 HV 브레이크다운(breakdown)을 구현하기 위해 사용된다. 이 기판내에 HV소자를 형성하기 위해, 상기 에피층내에 롱 드라인브-인(long drive-in)공정으로 딥웰(deep well)을 형성시켜야만 했다. 그 이유는, 깊은 접합(deep junction depth)을 통해 최대한 넓은 공핍영역(depletion region)을 형성시켜 줌으로써 보다 높은 전압에서도 소자를 동작시킬 수 있기 때문이다.
그러나, 딥웰 형성시, 1200℃의 고온에서 1000분 이상을 확산하여야 하기 때문에 공정시간이 길어지고, 처리량(throughput)이 낮고, HV TR과 TR간의 소자격리를 접합격리(junction isolation) 또는 자기격리(self-isolation)로 하므로, 칩 크기가 커지는 단점들이 있었고, 더 큰 단점은 일반 CMOS공정과 함께 집적하기가 어려운 단점을 가지고 있었다.
이를 개선하기 위하여 개발된 기술이 SOI기판을 이용하는 파워 IC 기술이다. 이러한 SOI파워 IC는 깊은 접합깊이를 필요로 하지 않고, 또한 소자와 소자간의 격리를 트렌치(trench)격리로 구현함으로써 칩의 크기를 작게 할 수 있고, 제조 처리량을 크게 향상시킬 수 있다. 무엇보다도 SOI 파워 IC 기술의 장점은 일반 CMOS 기술과 집적하기가 용이한 장점을 가지고 있어 파워 IC 분야의 전망을 밝게 하고 있다.
도 1a 내지 도 1e 는 종래기술에 따른 반도체 장치에서의 소자격리방법을 제조공정에 따라 도시하는 단면도이다.
도 1a를 참조하면, 반도체 기판(1)상에 매립절연층(3)이 형성되고, 이 매립절연층(3)상에 500∼2000Å 정도 두께의 P형 단결정실리콘층(5)이 형성된다. 상기 단결정실리콘은 실리콘에피택시방법으로 성장된다.
이어, 상기 단결정실리콘층(5)상에 열산화방법에 의해 패드산화막(7)을 형성하고, 이 패드산화막(7)상에 화학기상증착(Chemical Vapor Deposition : 이하, 'CVD'라 칭함)방법으로 질화실리콘을 증착하여 마스크층(9)을 형성한다.
도 1b를 참조하면, 상기 마스크층(9) 및 패드산화막(7)을 상기 단결정실리콘층(5)이 노출되도록 사진식각방법으로 패터닝하여 HV소자(High Voltage device : 이하, 'HV'라 칭함)영역, LV소자(Low Voltage device : 이하, 'LV'라 칭함)영역, 그리고 상기 HV영역 및 LV영역 사이에 이들을 전기적으로 절연시키는 필드영역(F1)을 정의한다.
이어, 상기 마스크층(9)을 식각마스크로 사용하여 상기 단결정실리콘층(5)의 노출된 부분을 반응성이온식각(Reactive Ion Etching : 이하, 'RIE'라 칭함) 등의 방법으로 이방성식각하여 트렌치(11)를 형성한다. 이어, 상기 트렌치(11)를 상기 매립절연층(3)이 노출되도록 형성한다.
도 1c 및 도 1d를 참조하면, 상기 마스크층(9) 및 패드산화막(7)을 제거하여 상기 단결정실리콘층(5)의 표면을 노출시킨다. 그리고, 상기 단결정실리콘층(5)상에 상기 트렌치(11)를 채우도록 CVD방법으로 산화실리콘(13)을 증착한 다음, 상기 산화실리콘(13)을 단결정실리콘층(5)의 표면이 노출되도록 RIE 또는 화학적 기계적 연마(Chemical Mechanical Polishing : 이하, 'CMP'라 칭함)방법등으로 에치백(etchback)하여 상기 트렌치(11)의 내부에 필드산화막(13)을 형성함으로써 종래 반도체 소자에서의 소자격리방법이 완료된다.
이후, 종래 집적회로를 완성하기 위하여, 공지된 공정들이 후속되어질 것이다.
도 2 는 도 1d 에 도시된 SOI 기판구조상에 제조된 반도체 장치의 단면도이다.
도 2 를 참조하면, N형 드리프트영역(15)이 도 1d에 도시된 HV 및 LV영역의 단결정실리콘층(5)내에 단일공정으로 각각 형성되고, P웰영역(17)이 상기 HV영역의 N형 드리프트영역(15)에 접촉되어 형성되고, 상기 HV 및 LV영역의 단결정실리콘층(5)상에 게이트산화막(미도시)이 개재된 게이트전극(19)이 단일공정으로 각각 형성되고, 상기 게이트전극(19)들 양측의 단결정실리콘(5)층내에 소스(S) 및 드레인(D)으로 이용되는 N형의 불순물영역이 단일공정으로 각각 형성되고, N형의 기판접촉영역(body contact region)(21)이 상기 HV영역의 소스(S)영역에 접촉되어 형성되고, 그리고, 상기 HV 영역의 드리프트영역(15)에 대응하는 단결정실리콘층(5) 위에 메탈필드플레이트전극(metal field plate electrode)(23)이 형성된다.
상기 HV영역의 드레인(D)은 상기 드리프트영역(15)내에 상기 게이트전극(19)과 이격되어 형성되고, 상기 메탈필드플레이트전극(23)은 상기 단결정실리콘층(15) 및 상기 게이트전극(19)으로부터 절연되도록 형성된다.
상기한 바와 같은 종래 반도체 장치에서의 소자격리방법은 첫 번째, HV소자 및 LV소자간의 격리가 트렌치 및 매립절연막에 의해 이루어짐으로써, 소자동작시 발생하는 열을 방출하는 통로가 차단되어 열에 의한 문제를 야기하고, 두 번째, 디아이(DI : Dielectric Isolation)기술을 이용하기 위해 복잡한 트렌치공정을 진행해야 하고, 세 번째, 비싼 SOI기판을 사용함으로써 반도체 소자의 제조비용이 증가하는 문제점이 있었다.
따라서, 본 발명의 목적은 고비용의 종래 SOI 기판을 이용하지 않고, 소자동작시 발생하는 열문제도 해결하면서, 장시간의 드라이브-인 및 복잡한 트렌치공정을 진행하지 않고, 제조공정 또한 단순한 반도체 장치에서의 소자격리방법을 제공함에 있다.
상기와 같은 목적을 달성하기 위한 본 발명에 따른 반도체 장치에서의 소자격리구조는 그의 상면의 소정영역에 제 1 및 제 2 트렌치를 가지는 반도체 기판과, 상기 제 1 및 제 2 트렌치내의 상면에 형성된 매립절연막과, 상기 매립절연막상에 상기 제 1 및 제 2 트렌치를 채우도록 형성된 제 1 도전형의 단결정실리콘층패턴과, 상기 트랜치들에 대응하는 기판에 형성된 필드산화막으로 구성된 것을 특징으로 한다.
상기와 같은 목적을 달성하기 위한 본 발명에 따른 반도체 장치에서의 소자격리방법은 반도체 기판상의 소정영역에 제 1 및 제 2 트렌치를 각각 형성하는 공정과, 상기 제 1 및 제 2 트렌치내의 상면에 매립절연막을 각각 형성하는 공정과, 상기 매립절연막상에 상기 제 1 및 제 2 트렌치를 채우는 제 1 도전형의 단결정실리콘층패턴을 각각 형성하는 공정과, 상기 제 1 및 제 2 트렌치 사이의 기판을 산화하여 필드산화막을 형성하는 공정을 구비하여 이루어진 것을 특징으로 한다.
도 1a 내지 도 1d는 종래기술에 따른 반도체 장치에서의 소자격리방법을 설명하기 위한 제조공정도.
도 2는 도 1d에 도시된 SOI 기판구조상에 제조된 반도체 장치의 단면도.
도 3은 본 발명에 따른 반도체 장치에서의 소자격리구조를 설명하기 위한 단면도.
도 4a 내지 도 4d는 도 3에 도시된 반도체 장치에서의 소자격리방법을 설명하기 위한 제조공정도.
도 5는 도 4d에 도시된 SOI 기판구조상에 제조된 반도체 장치의 단면도.
**도면의주요부분에대한부호설명**
25 : 반도체 기판 27 : 제 1 패드산화막,
29 : 제 1 마스크층 31 : 제 1 트렌치
33 : 제 2 트렌치 35 : 매립절연막
37 : 제 1 도전형의 단결정실리콘층
37a, 37b : 제 1 도전형의 단결정실리콘층패턴
39 : 필드산화막
41 : 제 2 도전형의 드리프트영역
43 : 제 1 도전형의 웰영역 45 : 게이트전극
47 : 제 2 도전형의 불순물영역
49 : 제 1 도전형의 기판접촉영역(body contact region)
51 : 메탈필드플레이트전극(metal field plate electrode)
S,D : 소스,드레인 F11 : 필드영역
도 3은 본 발명에 따른 반도체 장치에서의 소자격리구조를 설명하기 위한 단면도이다.
본 발명에 따른 반도체 장치에서의 소자격리구조는 반도체 기판(25)의 소정영역에 제 1 및 제 2 트렌치(31)(33)가 각각 형성되고, 상기 제 1 및 제 2 트렌치(31)(33)의 내부에 매립절연막(35)이 형성되고, 상기 제 1 및 제 2 트렌치(31)(33)를 채우도록 그들 내부의 매립절연막(35)상에 제 1 도전형의 단결정실리콘층패턴 (37a)(37b)이 각각 형성되고, 상기 제 1 및 제 2 트렌치(31)(33)에 대응하는 노출된 기판(25)에 필드산화막(39)이 형성된다.
상기 제 1 및 제 2 트렌치(31)(33)의 측벽프로파일은 음의 기울기를 가지거나 또는 수직하게 형성되고, 상기 제 1 도전형은 P형 또는 N형 중 하나이고, 상기 매립절연막(35)은 산화물로 형성되고, 상기 필드산화막(39)은 이웃하는 트렌치내의 단결정실리콘에 형성될 반도체 소자들 사이를 격리하는 역할을 한다.
동 도면에 도시하지는 않았지만, 상기 제 1 트렌치(31)의 단결정실리콘층(37a)에는 HV소자가, 상기 제 2 트렌치(33)의 단결정실리콘층(37b)에는 LV소자가 각각 형성될 것이다.
도 4a 내지 도 4d는 본 발명에 따른 반도체 장치에서의 소자격리방법을 제조공정에 따라 도시하는 단면도이다.
도 4a를 참조하면, 반도체 기판(25)상에 패드산화막(또는 완충산화막)(27)을 형성하고, 상기 패드산화막(27)상에 질화실리콘을 화학기상증착(Chemical Vapor Deposition, 이하 CVD라 칭함)방법등으로 증착하여 마스크층(또는 산화방지층)(29)을 형성한다. 그리고, 상기 마스크층(29) 및 패드산화막(27)을 사진식각방법으로 패터닝하여 제 1 및 제 2 트렌치(미도시)가 형성될 영역의 기판을 노출시킨다.
도 4b 를 참조하면, 상기 마스크층(29)을 식각마스크로 사용하여 상기 기판(25)의 노출된 부분을 반응성이온식각(Reaction Ion Etching, 이하 RIE라 칭함) 등의 방법으로 이방성식각하여 제 1 및 제 2 트렌치(31)(33)를 형성한다. 그리고, 상기 제 1 마스크층(29) 및 제 1 패드산화막(27)을 제거하여 상기 기판(25)의 표면을 노출시킨다.
동 도면에 도시된 바와 같이, 상기 각 트렌치(31)(33)의 측벽프로파일은 음의 기울기를 가지도록, 또는 수직하게 형성한다.
도 4c를 참조하면, 상기 기판(25)의 표면 및 상기 각 트렌치(31)(33)내에 매립절연막(35)을 형성하고, 상기 매립절연막(35)상에 상기 제 1 및 제 2 트렌치(31)(33)를 채우도록 에피택시성장법으로 제 1 도전형의 단결정실리콘층(37)을 증착하여 형성한다. 그리고, 상기 단결정실리콘층(37)을 상기 각 트렌치(31)(33)에 대응하는 기판(25)의 표면이 노출되도록 RIE 또는 CVD 방법 등으로 에치백(etchback)하여 상기 제 1 및 제 2 트렌치(31)(33)의 내부에 단결정실리콘층패턴(37a)(37b)이 각각 잔류하게 형성한다. 상기 제 1 도전형은 P형 또는 N형 불순물 중 하나이다.
이후, 상기 제 1 트렌치(31)내에 형성된 단결정실리콘층(37a)에 HV소자가 형성되고, 상기 제 2 트렌치(33)내에 형성된 단결정실리콘층(37b)에 LV소자가 형성될 것이다.
도 4d를 참조하면, 상기 제 1 및 제 2 트렌치(31)(33)에 대응하는 상기 기판(25)에 필드산화막(39)을 형성한다.
상기 필드산화막(39)은 상기 기판(25)의 상면이 노출되도록 상기 단결정실리콘층패턴(37a)(37b)상에 패드산화막(미도시)을 형성하고, 상기 패드산화막상에 CVD방법으로 질화실리콘을 증착하여 마스크층(미도시)을 형성한 다음, 상기 마스크층 및 패드산화막을 상기 각 트렌치(31)(33)에 대응하는 상기 기판(25)의 표면이 노출되도록 사진식각방법으로 패터닝하여 HV소자(HV)영역, LV소자(LV)영역, 그리고 필드영역(F11)을 정의한 다음, 상기 노출된 기판(25)의 상면을 열산화방법으로 산화시킴으로서 형성된다.
또한, 상기 필드산화막(39)은 상기 HV소자영역 및 LV소자영역 사이를 격리하는 역할을 한다.
이후, 공지된 공정들이 집적회로를 완성하기 위해 후속될 것이다.
도 5는 도4d 에 도시된 구조를 이용하여 제조된 반도체 장치의 단면도이다.
도 5를 참조하면, 상기 HV영역 및 LV영역의 단결정실리콘층패턴(37a)(37b)내에 제 2 도전형의 드리프트영역(41)이 각각 형성되고, 제 1 도전형의 웰영역(43)이 상기 HV영역의 드리프트영역(41)에 접촉되어 형성된다. 상기 드리프트영역(41) 및 웰영역(43)은 동일한 깊이를 가지며, 별도의 공정으로 각각 형성된다.
상기 HV영역 및 LV영역의 단결정실리콘층패턴(37a)(37b)상에 게이트절연막(미도시)이 개재된 게이트전극(45)이 각각 형성되고, 상기 각 게이트전극(45) 양측의 단결정실리콘층패턴(37a)(37b)내에 소스(S) 및 드레인(D)으로 이용되는 제 2 도전형의 불순물영역(47)이 각각 형성되고, 제 1 도전형의 기판접촉영역(body contact region)(49)이 상기 HV영역의 소스(S)영역에 접촉되어 형성된다.
상기 HV영역에 있어서, 상기 소스(S)는 상기 웰영역(43)내에 형성되고, 상기 드레인(D)은 상기 드리프트영역(41)내에 상기 게이트전극(45)과 이격되어 형성된다. 상기 LV영역에 있어서, 소스(S) 및 드레인(D)은 드리프트영역(41)내에 각각 형성된다.
그리고, 상기 HV영역의 드리프트영역(41)에 대응하는 단결정실리콘층(37a)상에 메탈필드플레이트전극(51)이 형성된다. 상기 플레이트전극(51)은 상기 단결정실리콘층(37a) 및 상기 게이트전극(45)으로부터 절연되도록 형성된다.
상기 제 1 도전형 및 제 2 도전형은 서로 반대되는 불순물형(impurity type)을 나타낸다.
상기한 바와 같은 본 발명에 따른 반도체 장치에서의 소자격리방법은,
첫 번째, SOI 기판을 이용하여 제조되는 모든 반도체 집적회로에 적용될 수 있고,두 번째, 드라이브 집적회로 등 HV소자를 사용하는 집적회로에 있어서 소자내부의 열용량을 증가시켜 소자특성의 향상을 꾀할 수 있다.
세 번째, SOI 기판 자체의 질 또한 증가시킬 수 있으며 자체 제작이 가능하며, 네 번째, 종래 SOI 기판을 사용하지 않음으로써 집적회로의 제조비용을 절감시킬 수 있는 효과가 있다.
Claims (1)
- 반도체 기판(25)상에 패드산화막(27) 및 그 패드산화막(27)상에 마스크층(29)을 순차 형성하는 공정과,제1트렌치 및 제2트렌치영역의 상기 패드산화막(27) 및 마스크층(29)을 제거하여 상기 기판(25)의 상면 일부를 노출시키는 공정과,상기 마스크층(29)을 식각마스크로 상기 기판(25)을 이방성식각하여 제1트렌치(31) 및 제2트렌치(33)를 각각 형성하는 공정과,상기 제1트렌치(31) 및 제2트렌치(33)내에 매립절연막(35)을 형성하는 공정과,상기 기판(25)이 노출되도록 상기 제1트렌치(31) 및 제2트랜치(33)의 내부에 실리콘 에피택시방법을 이용하는 단일공정으로 제 1 도전형의 단결정실리콘층패턴(37a)(37b)을 각각 형성하는 공정과,상기 노출된 기판(25)을 산화하여 필드산화막(39)을 형성하는 공정을 구비하여 이루어진 것을 특징으로 하는 반도체 장치에서의 소자격리방법.
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