KR100268866B1 - 반도체 소자 및 이의 제조방법 - Google Patents
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Abstract
본 발명은 고농도 확산층이 매립된 SOI 기판을 형성하여 고농도 확산층을 드레인으로 이용하므로서 큰 출력 전류를 얻을 수 있는 반도체 장치를 제공하기 위한 것으로써, 제 1 기판과, 상기 제 1 기판상의 소정부위에 절연층을 사이에 두고 형성된 고농도 확산층과, 상기 고농도 확산층을 포함한 상기 절연층상에 형성된 제 2 기판과, 상기 제 2 기판을 통해 상기 고농도 확산층의 가장자리부에 연결되는 드레인 콘택층과, 상기 제 2 기판의 표면내에 형성된 제 1 도전형의 불순물층과, 상기 드레인 콘택층 양측의 상기 제 2 기판의 표면내에 형성되고, 상기 제 1 도전형 불순물층상의 상기 제 2 기판 표면내에 형성된 제 2 도전형의 불순물층과, 상기 제 2 도전형 불순물층 양쪽 가장자리부의 상기 제 2 기판상에서 게이트 절연막을 사이에 두고 형성된 제 1, 제 2 게이트 전극을 포함하여 구성되는 것을 특징으로 한다.
Description
본 발명은 반도체 소자에 관한 것으로, 특히 SOI(Silicon On Insulator)기판에서 고전압, 고전류로 동작하는 VDMOS(Vertical double diffused MOS)를 구현하여 높은 출력전류를 얻을 수 있는 반도체 소자 및 이의 제조방법에 관한 것이다.
반도체 소자의 집적도 증가와 그에 따른 설계 기술의 발달로 인하여 반도체 칩 하나로 시스템을 구현하려는 시도가 진행되고 있다.
그중에서 시스템의 입력과 출력단이 고전압에서 동작하고, 컨트롤러가 저전압에서 동작하게 되는 회로를 원 칩(one chip)화 한 기술이 파워(Power) IC 제조 기술이다.
종래에는 시스템을 구성할 때, 고전압 회로를 디스크리트 파워 트랜지스터(discrete power transistor)(대표적인 소자로서는 VDMOS소자 임)로 구성하고, 저전압 회로를 반도체 칩으로 구성하였다.
그러나 반도체 기판의 뒷면을 공통의 드레인으로 구성한 종래의 VDMOS소자를 개선하여 드레인 수평방향으로 별도의 확산층을 만들어 구현한 LDMOS(Lateral double diffused MOS)소자가 출현하였으며, 이 LDMOS소자를 개별적으로 집적화하고 저전압 소자와 수평적으로 전기적인 배선 설계가 가능하게 되어 파워 IC 제조가 가능하게 되었다.
종래의 파워 IC는 바이폴라 제조 기술을 이용하여 깊은 접합 형성과 에피택셜층 형성 기술을 이용하여 구성하였으나, 파워 IC의 집적도 향상에 대한 요구나 CMOS 제조공정과의 공정 호환성을 확보하기 위하여 반도체 기판을 에피택셜층이 형성된 웨이퍼에서 SOI(Silicon On Insulator) 기판을 사용하는 SOI 파워 IC 제조 기술이 각광을 받게 되었다.
이하, 첨부된 도면을 참조하여 종래 기술을 설명하면 다음과 같다.
도 1은 종래 SOI 기판을 사용하는 대표적인 LDMOS 소자의 구조 단면도이다.
도 1에 도시한 바와 같이, 실리콘 기판(11)과, 상기 실리콘 기판(11)상의 절연막(12)과, 상기 절연막(12)상에 소자가 전기적으로 동작하게 되는 실리콘 활성층이 형성되며, 소자간의 격리를 위해 트랜치 격리층(13)이 형성된다.
여기서, 상기 활성층은 상기 절연막(12)상에 형성된 제 1 P형 웰(14)과, 상기 제 1 P형 웰(14)내의 소정부위에 형성된 제 2 P형 웰(15)과, 상기 제 2 P형 웰(15) 일측의 제 1 P형 웰(14)내에 형성된 드리프트 확산층(drift diffusion layer)(16)으로 이루어진다.
그리고 상기 제 2 P형 웰(15)과 상기 드리프트 확산층(16)이 오버랩되는 부분에 게이트 절연막(17)을 사이에 두고 게이트 전극(18)이 형성되고, 상기 드리프트 확산층(16)의 표면내에 드레인 영역(19)이 형성된다.
또한, 상기 제 2 P형 웰(15)의 표면내에 소오스영역(20)으로 사용되는 N+불순물층이 형성되고, 백-바이어스(back-bias)를 잡아주기 위한 P+불순물층(21)이 상기 소오스영역(20)의 일측에 형성된다.
여기서, 상기 드리프트 확산층(16)은 고전압 애벌런치 브랙다운(high voltage avalanche breakdown) 전압을 얻기 위하여 드레인 영역(19)과 게이트 채널 사이에 형성된다.
따라서, 소오스 영역(20)에서 주입되는 캐리어(일렉트론)가 채널이 온(ON)상태에서 상기 드리프트 확산층(16)으로 이동하게 되며, 드레인 영역(19)에 걸리는 고전압은 상기 드리프트 확산층(16)의 저항성분으로 인하여 전압 강하가 일어나게 된다. 이로 인해 높은 항복전압을 얻게 된다.
그러나 상기와 같은 종래 SOI 기판을 사용하는 LDMOS 소자는 다음과 같은 문제점이 있었다.
즉, SOI LDMOS소자는 CMOS공정에 집적화 하기에는 유리한 반면에 바이폴라 공정을 이용하는 LDMOS소자보다도 드리프트 확산층의 깊이가 낮아 드리프트 확산층의 저항성분이 커서 출력 전류량이 적은 문제점이 있었다.
본 발명은 상기의 문제점을 해결하기 위해 안출한 것으로써, 고농도 확산층이 매립된 SOI 기판을 형성하여 고농도 확산층을 드레인으로 이용하므로서 큰 출력 전류를 얻을 수 있는 반도체 소자 및 이의 제조방법을 제공하는데 그 목적이 있다.
도 1은 종래 SOI 기판을 사용하는 대표적인 LDMOS 소자의 구조 단면도
도 2는 본 발명에 따른 반도체 소자의 구조단면도
도 3a 내지 3e는 본 발명에 따른 고농도 확산층을 형성하는 방법을 나타낸 공정단면도
도 4a 내지 4h는 본 발명의 반도체 소자 제조방법을 설명하기 위한 공정단면도
도면의 주요부분에 대한 부호의 설명
31 : 제 1 기판 32 : 제 2 기판
33 : 고농도 확산층 34 : 절연막
41 : SOI기판 43 : 도전층
45 : 제 1 도전형 불순물층 46 : 드레인 콘택층
47 : 게이트 절연막 48,48a : 제 1, 제 2 게이트 전극
49 : 제 2 도전형 불순물층
상기의 목적을 달성하기 위한 본 발명의 반도체 소자는 제 1 기판과, 상기 제 1 기판상의 소정부위에 절연층을 사이에 두고 형성된 고농도 확산층과, 상기 고농도 확산층을 포함한 상기 절연층상에 형성된 제 2 기판과, 상기 제 2 기판을 통해 상기 고농도 확산층의 가장자리부에 연결되는 드레인 콘택층과, 상기 제 2 기판의 표면내에 형성된 제 1 도전형의 불순물층과, 상기 드레인 콘택층 양측의 상기 제 2 기판의 표면내에 형성되고, 상기 제 1 도전형 불순물층상의 상기 제 2 기판 표면내에 형성된 제 2 도전형의 불순물층과, 상기 제 2 도전형 불순물층 양쪽 가장자리부의 상기 제 2 기판상에서 게이트 절연막을 사이에 두고 형성된 제 1, 제 2 게이트 전극을 포함하여 구성되고, 본 발명의 반도체 소자 제조방법은 제 1 기판상에 절연층을 사이에 두고 고농도 확산층을 형성하는 공정과, 상기 고농도 확산층상에 제 2 기판을 형성하는 공정과, 상기 제 2 기판의 표면에서부터 상기 절연층에 연결되는 소자격리층을 선택적으로 형성하는 공정과, 상기 고농도 확산층상의 상기 제 2 기판의 표면내에 제 1 도전형 불순물층을 형성하는 공정과, 상기 제 1 도전형 불순물층 양측의 상기 제 2 기판의 표면에서부터 상기 고농도 확산층에 연결되는 드레인 콘택층을 형성하는 공정과, 상기 드레인 콘택층 양측의 상기 제 2 기판의 표면내와 상기 제 1 도전형 불순물층내에 제 2 도전형 불순물층을 형성하는 공정과, 상기 제 2 도전형 불순물층 양측의 가장자리부에 상응하는 상기 제 2 기판의 표면상에 게이트 절연막을 사이에 두고 형성된 제 1, 제 2 게이트 전극을 형성하는 공정을 포함하여 이루어진다.
이하, 본 발명의 반도체 소자 및 이의 제조방법을 첨부된 도면을 참조하여 설명하기로 한다.
도 2는 본 발명에 따른 반도체 소자의 구조단면도이고, 도 3a 내지 3e는 본 발명에 따른 고농도 확산층을 형성 공정을 나타낸 공정단면도이다. 그리고 도 4a 내지 4h는 본 발명의 반도체 소자 제조방법을 설명하기 위한 공정단면도이다.
먼저, 도 2에 도시한 바와 같이 본 발명의 반도체 소자는 기판(31)과, 상기 기판(31)상에 형성된 절연층(34)과, 소자 격리를 위해 상기 절연층(34)상에서 소정 간격을 두고 형성된 도전층(43)과, 상기 도전층(43)에 의해 정의된 활성영역의 상기 절연층(34)상에 형성된 고농도 확산층(33)과, 상기 고농도 확산층(33)상에 형성된 활성층과, 상기 활성층을 통해 상기 고농도 확산층(34)과 전기적으로 연결되는 드레인 콘택층(46)과, 상기 활성층상의 소정영역에 형성된 제 1 도전형 불순물층(45)과, 상기 제 1 도전형 불순물층(45)내에 형성된 제 2 도전형의 불순물층(49)과, 상기 제 2 도전형 불순물층(49)양측의 기판상에 형성되는 제 1, 제 2 게이트전극(48,48a)을 포함하여 구성된다.
여기서, 상기 제 1 도전형 불순물층(45)은 P도전형이고, 상기 제 2 도전형 불순물층(49)은 N도전형이다. 그리고 상기 제 2 도전형 불순물층(49)은 소오스 영역으로 사용된다.
그리고 상기 도전층(43)은 산화막(42)에 의해 절연되어 소자 격리를 위한 소자격리층으로 사용된다.
상기 고농도 확산층(33)은 기판 표면에서부터 상기 절연층(34)이 노출되도록 트렌치를 형성한 후, 도프트 폴리 실리콘을 매립하는 것에 의해 구현된다.
이와 같은 고농도 확산층의 형성방법을 도 3a 내지 3e를 참조하여 보다 상세히 설명하기로 한다.
도 3a에 도시한 바와 같이, 제 1 실리콘 기판(31)과 제 2 실리콘 기판(32)을 준비한 후, 소자의 활성영역으로 사용될 제 2 실리콘 기판(32)에 고농도 불순물(As+, Sb+, P+)을 이온주입 한다.
이때, 확산공정에 의해 형성될 확산층의 농도가 적어도 1021ion/㎤ 이상이 되도록 이온 주입 농도를 조절한다.
이와 같이, 이온주입을 실시한 후, 열확산 장치에 투입하여 도 3b에 도시한 바와 같이, 제 2 실리콘 기판(32)내에 n+고농도 확산층(33)을 형성함과 동시에 상기 제 2 실리콘 기판(32)의 전 표면에 절연층(34)을 형성한다.
여기서, 상기 절연층(34)은 열산화막이다.
이후, 도 3c에 도시한 바와 같이, n+고농도 확산층(33)이 형성된 부위의 절연층(34)상에 제 1 실리콘 기판(31)을 열처리를 통해 본딩(bonding)한다.
이후, 도 3d에 도시한 바와 같이, 상기 n+고농도 확산층(33)이 형성되지 않는 부위의 제 2 실리콘 기판(32)을 소정깊이까지 그라인딩(grinding)한 후 도 3e에 도시한 바와 같이, 폴리싱(polishing)한다.
이와 같이 제조된 SOI기판을 이용하여 본 발명에 따른 반도체 소자 제조 공정이 수행된다.
즉, 도 4a에 도시한 바와 같이, 제 1 실리콘 기판(31)과 절연층(34)과 n+고농도 확산층(33)과 제 2 실리콘 기판(32)으로 이루어진 SOI기판(41)을 준비한다.
여기서, 상기 제 2 실리콘 기판(32)은 활성층으로 사용된다.
이어서, 도 4b에 도시한 바와 같이, 고전압 소자와의 격리를 위해 상기 절연층(34)의 표면이 노출될 때까지 소정부분을 식각하여 트렌치를 형성하고, 상기 트렌치의 밑면 및 측면에는 CVD절연막(42)을 형성한다.
이때, 상기 CVD절연막(42)을 형성하기 이전에 상기 트렌치의 표면에 열산화막(도시 하지 않음)을 성장시키는 공정을 추가로 진행한다.
그리고 상기 CVD절연막(42)상에 도전층(43)을 형성한 후, 반응성 이온 에칭법(RIE : Reactive Ion Etching)이나, CMP(Chemical Mechanical Polishing)법으로 상기 SOI기판(41)의 표면을 평탄화시킨다.
여기서, 상기 도전층(43)은 다결정 실리콘을 이용하는데, 상기 다결정 실리콘 이외에 절연막을 적용하는 것이 가능하다.
상기 다결정 실리콘을 이용함에 따라 트렌치를 매립시킴에 따른 보이드(void)를 피할 수 있다.
이어, 도 4c에 도시한 바와 같이, 상기 매립된 도전층(43)을 덮도록 CVD방법에 의한 산화막(44)을 형성하여 활성영역(A)을 정의한다.
그리고 도 4d에 도시한 바와 같이, 상기 활성영역(A)의 표면내에 이온주입을 통해 고전압 소자의 채널영역이 될 제 1 도전형 불순물층(45)을 형성한다.
여기서, 상기 제 1 도전형 불순물층(45)은 P도전형이다.
이후, 도 4e에 도시한 바와 같이, 상기 n+고농도 확산층(33)이 노출되도록 트렌치를 형성한 후, 트렌치내에 도전층을 형성한 후, 반응성 이온 에칭법(RIE) 또는 화학기계적 경면 연마법(CMP)을 이용하여 상기 트렌치내에 매립되는 드레인 콘택층(46)을 형성한다.
이어, 도 4f에 도시한 바와 같이, 상기 활성영역(46)의 표면에 게이트 절연막(47)을 형성한다.
이때, 상기 게이트 절연막(47)은 열산화 공정에 의한 열산화막을 이용한다.
도 4g에 도시한 바와 같이, 상기 게이트 절연막(47)상에 도전층을 형성한 후, 패터닝하여 제 1, 제 2 게이트 전극(48,48a)을 형성한다.
여기서, 상기 제 1, 제 2 게이트 전극(48,48a)의 물질은 도프트 폴리 실리콘을 이용한다.
그리고 상기 드레인 콘택층(46) 양측의 활성영역(A)의 표면내와 제 1 게이트 전극(48)과 제 2 게이트 전극(48a) 사이의 제 1 도전형 불순물층(45)의 표면내에 제 2 도전형의 불순물층(49)을 형성한다.
여기서, 상기 제 2 도전형의 불순물층(49)은 N도전형이다. 그리고 상기 드레인 콘택층(49) 양측의 제 2 도전형 불순물층(49)은 고전압 소자의 드레인 영역이 되고, 상기 제 1 게이트 전극(48)과 제 2 게이트 전극(48a)사이의 제 2 도전형의 불순물층(49)은 고전압 소자의 소오스 영역이 된다.
이와 같은 공정을 통해 본 발명에 따른 반도체 소자를 제조하게 되는데, 도 4h에 도시된 바와 같이, 화살표 방향을 따라 전류 패스(path)가 형성된다.
이상에서 상술한 바와 같이, 본 발명의 반도체 소자 및 이의 제조방법은 다음과 같은 효과가 있다.
첫째, 종래 SOI기판에서 시도하지 못했던 VDMOS소자를 트렌치 플러그(plug)를 갖는 드레인 콘택층 형성을 통해 가능하게 되어 큰 출력 전류를 얻을 수 있다.
둘째, LDMOS구조와 같이 드레인 영역이 SOI기판의 표면에 형성되므로 다른 소자와 집적화가 가능하다.
Claims (13)
- 기판,상기 기판내에 형성된 절연층,상기 절연층상에 형성된 고농도 확산층,상기 기판의 표면에서부터 상기 절연층에 연결되도록 형성된 소자 격리층,상기 기판을 통해 상기 고농도 확산층과 연결되는 드레인 콘택층,상기 고농도 확산층상의 상기 기판 표면내에 형성된 제 1 도전형 불순물층,상기 제 1 도전형 불순물층상의 기판 표면내와 상기 제 1 도전형 불순물층과 격리되어 상기 드레인 콘택층 양측의 기판 표면내에 형성된 제 2 도전형의 불순물층,상기 제 1 도전형 불순물층상에 형성된 상기 제 2 도전형 불순물층의 양쪽 가장자리부의 상기 기판상에 게이트 절연막을 사이에 두고 형성된 제 1, 제 2 게이트 전극을 포함하여 구성되는 것을 특징으로 하는 반도체 소자.
- 제 1 항에 있어서, 제 1 도전형 불순물층은 P도전형이고, 상기 제 2 도전형 불순물층은 N도전형인 것을 특징으로 하는 반도체 소자.
- 제 1 항에 있어서, 상기 고농도 확산층은 상기 제 2 도전형 불순물층과 동일 도전형인 것을 특징으로 하는 반도체 소자.
- 제 1 항에 있어서, 상기 제 1 게이트 전극과 상기 제 2 게이트 전극 사이의 상기 제 2 도전형 불순물층은 소오스 영역인 것을 특징으로 하는 반도체 소자.
- 제 1 기판,상기 제 1 기판상의 소정부위에 절연층을 사이에 두고 형성된 고농도 확산층,상기 고농도 확산층을 포함한 상기 절연층상에 형성된 제 2 기판,상기 제 2 기판을 통해 상기 고농도 확산층의 가장자리부에 연결되는 드레인 콘택층,상기 제 2 기판의 표면내에 형성된 제 1 도전형의 불순물층,상기 드레인 콘택층 양측의 상기 제 2 기판의 표면내에 형성되고, 상기 제 1 도전형 불순물층상의 상기 제 2 기판 표면내에 형성된 제 2 도전형의 불순물층,상기 제 2 도전형 불순물층 양쪽 가장자리부의 상기 제 2 기판상에서 게이트 절연막을 사이에 두고 형성된 제 1, 제 2 게이트 전극을 포함하여 구성되는 것을 특징으로 하는 반도체 소자.
- 제 5 항에 있어서, 상기 제 1 도전형 불순물층은 P도전형이고, 상기 제 2 도전형 불순물층은 N도전형인 것을 특징으로 하는 반도체 소자.
- 제 5 항에 있어서, 상기 고농도 확산층은 상기 제 2 도전형 불순물층과 동일 도전형인 것을 특징으로 하는 반도체 소자.
- 제 5 항에 있어서, 상기 제 2 도전형 불순물층, 고농도 확산층, 드레인 콘택층으로 이어지는 전류패스가 형성되는 것을 특징으로 하는 반도체 소자.
- 제 1 기판상에 절연층을 사이에 두고 고농도 확산층을 형성하는 공정과,상기 고농도 확산층상에 제 2 기판을 형성하는 공정과,상기 제 2 기판의 표면에서부터 상기 절연층에 연결되는 소자격리층을 선택적으로 형성하는 공정과,상기 고농도 확산층상의 상기 제 2 기판의 표면내에 제 1 도전형 불순물층을 형성하는 공정과,상기 제 1 도전형 불순물층 양측의 상기 제 2 기판의 표면에서부터 상기 고농도 확산층에 연결되는 드레인 콘택층을 형성하는 공정과,상기 드레인 콘택층 양측의 상기 제 2 기판의 표면내와 상기 제 1 도전형 불순물층내에 제 2 도전형 불순물층을 형성하는 공정과,상기 제 2 도전형 불순물층 양측의 가장자리부에 상응하는 상기 제 2 기판의 표면상에 게이트 절연막을 사이에 두고 형성된 제 1, 제 2 게이트 전극을 형성하는 공정을 포함하여 이루어지는 것을 특징으로 하는 반도체 소자 제조방법.
- 제 9 항에 있어서, 상기 제 1 게이트 전극과 상기 제 2 게이트 전극 사이의 상기 제 2 도전형 불순물층은 소오스영역으로 사용되는 것을 특징으로 하는 반도체 소자 제조방법.
- 제 9 항에 있어서, 상기 제 1 기판을 포함하여 상기 제 2 기판을 형성하는 공정은,제 1 기판과 제 2 기판을 준비하는 공정과,상기 제 2 기판상의 표면내에 고농도 확산층을 형성하는 공정과,상기 고농도 확산층을 포함한 상기 제 2 기판의 표면에 열산화막을 형성하는 공정과,상기 제 1 기판상에 상기 고농도 확산층이 형성된 상기 제 2 기판의 상면을 서로 마주보도록 본딩하는 공정과,상기 상기 제 2 기판의 하면을 소정깊이로 폴리싱하는 공정을 더 포함하여 이루어지는 것을 특징으로 하는 반도체 소자 제조방법.
- 제 9 항에 있어서, 상기 소자격리층을 형성하는 공정은,상기 고농도 확산층상에 상기 제 2 기판을 형성한 후, 상기 제 1 기판의 소정부위가 노출되도록 상기 제 2 기판, 상기 고농도 확산층, 상기 절연층을 선택적으로 제거하여 트렌치를 형성하는 공정과,상기 트렌치의 하면 및 측면에 산화막을 증착한 후, 상기 트렌치내에 도전층을 매립하는 공정을 더 포함하여 이루어지는 것을 특징으로 하는 반도체 소자 제조방법.
- 제 12 항에 있어서, 상기 도전층은 다결정 실리콘층인 것을 특징으로 하는 반도체 소자 제조방법.
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| KR1019980040628A KR100268866B1 (ko) | 1998-09-29 | 1998-09-29 | 반도체 소자 및 이의 제조방법 |
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Family Applications (1)
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1998
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| KR20000021504A (ko) | 2000-04-25 |
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