KR20030054758A - 전력 집적회로 소자의 제조 방법 - Google Patents
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Abstract
본 발명은 실리콘 기판 상에 절연막 및 실리콘층이 순차적으로 적층된 SOI 구조의 기판을 이용한 고전압 전력 집적회로 소자의 제조 방법에 관한 것으로, 실리콘층 상에 산화막 및 감광막을 순차적으로 형성한 후 트랜치 마스크를 사용한 사진작업으로 감광막을 패터닝하는 단계와, 패터닝된 감광막을 마스크로 이용하여 산화막을 패터닝한 후 잔류된 감광막을 제거하는 단계와, 패터닝된 산화막을 마스크로 이용하여 절연막이 노출될 때까지 실리콘층을 식각하여 트랜치를 형성하는 단계와, 트랜치를 포함하는 전체 상부면에 질화막을 형성한 후 열처리하고 트랜치가 매립되도록 전체 상부면에 다결정 실리콘을 증착하는 단계와, 실리콘층이 노출될 때까지 다결정 실리콘 및 질화막을 순차적으로 제거하여 표면을 평탄화시킴으로써 트랜치 내에 소자 간의 전기적 분리를 위한 소자분리막이 형성되도록 하는 단계를 포함하여 이루어지며, 고전압 전력소자와 로직 CMOS 소자 간의 트랜치 격리면적을 효과적으로 감소시키고 깊은 우물의 농도 조절을 용이하게 한다.
Description
본 발명은 고전압 전력 집적회로 소자의 제조 방법에 관한 것으로, 특히, 고전압 전력소자뿐만 아니라 로직 시모스(CMOS) 소자를 전기적으로 격리시키기 위한 격리면적을 획기적으로 줄일 수 있고, 깊은 웰의 불순물 농도를 용이하게 조절할 수 있는 트랜치 격리기술을 적용한 고전압 전력 집적회로 소자의 제조 방법에 관한 것이다.
일반적으로 고전압 전력 집적회로(IC)에 사용되는 전력소자로는 구동회로의 손실이 적은 모스(MOS) 소자가 바이폴라 트랜지스터보다 많이 사용되고 있다. 고전력 소자로는 디모스(DMOS)가 많이 사용되고 있으며, LDMOS(lateral DMOS)와VDMOS(vertical DMOS)가 있다. 전력 집적회로 소자를 제작할 때 벌크 실리콘 기판을 사용하는 것 보다 SOI(silicon-on-insulator) 기판을 사용하면 공정이 간단해 지고, VDMOS 트랜지스터의 구동전력이 커지는 장점이 있으나, LDMOS 트랜지스터 보다 집적회로(IC)를 제작하는 데 많은 어려움이 따른다. 따라서 고전압 전력 집적회로(IC)를 제작하는 데 주로 SOI 기판과 LDMOS 트랜지스터가 사용되고 있다.
고전압 LDMOS 트랜지스터와 로직 CMOS 소자는 트랜치 격리기술에 의해 형성되는 소자분리막에 의해 전기적으로 격리된다. 이 트랜치 격리기술은 p-n 접합을 이용한 경우보다 격리면적이 획기적으로 감소되고 기생용량이 감소될 수 있으며 고전압에서도 소자를 전기적으로 격리시킬 수 있는 장점을 가진다.
SOI 기판을 이용한 고전압 전력 집적회로(IC)는 도 1에 도시된 바와 같이 고전압 n-LDMOS 트랜지스터와 고전압 p-LDMOS 트랜지스터 및 로직 CMOS 소자로 구성된다.
종래의 트랜치 격리기술은 깊은 p-우물(또는 깊은 n-우물)이 형성되는 영역에 각각 p형 불순물(B, BF2)과 n형 불순물(P, As)을 주입한 후 고온에서 장시간동안 열처리하여 불순물을 확산시켜 깊은 p-우물(2)(또는 깊은 n-우물(3))을 형성한다. p-우물과 n-우물이 형성되는 영역에 각각 p형 불순물(B, BF2)과 n형 불순물(P, As)을 주입한 후 고온에서 열처리하여 p-우물(4)과 n-우물(5)을 형성한다. 깊은 p-우물(2)(또는 깊은 n-우물(3)), p-우물(4), n-우물(5)을 형성한 다음 실리콘 기판(1)과 SOI 층간 산화막(30) 상부의 실리콘층(2 및 3)에서 각종 소자를 격리시키기 위하여 SOI 층간 산화막(30)까지 실리콘층(2 및 3)을 식각하여 트랜치를 형성한 다음 트렌치 내부의 실리콘을 열산화시켜 산화막(33)을 성장시킨다. 화학증착법 등으로 산화막(33)을 증착한 다음 화학증착법 등으로 불순물이 도입되지 않은 다결정 실리콘(21)을 증착하고 감광막을 이용한 에치백 또은 화학적 기계적 연마(CMP) 방법을 이용하여 트랜치 부분에 채워져 있는 부분을 제외한 다결정 실리콘(21)과 표면에 있는 산화막(33)을 제거하여 트랜치 내에 소자격리를 이룬다. 이 경우 트랜치를 형성하기 전에 깊은 웰(2 및 3)을 먼저 형성하게 되면 깊은 웰(2 및 3) 가장자리 부분에 있는 불순물이 고온 열처리 중에 깊이 방향뿐만 아니라 측면 방향으로 확산되기 때문에 웰 가장자리 부분의 불순물은 웰 중앙에 비해 농도가 낮아진다. 그 결과 웰 가장자리에서 불순물 농도가 낮아지지 않은 영역 내측에 트랜치를 형성하고, 다른 고전압 소자를 완전히 격리시키기 위하여 깊은 웰(2 및 3) 외측에도 트랜치를 형성하여 2줄의 트랜치 격리로 고전압 소자 및 로직 CMOS 소자를 전기적으로 격리시켜야 한다.
따라서 종래의 기술은 불순물의 측면 확산에 따른 문제를 완전히 해결하기 위하여 2줄의 트랜치 격리가 필요하게 되며, 이에 따라 소자격리에 필요한 면적이 크게 증가되는 단점이 있다.
따라서, 본 발명은 트랜치용 산화막과 트랜치용 다결정 실리콘 사이에 불순물 확산이 어려운 트랜치용 질화막을 형성하거나, 트랜치 내의 산화막을 형성하지않고 트랜치용 질화막과 다결정 실리콘을 매립하여 트랜치 격리구조를 형성하므로써 상기한 단점을 해소할 수 있는 전력 집적회로 소자 제조 방법을 제공하는 데 그 목적이 있다.
본 발명은 깊은 p-웰과 깊은 n-웰을 형성하기 위해 필요한 고온 열처리 공정 전에 트랜치를 형성하므로써 고온 열처리 시 발생하는 불순물의 측면확산이 억제되어 웰의 가장자리 부근에서 불순물 농도가 낮아지는 현상이 방지되도록 한다.
또한, 불순물의 측면확산을 고려하여 2쌍의 트랜치를 형성하는 종래의 방법과는 달리 트랜치와 깊은 웰을 형성하기 위해 도입되는 불순물을 정열하여 이온주입함으로써 열처리 과정에서 측면확산이 억제되어 1줄의 트랜치로 고전압 전력소자들과 로직 CMOS 소자를 전기적으로 완전히 격리시킬 수 있다. 따라서 고전압 전력 집적회로에서 고전압 전력소자를 격리시키는 데 필요한 면적을 종래보다 감소시킨다. 또한, 불순물의 측면확산이 방지되도록 하여 웰의 면적이 큰 경우 보다 웰의 면적이 작을 때 웰의 불순물 농도가 낮아지는 현상이 억제되도록 한다.
상기한 목적을 달성하기 위한 본 발명은 실리콘 기판 상에 절연막 및 실리콘층이 순차적으로 적층된 SOI 구조의 기판을 이용한 고전압 전력 집적회로 소자의 제조 방법에 있어서, 실리콘층 상에 산화막 및 감광막을 순차적으로 형성한 후 트랜치 마스크를 사용한 사진작업으로 감광막을 패터닝하는 단계와, 패터닝된 감광막을 마스크로 이용하여 산화막을 패터닝한 후 잔류된 감광막을 제거하는 단계와, 패터닝된 산화막을 마스크로 이용하여 절연막이 노출될 때까지 실리콘층을 식각하여 트랜치를 형성하는 단계와, 트랜치를 포함하는 전체 상부면에 질화막을 형성한 후열처리하고 트랜치가 매립되도록 전체 상부면에 다결정 실리콘을 증착하는 단계와, 실리콘층이 노출될 때까지 다결정 실리콘 및 질화막을 순차적으로 제거하여 표면을 평탄화시킴으로써 트랜치 내에 소자 간의 전기적 분리를 위한 소자분리막이 형성되도록 하는 단계를 포함하여 이루어지는 것을 특징으로 한다.
또한, 상기 트랜치를 형성한 후 전체 상부면에 산화막을 형성하는 단계를 더 포함하여 이루어지는 것을 특징으로 하며, 상기 산화막은 트랜치의 측벽을 산화시키는 단계와, 전체 상부면에 산화막을 증착하는 단계에 의해 형성되는 것을 특징으로 한다.
도 1은 기존의 트랜치 격리 기술을 이용한 고전압 전력 집적회로 소자의 단면도.
도 2a 내지 도 2i는 본 발명에 따른 전력 집적회로 소자의 제조 방법을 설명하기 위한 소자의 단면도.
도 3은 본 발명의 다른 실시예를 설명하기 위한 소자의 단면도.
<도면의 주요 부분에 대한 부호의 설명>
1 및 100: 실리콘 기판2 및 102: 깊은 p-우물
3 및 103: 깊은 n-우물4 및 104: n-LDMOS 트랜지스터용 p-우물
5 및 105: p-LDMOS 트랜지스터용 n-우물
6 및 106: n-드리프트7 및 107: p-드리프트
11 및 111: n+접합12 및 112: p+접합
13 및 113: 보조 p+접합20 및 120: 다결정 실리콘
21, 121: 다결정 실리콘30, 130 및 138: 산화막
31 및 131: 필드 산화막32 및 132: 절연막
33 및 133: 트랜치용 산화막34 및 134: 트랜치용 질화막
35 및 135: 산화막36 및 136: 버퍼 산화막
37 및 137: 질화막40 및 140: 소스 전극
41 및 141: 드레인 전극42 및 142: 게이트 전극
50, 150 및 152: 감광막108: 트랜치
139: 게이트 산화막
SOI 기판을 이용한 고전압 전력 집적회로 소자는 p-LDMOS 트랜지스터(또는 p-LIGBT(lateral insulated gate bipolar transistor)와 n-LDMOS 트랜지스터(또는 n-LIGBT) 등의 고전압 전력소자와 로직 CMOS 소자로 이루어진다. 각 고전압 전력소자와 로직집적회로 소자를 전기적으로 격리시키기 위한 방법으로는 p-n 접합(junction)을 이용한 방법 또는 트랜치를 이용한 방법(유전막 격리 기술: dielectric isolation technology) 등이 이용된다.
P-n 접합을 이용한 격리기술은 격리면적이 커지고 기생용량이 증가하여 고전압 격리에 한계가 있다. 이러한 p-n 접합의 단점을 극복하기 위하여 트랜치 격리기술을 이용한다.
기존의 트랜치 격리기술은 n-LDMOS 트랜지스터를 위한 이온주입법과 고온 열처리 공정 등으로 깊은 p-우물을 형성하거나, p-LDMOS 트랜지스터를 위한 깊은 n-우물을 형성하고 n-LDMOS 트랜지스터와 로직 n-MOSFET를 위한 p-우물, p-LDMOS 트랜지스터와 로직 p-MOSFET를 위한 n-우물, n-드리프트(drift), p-드리프트를 형성한 후에 트랜치 마스크 포토(photo) 작업과 식각기술을 이용하여 소자들이 형성되는 실리콘층을 SOI 층간 산화막까지 식각하여 트랜치를 형성한다. 이 후 산화막을 성장시키고 화학증착법 등으로 산화막을 다시 증착시킨 후 다결정 실리콘을 화학증착법 등으로 증착하고 감광막(photoresist)을 이용한 에치백(etch-back) 또는 화학적 기계적 연마(CMP) 방법을 이용하여 트랜치 부분을 제외한 표면의 다결정 실리콘과 산화막을 식각하여 트랜치 격리를 이룬다.
그런데 이와 같은 방법은 깊은 n-형(또는 p-형) 우물을 형성할 때와 고온에서 열처리할 때 수직 방향 뿐만 아니라 측면 방향으로 불순물이 확산되어 우물의 가장자리 부분의 불순물 농도가 낮아지는 문제점을 가진다. 이를 고려하여 깊은 우물 가장자리에서 충분히 깊은 웰 내측에 트랜치를 형성하고 공정의 여유도를 고려하여 깊은 웰 가장자리 바깥쪽으로 충분히 떨어져 트랜치를 형성한다. 이와 같이 종래의 트랜치 격리기술은 소자 간의 완전한 격리를 위하여 2줄의 트랜치를 형성한다.
본 발명에서는 이온주입법으로 깊은 우물에 적합한 n-형 불순물(P, As 등) 또는 p-형 불순물(B, BF2등)을 도입한 후 깊은 우물을 형성하기 위하여 고온에서 열처리를 하지 않고 트랜치 마스크를 사용한 포토 작업을 수행한 다음 SOI 층간 절연막까지 실리콘층을 식각하여 트랜치를 형성한다. 그 후 산화막을 형성하고 화학증착법으로 불순물이 투과하기 어려운 질화막을 증착한 다음 화학증착법 등으로 다결정 실리콘을 증착하고 감광막을 이용한 에치백 또은 화학적 기계적 연마(CMP) 방법 등을 이용하여 트랜치 부분을 제외한 표면의 다결정 실리콘을 제거하여 트랜치 격리를 이룬다.
본 발명에 따라 트랜치 격리를 이루면 도입된 불순물을 확산시켜 깊은 웰을 형성하기 위한 고온 열처리 공정 시 질화막에 의해 불순물의 측면 확산이 방지되어 깊은 우물이 형성되는 영역이 측면 방향으로 확장되지 않으므로 깊은 우물 가장자리의 불순물 농도가 감소되지 않는다. 따라서 본 발명에 따르면 불순물이 측면 방향으로 확산되지 않으므로 1줄의 트랜치만으로도 충분한 소자분리를 이룰 수 있어 트랜치가 차지하는 면적이 획기적으로 감소될 뿐만 아니라, 불순물의 측면 확산이 방지되어 트랜치 가장자리에서 불순물의 농도가 감소되는 것이 방지된다. 또한, 깊은 웰의 불순물 농도분포가 위치에 따라 변하지 않고 깊은 웰의 크기에 따라 발생할 수 있는 불순물 농도분포의 차이도 감소된다.
그러면 이하, 첨부된 도면을 참조하여 본 발명의 실시예를 상세히 설명하기로 한다.
도 2a 내지 도 2i는 본 발명에 따른 전력 집적회로 소자의 제조 방법을 설명하기 위한 소자의 단면도이다.
도 2a를 참조하면, n-LDMOS 트랜지스터, p-LDMOS 트랜지스터, CMOS 소자로구성된 전력 집적회로 소자를 제조하기 위하여 n형(또는 p형) 불순물이 도입된 실리콘 기판(100), 1 내지 5mm 두께의 절연막(130) 및 소자가 제작되는 영역에 n형(또는 p형) 불순물이 도입되고 비저항이 0.01 내지 100Ω·㎝이며 두께가 0.5 내지 20㎛인 실리콘층(102)이 순차적으로 적층된 SOI 구조의 웨이퍼가 기판으로 사용된다.
상기 실리콘층(102) 상에 2000 내지 10000Å 두께의 산화막(135)을 형성한 후 상기 산화막(135) 상에 감광막(150)을 형성하고 트랜치 마스크를 사용한 사진(photo) 작업으로 상기 감광막(150)을 패터닝한다. 이때, 감광막 패턴(150) 간의 폭 즉, 형성될 트랜치의 폭이 1 내지 3㎛가 되도록 한다.
도 2b를 참조하면, 상기 감광막 패턴(150)을 마스크로 이용하여 상기 산화막(135)을 이방성 건식식각법으로 식각하고 잔류된 상기 감광막 패턴(150)을 제거한다. 상기 산화막(135)을 마스크로 이용하여 상기 절연막(130)이 노출될 때까지 상기 실리콘층(102)을 이방성 건식식각법으로 식각하여 트랜치(108)를 형성한다.
도 2c를 참조하면, 상기 트랜치(108)를 포함하는 전체 상부면에 산화막(133) 및 질화막(134)을 순차적으로 형성한 후 열처리하고 상기 트랜치(108)가 매립되도록 전체 상부면에 다결정 실리콘(151)을 증착한다.
이때 상기 산화막(133)은 먼저, 상기 트랜치(108)의 측벽을 산화시켜 100 내지 1000Å의 두께의 산화막이 성장되도록 하고, 화학증착법 등으로 1000 내지 10000Å 두께의 산화막을 증착하는 단계로 형성된다. 불순물의 확산을 방지하기 위한 목적으로 형성하는 상기 질화막(134)은 화학증착법 등으로 1000 내지 10000Å의 두께로 형성하며, 상기 다결정 실리콘(151)은 화학증착법 등으로 1000 내지 10000Å의 두께로 증착한다.
도 2d를 참조하면, 상기 실리콘층(102)이 노출될 때까지 화학적 기계적 연마(CMP) 방법으로 상기 다결정 실리콘(150) 및 질화막(134)을 순차적으로 연마하여 표면을 평탄화시킴으로써 상기 트랜치(108) 내에 LDMOS 트랜지스터와 로직 CMOS를 전기적으로 완전히 분리시키는 소자분리막이 형성된다. 이 후 잔류된 산화막(135)을 제거하고 상기 실리콘층(102) 상에 버퍼(buffer) 산화막(136)을 성장시킨다. 상기 버퍼 산화막(136) 상에 감광막(152)을 형성한 후 깊은 n-우물 마스크를 이용한 포토 작업으로 상기 감광막(152)을 패터닝하고, 패터닝된 감광막(152)을 마스크로 이용하여 노출된 부분의 실리콘층(102)에 n형의 불순물 이온을 주입한다.
도 2e를 참조하면, p-형의 실리콘층(102)이 완전히 n-형의 실리콘층(103)으로 변화되도록 고온에서 장시간 열처리한 후 상기 감광막(152)을 제거한다.
도 2f를 참조하면, 소정의 마스크를 이용하여 이온 주입될 부분을 정의하고 n형의 불순물(P, As) 또는 p형의 불순물(B, BF2)을 주입하고 열처리하여 n-LDMOS 트랜지스터의 우물(104), p-LDMOS 트랜지스터의 우물(105), n-드리프트(106) 및 p-드리프트(107)를 각각 형성한다.
도 2g를 참조하면, 상기 버퍼 산화막(136)을 제거한 후 상기 실리콘층(102)상에 100 내지 1000Å 두께의 산화막(138)을 성장시키고, 소정의 마스크를 이용한 p형 불순물(B 또는 BF2) 이온 주입을 실시하여 p-LDMOS 트랜지스터의 소스 부분에 보조 p+접합(113)을 형성한다. 이 후 500 내지 3000Å 두께의 질화막(137)을 화학증착법으로 증착하고 활성영역을 정의하기 위한 마스크를 이용한 포토 작업을 실시하고 이방성 건식식각법으로 상기 질화막(137)을 패터닝한다. n-LDMOS 트랜지스터와 CMOS 소자가 형성되는 영역에 있는 필드 산화막의 문턱전압을 조절하기 위하여 포토 작업 후에 p형 불순물(B 또는 BF2)을 1.0x1013내지 1.0x1014cm-2의 도즈량으로 주입한 다음 LOCOS(local oxidation of silicon) 방법으로 3000 내지 10000Å 두께의 필드 산화막(131)을 성장시킨다.
도 2h를 참조하면, 상기 질화막(137)을 습식식각 방법으로 제거하고, 전체 상부면에 희생 산화막(도시않됨)을 100 내지 1000Å 두께로 성장시킨 후 소정의 마스크를 이용하여 문턱전압 조절용 p형 불순물(B, BF2)을 5.0x1011내지 1.0x1013cm-2의 도즈량으로 주입하고, 상기 희생 산화막을 습식식각법으로 제거한다. 전체 상부면에 게이트 산화막(139)을 100 내지 1000Å 두께로 성장시킨 후 화학증착법으로 2000 내지 6000Å 두께의 다결정 실리콘막(120)을 증착하고, POCl3또는 이온주입 방법을 이용하여 다결정 실리콘막(120)에 인(P), 붕소(B), 비소(As)를 도입시킨다. 그 후 게이트 전극용 마스크를 사용한 포토 작업을 수행하고 건식식각법으로 다결정 실리콘막(120)을 식각하여 다결정 실리콘 게이트 전극(120)을 형성한다.LDD(Lightly Doped Drain) 마스크를 이용한 포토 작업을 수행한 다음 인(또는 비소) 이온을 1.0x1012내지 1.0x1014cm-2의 도즈량으로 주입하여 n-MOSFET 또는 n-LDMOS 트랜지스터의 LDD 영역를 형성한다. 이온 주입 마스크를 제거하고 다시 LDD 마스크로 포토 작업을 수행한 다음 붕소(또는 BF2) 이온을 1.0x1012내지 1.0x1014cm-2의 도즈량으로 주입하여 p-MOSFET 또는 p-LDMOS 트랜지스터의 LDD 영역을 형성한다. 화학증착법으로 산화막을 증착한 후 열처리 공정을 수행하고 이방성 건식식각법으로 스페이서(spacer) 산화막을 형성한다. 게이트 전극(120)의 측벽에 절연막 스페이서를 형성하고 소정의 마스크를 사용한 포토 작업을 수행한 후 비소 또는 인을 1.0x1015내지 1.0x1016cm-2의 도즈량으로 주입하여 n+소스/드레인(111)을 형성한다. 상기 이온 주입 마스크를 제거하고, 소정의 마스크를 사용한 포토 작업을 수행한 후 붕소(또는 BF2)를 1.0x1015내지 1.0x1016cm-2의 도즈량으로 주입하여 p+소스/드레인(112)를 형성한다. 상기 이온 주입 마스크를 제거하고, 전체 상부면에 화학증착법으로 3000 내지 10000Å 두께의 절연막(132)을 증착하고 열처리한다.
도 2i를 참조하면, 소정의 마스크를 사용한 포토 작업을 수행한 후 습식식각법(또는 건식식각법)으로 절연막(132)을 식각하여 콘택홀을 형성하고 열처리한 다음 상기 콘택홀이 매립되도록 금속을 증착하고 패터닝하여 금속배선(140)을 형성한 다음 열처리한다. 도면에서 부호(140)는 소스 전극, 부호(141)은 드레인 전극, 부호(142)는 게이트 전극을 각각 도시한다.
한편, 본 발명에서는 도 2c의 공정 단계에서 상기 산화막(133)을 형성하지 않고 질화막(134)을 형성하여 도 3에 도시된 바와 같이 트랜치(108) 내에 질화막(134) 및 다결정 실리콘(121)이 매립된 소자분리막을 형성할 수 있는데, 이러한 방법을 이용하면 고전압 전력 집적회로 소자의 트랜치 격리 면적을 감소시킬 수 있다.
상술한 바와 같이 본 발명은 고전압 전력 집적회로 소자이 제조 과정에서 기존의 트랜치 격리 기술과 다르게 트랜치 산화막과 다결정 실리콘막 사이에 질화막을 형성하거나, 트랜치 산화막 대신에 질화막과 다결정 실리콘으로 트랜치 격리를 이루고, 깊은 웰 열처리 공정을 수행한다. 따라서 고전압 전력소자 및 로직 CMOS 소자를 전기적으로 격리시키는 데 필요한 면적을 획기적으로 줄일 수 있으며, 가장자리의 불순물 농도가 측면으로 확산되는 것을 막을 수 있기 때문에 웰 면적에 의존하지 않고 웰의 불순물 농도 조절을 용이하게 할 수 있다.
Claims (9)
- 실리콘 기판 상에 절연막 및 실리콘층이 순차적으로 적층된 SOI 구조의 기판을 이용한 고전압 전력 집적회로 소자의 제조 방법에 있어서,상기 실리콘층 상에 산화막 및 감광막을 순차적으로 형성한 후 트랜치 마스크를 사용한 사진작업으로 상기 감광막을 패터닝하는 단계와,패터닝된 상기 감광막을 마스크로 이용하여 상기 산화막을 패터닝한 후 잔류된 상기 감광막을 제거하는 단계와,패터닝된 상기 산화막을 마스크로 이용하여 상기 절연막이 노출될 때까지 상기 실리콘층을 식각하여 트랜치를 형성하는 단계와,상기 트랜치를 포함하는 전체 상부면에 질화막을 형성한 후 열처리하고 상기 트랜치가 매립되도록 전체 상부면에 다결정 실리콘을 증착하는 단계와,상기 실리콘층이 노출될 때까지 상기 다결정 실리콘 및 질화막을 순차적으로 제거하여 표면을 평탄화시킴으로써 상기 트랜치 내에 소자 간의 전기적 분리를 위한 소자분리막이 형성되도록 하는 단계를 포함하여 이루어지는 것을 특징으로 하는 고전압 전력 집적회로 소자의 제조 방법.
- 제 1 항에 있어서,상기 산화막은 2000 내지 10000Å의 두께로 형성되는 것을 특징으로 하는 고전압 전력 집적회로 소자의 제조 방법.
- 제 1 항에 있어서,상기 트랜치는 1 내지 3㎛의 폭으로 형성되는 것을 특징으로 하는 고전압 전력 집적회로 소자의 제조 방법.
- 제 1 항에 있어서,상기 질화막은 화학증착법으로 증착되며, 1000 내지 10000Å의 두께로 형성되는 것을 특징으로 하는 고전압 전력 집적회로 소자의 제조 방법.
- 제 1 항에 있어서,상기 다결정 실리콘은 화학증착법으로 증착되며, 1000 내지 10000Å의 두께로 증착되는 것을 특징으로 하는 고전압 전력 집적회로 소자의 제조 방법.
- 제 1 항에 있어서,상기 다결정 실리콘 및 질화막은 감광막을 이용한 에치백 및 화학적 기계적연마 방법 중 어느 하나의 방법으로 제거되는 것을 특징으로 하는 고전압 전력 집적회로 소자의 제조 방법.
- 제 1 항에 있어서,상기 트랜치를 형성한 후 전제 상부면에 산화막을 형성하는 단계를 더 포함하여 이루어지는 것을 특징으로 하는 고전압 전력 집적회로 소자의 제조 방법.
- 제 7 항에 있어서,상기 산화막은 상기 트랜치의 측벽을 산화시키는 단계와,전제 상부면에 산화막을 증착하는 단계에 의해 형성되는 것을 특징으로 하는 고전압 전력 집적회로 소자의 제조 방법.
- 제 8 항에 있어서,상기 트랜치의 측벽에는 100 내지 1000Å 두께의 산화막이 성장되며, 상기 산화막은 1000 내지 5000Å의 두께로 증착되는 것을 특징으로 하는 고전압 전력 집적회로 소자의 제조 방법.
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