DE102006024495A1 - Verfahren zur Herstellung einer Halbleiteranordnung, Halbleiteranordnung und deren Verwendung - Google Patents
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Abstract
Halbleiteranordnung für einen integrierten Schaltkreis - mit einem ersten Bereich (10), in dem eine Anzahl von Bauelementen ausgebildet ist, - mit einem zweiten Bereich (60), - mit einer vergrabenen Isolatorschicht (50, SOI) zur vertikalen Isolation des ersten Bereichs (10), - mit einer Isolationsstruktur (1), die zwischen dem ersten Bereich (10) und dem zweiten Bereich (60) zur lateralen Isolation des ersten Bereichs (10) vom zweiten Bereich (60) ausgebildet ist, bei der - die Isolationsstruktur (1) eine Grabenstruktur (20, 21, 22, 23, 29) mit einem Dielektrikum und eine Leiterstruktur (30, 31, 32, 33, 39) mit einem Halbleitermaterial aufweist, - die Grabenstruktur (20, 21, 22, 23, 29) an die vergrabene Isolatorschicht (50, SOI) grenzt und - die Leiterstruktur (30, 31, 32, 33, 39) zur leitenden Verbindung des ersten Bereichs (10) mit dem zweiten Bereich (60) ausgebildet ist.
Description
- Die vorliegende Erfindung betrifft ein Verfahren zur Herstellung einer Halbleiteranordnung, eine Halbleiteranordnung und deren Verwendung.
- Zur Herstellung von integrierten Schaltungen werden Wafer verwendet, die aus einem monokristallinen Halbleitermaterial, wie Silizium, Germanium oder aus Mischkristallen wie Galliumarsenid bestehen.
- Um ein Bauelement in vertikaler Richtung zu Isolieren werden beispielsweise so genannte SOI-Substrate (Silicon On Insulator) oder SOS-Substrate (Silicon On Saphir) verwendet. Unter vertikaler Richtung ist dabei eine Richtung senkrecht zur Oberfläche des Wafers zu verstehen. Der Wafer weist beispielsweise eine Schichtenfolge Silizium-Siliziumdioxid-Silizium auf, so dass die beiden Siliziumschichten durch die Siliziumdioxidschicht voneinander isoliert sind.
- Weiterhin besteht die Möglichkeit ein Bauelement in lateraler Richtung zu isolieren. Unter lateraler Richtung ist dabei eine Richtung in der Oberfläche des Wafers zu verstehen. Demzufolge steht jede laterale Richtung senkrecht zur vertikalen Richtung. Zur Isolierung in lateraler Richtung kann ein so genannter tiefer Graben (engl. Deep-Trench) verwendet werden. Dieser wird in die Siliziumschicht, in der die Bauelemente ausgebildet werden, geätzt. Ein oder mehrere Bauelemente können durch einen tiefen Graben umschlossen sein, um diese gegen weitere Bauelemente lateral zu isolieren.
- Dieser tiefe Graben bildet dabei eine mögliche Ausbildung einer lateralen Isolationsstruktur.
- Der Erfindung liegt die Aufgabe zu Grunde, eine Halbleiteranordnung anzugeben, die eine weiter entwickelte Isolationsstruktur aufweist.
- Diese Aufgabe wird erfindungsgemäß durch eine Halbleiteranordnung mit den Merkmalen des Anspruchs 1 gelost. Bevorzugte Weiterbildungen der Erfindung sind Gegenstand von Unteransprüchen.
- Demzufolge ist eine Halbleiteranordnung mit einem ersten Bereich vorgesehen, wobei in dem ersten Bereich eine Anzahl von Bauelementen ausgebildet ist. Beispielsweise kann in dem ersten Bereich ein Hochvolt-Sperrschichtfeldeffekttransistor oder eine ESD-Struktur (Electro Static Discharge) ausgebildet sein.
- Weiterhin weist die Halbleiteranordnung einen zweiten Bereich auf, in dem Niedervolt-Bauelemente, wie beispielsweise CMOS-Strukturen ausgebildet sein können. Dieser zweite Bereich soll erfindungsgemäß von dem ersten Bereich isoliert werden, um beispielsweise in beiden Bereichen unterschiedliche Bauelemente mit signifikant unterschiedlichen Durchbruchsspannungen verwenden zu können. Auch ist es möglich im ersten Bereich und im zweiten Bereich ein Hochvoltbauelement vorzusehen, die beispielsweise mit unterschiedlichen Spannungspotentialen einer Vollbrücke arbeiten.
- Bevorzugt weist die Halbleiteranordnung eine vergrabene Isolatorschicht zur vertikalen Isolation des ersten Bereichs auf. Diese vergrabene Isolatorschicht erstreckt sich vorzugsweise zumindest unterhalb des ersten Bereiches und unterhalb der Isolationsstruktur. Weiterhin kann sich die vergrabene Isolatorschicht noch unterhalb eines oder mehrerer Teilbereiche der Halbleiteranordnung oder über die gesamte Größe des Wafers erstrecken. Die vergrabene Isolatorschicht ermöglich dabei vorteilhafterweise eine Isolierung gegenüber einem leitfähigen Substrat oder gegenüber unterhalb der Isolatorschicht ausgebildete Bauelemente. Eine derartige vergrabene Schicht kann auch als SOI-Struktur oder als SOS-Struktur bezeichnet werden.
- Die Halbleiteranordnung weist eine Isolationsstruktur auf, die zwischen dem ersten Bereich und dem zweiten Bereich zur lateralen Isolation des ersten Bereichs vom zweiten Bereich ausgebildet ist. Diese laterale Isolation durch die Isolationsstruktur ermöglicht, dass der erste Bereich und der zweite Bereich lateral versetzt zueinander vorteilhafterweise auf derselben Oberfläche des Wafers ausgebildet werden können.
- Die Isolationsstruktur weist eine Grabenstruktur mit einem Dielektrikum und eine Leiterstruktur mit einem Halbleitermaterial auf. Die Grabenstruktur kann dabei durch einen oder mehrere beliebig geformte Gräben ausgebildet sein. Auch die Leiterstruktur kann einen oder mehrere beliebig geformte Leiter innerhalb der lateralen Isolationsstruktur aufweisen. Die Grabenstruktur weist dabei als Dielektrikum beispielsweise Siliziumdioxid oder Siliziumnitrid auf. Der Querschnitt eines Grabens der Grabenstruktur kann beispielsweise eine senkrechte, schräge oder gerundete Grabenwand aufweisen. Der Querschnitt des Leiters kann beispielsweise eine senkrechte, schräge oder gerundete Leiterwand aufweisen. Bevorzugt ist eine Ausbildung des Querschnitts des Leiters von einer Ausbildung des Querschnitts des Grabens abhängig.
- Bevorzugt grenzt die Grabenstruktur an die vergrabene Isolatorschicht, so dass vorzugsweise unterhalb der Grabenstruktur kein signifikanter Leckstrom fließen kann. Dies kann beispielsweise dadurch erzielt werden, dass ein Boden der Grabenstruktur oxidiert wird, bis ein Oxid der Oxidation die vergrabene Isolatorschicht erreicht. Eine andere Möglichkeit besteht beispielsweise darin, die Grabenstruktur bis zur vergrabenen Isolatorschicht tief zu ätzen.
- Die Leiterstruktur ist zur leitenden Verbindung des ersten Bereichs mit dem zweiten Bereich ausgebildet. Demzufolge ist die Leiterstruktur nicht durch einen Isolator, wie beispielsweise ein Dielektrikum unterbrochen. Der Widerstand zwischen dem ersten Bereich und dem zweiten Bereich ist daher durch die Leiterstruktur vorzugsweise definiert. Der Gesamtwiderstand der Leiterstruktur bestimmt vorzugsweise den Leckstrom durch die Isolationsstruktur. Demzufolge ist die Isolationsstruktur vorteilhafterweise hochohmig ausgebildet. Diese weist bevorzugt einen höheren Leitwert auf als die Grabenstruktur.
- Gemäß einer vorteilhaften Weiterbildung sind die Grabenstruktur und die Leiterstruktur geometrisch derart ausgebildet, dass eine über einem Graben der Grabenstruktur abfallende Spannung kleiner ist als eine Isolierspannung zwischen dem ersten Bereich und dem zweiten Bereich. Jeder Graben ist vorteilhafterweise in seiner Quererstreckung nur einem Teil der Isolierspannung ausgesetzt, so dass die Eigenschaften des Grabens, wie dessen Dicke oder die Art des Dielektrikums, an diesen Teil der Isolierspannung angepasst sind.
- Bevorzugt weist die Leiterstruktur das gleiche Halbleitermaterial wie im ersten Bereich und/oder zweiten Bereich auf. Vorteilhafterweise wird die Leiterstruktur aus Silizium gebildet. In einer vorteilhaften Ausgestaltung ist vorgesehen, dass das Halbleitermaterial der Leiterstruktur monokristallin ausgebildet ist. Hierzu kann die Leiterstruktur durch Verwendung einer Maskierung und eines Ätzschrittes aus monokristallinem Halbleitermaterial strukturiert werden. Vorteilhafterweise sind die Leiterstruktur und der erste Bereich und der zweite Bereich aus einer einzigen Schicht monokristallinem Halbleitermaterial, wie <100> Silizium oder Siliziumcarbid gebildet.
- Der Leitwert ist vorteilhafterweise durch eine Dotierung des Halbleitermaterials der Leiterstruktur festgelegt. Alternativ zu intrinsischem Halbleitermaterial weist gemäß einer bevorzugten Ausgestaltung das Halbleitermaterial eine Dotierstoffkonzentration kleiner 1015 [1/cm3] auf. Es kann ein Substrat mit der entsprechenden Dotierstoffkonzentration verwendet werden. Alternativ können die Dotierstoffe auch durch Implantation und/oder Diffusion und/oder insitu während eines Epitaxieprozesses eingebracht werden. Bevorzugt beträgt die Dotierstoffkonzentration 7 × 1014 [1/cm3].
- Bevorzugt ist vorgesehen, dass das Halbleitermaterial keinen PN-Übergang aufweist, der bei Anlegen einer Isolierspannung in Sperrrichtung betrieben ist. Ein PN-Übergang weist dabei ein erstes Gebiet mit Dotierstoffen eines ersten Leitungstyps und ein zweites Gebiet mit Dotierstoffen eines zweiten Leitungstyps auf. Wird der PN-Übergang in Flussrichtung betrieben weist dieser keine Isolationswirkung auf. In Sperrrichtung betriebene PN-Übergänge benötigen für die Aufnahme einer großen Sperrspannung eine große Chipfläche, was zu erhöhten Kosten führt.
- Gemäß einer bevorzugten Ausgestaltung ist der erste Bereich von der Isolationsstruktur lateral vollständig umschlossen. Die bewirkt, dass der erste Bereich in alle lateralen Richtungen isoliert ist und um den ersten Bereich und die Isolationsstruktur herum vorteilhafterweise angeordnete Bauelemente werden nicht durch im ersten Bereich auftretende Spannungen zerstört. Zusätzlich zur Grabenstruktur grenzt vorteilhafterweise auch die Leiterstruktur zumindest abschnittsweise an die vergrabene Isolierschicht.
- In einer ersten vorteilhaften Weiterbildungsvariante ist vorgesehen, dass die Grabenstruktur und/oder die Leiterstruktur spiralförmig ausgebildet ist. Demzufolge umschließt vorteilhafterweise die Grabenstruktur und die Leiterstruktur den ersten Bereich vollständig durch eine Spirale. Die Isolierspannung wirkt dabei zwischen dem äußeren Ende und dem inneren Ende der Spirale. In Abhängigkeit von der Anzahl der Spiralwindungen fällt quer über einen Graben der Grabenstruktur nur ein Teilbetrag der Isolierspannung ab. Die Spirale kann eine im Wesentlichen runde, ovale oder rechteckförmige Grundform aufweisen.
- Gemäß einer zweiten vorteilhaften Weiterbildungsvariante sind eine Anzahl von Gräben der Grabenstruktur und/oder eine Anzahl von Leitern der Leiterstruktur geschlossen ausgebildet. Die Gräben und Leiter sind vorzugsweise ineinander geschachtelt angeordnet. Die einzelnen Leiter sind untereinander vorzugsweise verbunden, indem vorteilhafterweise zwei Leiter an einer Stelle aneinander grenzen oder miteinander verbunden sind. Vorteilhafterweise umschließen die Gräben der Grabenstruktur und/oder die Leiter der Leiterstruktur den ersten Bereich ringförmig, oval und/oder rechteckig.
- In einer vorteilhaften Weiterbildung dieser zweiten Variante ist vorgesehen, dass die Leiterstruktur eine Verbindungsstruktur aufweist, die zwei Leiter mit einander elektrisch leitend verbindet. Vorteilhafterweise kann die Verbindungsstruktur polykristallines Halbleitermaterial, ein Metall und/oder ein Silizid aufweisen. Beispielsweise kann zur Ausbildung der Leiterstruktur eine Metallisierungsebene des integrierten Schaltkreises verwendet werden. Auch ist hierdurch ein Abgriff von Teilspannungen möglich.
- Weiterhin liegt der Erfindung die Aufgabe zu Grunde, ein Verfahren zur Herstellung einer Halbleiteranordnung anzugeben, die eine weiter entwickelte Isolationsstruktur aufweist.
- Diese Aufgabe wird erfindungsgemäß durch ein Verfahren mit den Merkmalen des Anspruchs 17.
- Demzufolge ist ein Verfahren zur Herstellung einer Halbleiteranordnung mit Bauelementen eines integrierten Schaltkreises vorgesehen. Vorzugsweise wird ein Wafer mit einer unter einem Halbleitergebiet vergrabenen Isolatorschicht zur vertikalen Isolierung erzeugt. Eine Isolationsstruktur zur lateralen Isolierung eines ersten Bereichs des Halbleitergebietes von einem zweiten Bereich des Halbleitergebietes ausgebildet. In dem ersten Bereich wird vorteilhafterweise ein Hochvoltbauelement, insbesondere ein IGBT oder ein DMOS-Transistor, ausgebildet.
- Zur Ausbildung der Isolationsstruktur wird eine Grabenstruktur bis zur Isolatorschicht derart in das Halbleitergebiet geätzt wird, dass eine den ersten Bereich und den zweiten Bereich elektrisch leitend verbindende Leiterstruktur aus Halbleitermaterial des Halbleitergebietes gebildet wird. Weiterhin wird zur Ausbildung der Isolationsstruktur ein Dielektrikum in die Grabenstruktur eingebracht. Vorzugsweise bedeckt das Dielektrikum zumindest den Wandbereich der Grabenstruktur. Die Grabenstruktur kann dann mit Polysilizium verfüllt werden. Alternativ ist auch eine vollständige Verfüllung mit Dielektrikum möglich. Zum Einbringen des Dielektrikums kann dieses Abgeschieden werden. Alternativ ist es auch möglich die Wände der Grabenstruktur zu oxidieren.
- Im Folgenden wird die Erfindung in einem Ausführungsbeispiel anhand von Zeichnungen mit den
1 bis3 näher erläutert. - Dabei zeigen
-
1 eine schematische Aufsicht auf eine Halbleiteranordnung mit einer Isolationsstruktur eines ersten Ausführungsbeispiels; -
2 ein schematisches Ersatzschaltbild der Isolationsstruktur der1 ; -
3 eine schematische Schnittansicht Halbleiteranordnung der1 mit der Isolationsstruktur; -
4 ein schematische Aufsicht auf eine Halbleiteranordnung mit einer Isolationsstruktur eines zweiten Ausführungsbeispiels; und -
5 eine schematische Schnittansicht der Isolationsstruktur der4 . - In
1 ist ein erstes Ausführungsbeispiel in Draufsicht auf eine Isolationsstruktur1 dargestellt. Die Isolationsstruktur1 weist eine Mehrzahl von mit Dielektrikum verfüllten Gräben21 ,22 ,23 ,29 auf. Im Ausführungsbeispiel der1 sind vier Gräben dargestellt. Die Anzahl der benötigten Gräben21 ,22 ,23 ,29 ist dabei von der gewünschten Isolierspannung abhängig, die über alle Gräben21 ,22 ,23 ,29 insgesamt abfällt. Weitere Gräben sind durch Punkte angedeutet. Die Gräben21 ,22 ,23 ,29 der Isolationsstruktur1 sind in einer Rechteckform um den zu isolierenden Bauelementebereich10 ausgebildet, wobei die rechteckförmigen Gräben21 ,22 ,23 ,29 ineinander geschachtelt angeordnet sind. Die Gräben21 ,22 ,23 ,29 bilden zusammen eine Grabenstruktur. - Zwischen den Gräben
21 ,22 ,23 ,29 sind Leiter31 ,32 ,33 ,39 ausgebildet, die einen gegenüber dem Dielektrikum der Gräben signifikant höheren Leitwert aufweisen. Der Leitwert ist beispielsweise um den Faktor 106 größer gegenüber dem Dielektrikum. Die Leiter31 ,32 ,33 ,39 sind dabei ebenfalls in einer Rechteckform ausgebildet und ebenfalls ineinander geschachtelt. In dem Ausführungsbeispiel der1 bestehen die Leiter31 ,32 ,33 ,39 aus monokristallinem Silizium, das dotiert ist und eine Dotierstoffkonzentration von 7 × 1014 [1/cm3] aufweist. Der spezifische Widerstand der Siliziumleiter31 ,32 ,33 ,39 liegt im Ausführungsbeispiel der1 bei 20 Ohm cm. - Wenn die Fläche des zu isolierenden Bauelementes im Bereich
10 ca. 1 mm2 beträgt kann ein Widerstand von 5·107 Ohm pro Leiter31 ,32 ,33 ,39 ausgebildet werden. Somit fließt bei 1000 V Isolierspannung mit zehn Gräben21 ,22 ,23 ,29 und zehn Leitern31 ,32 ,33 ,39 ein Leckstrom von ca. 2 μA durch die Isolationsstruktur1 der1 . Die Weite der Isolationsstruktur1 beträgt etwa 30 μm. Gegenüber der Weite eines alternativ-isolierenden, in Sperrrichtung betriebenen PN-Übergangs ist die Weite der Isolationsstruktur1 der1 signifikant reduziert. Jeder Leiter31 ,32 ,33 ,39 im Ausführungsbeispiel der1 ist dabei ausschließlich n-dotiert oder ausschließlich p-dotiert, so dass sich kein pn-Übergang ausbildet. - Jeweils zwei der Leiter
31 ,32 ,33 ,39 sind untereinander durch eine Verbindungsstruktur41 ,42 ,43 ,49 leitend verbunden, wobei die Verbindungsstruktur41 ,42 ,43 ,49 monokristallines, amorphes oder polykristallines Halbleitermaterial und/oder ein Metall und/oder ein Silizid aufweisen kann. Die Leiter31 ,32 ,33 ,39 und die Verbindungsstrukturen41 ,42 ,43 ,49 bilden eine Leiterstruktur. Die Leiterstruktur ist dabei derart ausgelegt, dass die Leiterstruktur den Leckstrom durch die Isolationsstruktur definiert. Dabei kann ein Leckstrom durch die Gräben21 ,22 ,23 ,29 vernachlässigt werden, da diese einen signifikant höheren Widerstand als die Leiterstruktur aufweisen und da über jedem 800 nm breiten Graben21 ,22 ,23 ,29 eine Grabenisolierspannung V1, V2, V3 von nicht mehr als 100 V anliegt. Soll die isolationsstruktur 1000 V Isolierspannung standhalten, sind demzufolge zehn Gräben erforderlich. - Hierdurch wird eine dauerhafte Schädigung eines jeden mit Dielektrikum gefüllten Grabens
21 ,22 ,23 ,29 verhindert. Die isolierende Wirkung der Gräben21 ,22 ,23 ,29 addiert sich, da diese ineinander geschachtelt sind. Wären die Leiter31 ,32 ,33 ,39 nicht mittels der Verbindungsstrukturen41 ,42 ,43 ,49 mit beiden Potentialen der anliegenden Isolierspannung verbunden, würde es aufgrund der Tunnelströme zu einer Ladungsansammlung in den Leitern31 ,32 ,33 ,39 kommen. Diese Ladungsansammlung würde einen gleichmäßigen Spannungsabfall über die Gräben21 ,22 ,23 ,29 verhindern, so dass ein Graben einer zerstörerischen Grabenisolierspannung ausgesetzt wäre. Die Aufladung wird in dem Ausführungsbeispiel der1 durch die Verbindungsstrukturen41 ,42 ,43 ,49 verhindert, indem die Ladungsträger über diese Verbindungsstrukturen41 ,42 ,43 ,49 abfließen können. - Um die Isolationsstruktur hochohmig auszubilden, werden die Leiter
31 ,32 ,33 ,39 als hochohmige Widerstände genutzt, die zusammen mit den Verbindungsstrukturen41 ,42 ,43 ,49 einen hochohmigen Gesamtwiderstand bilden. Hierzu sind die Leiter31 ,32 ,33 ,39 an den jeweils gegenüberliegenden Enden mittels der Verbindungsstrukturen41 ,42 ,43 ,49 miteinander verbunden. Der Gesamtwiderstand ist als Ersatzschaltbild in2 schematisch dargestellt. Die einzelnen Leiter31 ,32 ,33 ,39 bilden jeweils zwei parallel geschaltete Widerstände R311||R312, R321||R322, R331||R332 und R391||R392. Diese Parallelschaltungen sind alle in Reihe geschaltet, um den Widerstand zu erhöhen und den Leckstrom durch die Isolationsstruktur1 zu reduzieren. - Eine Schnittdarstellung der Isolationsstruktur
1 der1 ist in der3 schematisch dargestellt. Auf einem Substrat100 , beispielsweise aus monokristallinem Silizium, ist eine vergrabene isolierende Schicht50 , beispielsweise aus Siliziumdioxid aufgebracht. Oberhalb dieser vergrabenen Isolatorschicht50 sind Bereiche10 und60 für Halbleiterbauelemente ausgebildet, die zur Ausbildung der Bauelemente aus monokristallinem Halbleitermaterial, wie Silizium oder Gallium-Arsenid, bestehen. Die Bauelemente in den Bereichen10 und60 sind für eine vereinfachte Darstellung nicht zeichnerisch detailliert. - Die Isolationsstruktur
1 isoliert den Bereich10 von dem Bereich60 durch die Anzahl von Gräben21 ,22 ,23 ,29 und die Anzahl von Leiter31 ,32 ,33 ,39 . Das Dielektrikum in den Gräben21 ,22 ,23 ,29 grenzt an die vergrabene Isolatorschicht50 , so dass sowohl die Bereiche10 ,60 als auch die Leiter31 ,32 ,33 ,39 von dem Substrat100 isoliert sind. Somit besteht über das Substrat100 keine leitende Verbindung zwischen den Bereichen10 und60 . Zusätzlich ist die Leiterstruktur vorteilhafterweise durch eine Abdeckungsschicht70 aus einem Dielektrikum, wie BPSG (Bor-Phosphor-Silikat-Glas) abgedeckt. - Diese Halbleiteranordnung gemäß den
1 bis3 dient beispielsweise der Isolierung eines IGBTs oder DMOS-Transistors, der in dem Bereich10 ausgebildet ist, von einem auf demselben Halbleiterchip integrierten Niedervolt-Schaltkreis, der in dem Bereich60 ausgebildet und durch die Isolationsstruktur1 von dem IGBT oder dem DMOS-Transistor isoliert ist. Beispielsweise soll der IGBT eine Spannung von 700 V schalten, hingegen weist der Niedervolt-Schaltkreis eine digitale Logik auf. - In den
4 und5 ist ein anderes Ausführungsbeispiel dargestellt, in dem ein einziger Graben20 und ein einziger Leiter30 in der Art einer Spirale zu einer Isolationsstruktur1 ausgebildet sind. Die Isolationsstruktur1 isoliert wiederum den Bereich10 . Der Leiter20 der Isolationsstruktur1 ist mit dem Bereich10 leitend verbunden und weist einen Anschluss40 auf. Die Spirale der4 weist drei Windungen auf. Je nach gewünschter Isolierspannung der Isolationsstruktur1 ist die Anzahl der Wicklungen der Spirale anzupassen. Über jeden Teilbereich des Grabens20 fällt wiederum nur ein Teilspannung V1, V2, V3 der Isolierspannung ab. - Die
5 zeigt eine Schnittansicht entlang der Schnittlinie A-A der4 . Der erste Bereich10 ist von der Isolationsstruktur1 vollständig umgeben. Außerhalb der Isolationsstruktur1 ist der zweite Bereich60 mit weiteren Bauelementen ausgebildet. -
- 1
- Isolationsstruktur
- 10
- erster Bereich zur Ausbildung eines Bauelements
- 20, 21, 22, 23, 29
- Graben, Grabenstruktur
- 30, 31, 32, 33, 39
- Leiter, Leiterstruktur, Silizium
- 40, 41, 42, 43, 44
- Verbindungsstruktur
- 50
- vergrabene Isolierschicht, SOI
- 60
- zweiter Bereich zur Ausbildung eines Bauelementes
- 70
- Abdeckungsschicht, BPSG
- 100
- Substrat, Silizium
- V1, V2, V3, V4
- Spannungsabfall über einen Graben
- R311 bis R392
- Widerstand
Claims (17)
- Halbleiteranordnung – mit einem ersten Bereich (
10 ) in dem eine Anzahl von Bauelementen ausgebildet ist, – mit einem zweiten Bereich (60 ), – mit einer vergrabenen Isolatorschicht (50 , SOI) zur vertikalen Isolation des ersten Bereichs (10 ), – mit einer Isolationsstruktur (1 ), die zwischen dem ersten Bereich (10 ) und dem zweiten Bereich (60 ) zur lateralen Isolation des ersten Bereichs (10 ) vom zweiten Bereich (60 ) ausgebildet ist, bei der – die Isolationsstruktur (1 ) eine Grabenstruktur (20 ,21 ,22 ,23 ,29 ) mit einem Dielektrikum und eine Leiterstruktur (30 ,31 ,32 ,33 ,39 ) mit einem Halbleitermaterial aufweist, – die Grabenstruktur (20 ,21 ,22 ,23 ,29 ) an die vergrabene Isolatorschicht (50 , SOI) grenzt, und – die Leiterstruktur (30 ,31 ,32 ,33 ,39 ) den ersten Bereich (10 ) mit dem zweiten Bereich (60 ) leitend verbindet. - Halbleiteranordnung nach Anspruch 1, bei der die Grabenstruktur (
20 ,21 ,22 ,23 ,29 ) und die Leiterstruktur (30 ,31 ,32 ,33 ,39 ) geometrisch derart ausgebildet sind, dass eine über einem Graben (20 ,21 ,22 ,23 ,29 ) der Grabenstruktur abfallende Spannung (V1, V2, V3) kleiner ist als eine Isolierspannung zwischen dem ersten Bereich (10 ) und dem zweiten Bereich (60 ). - Halbleiteranordnung nach einem der vorhergehenden Ansprüche, bei der das Halbleitermaterial monokristallin ausgebildet ist.
- Halbleiteranordnung nach einem der vorhergehenden Ansprüche, bei der das Halbleitermaterial eine Dotierstoffkonzentration kleiner 1015 [1/cm3] aufweist.
- Halbleiteranordnung nach einem der vorhergehenden Ansprüche, bei der das Halbleitermaterial Silizium oder Siliziumcarbid aufweist.
- Halbleiteranordnung nach einem der vorhergehenden Ansprüche, bei der das Halbleitermaterial keinen PN-Übergang aufweist, der bei Anlegen einer Isolierspannung in Sperrrichtung betrieben ist.
- Halbleiteranordnung nach einem der vorhergehenden Ansprüche, bei der der erste Bereich (
10 ) von der Isolationsstruktur (1 ) lateral vollständig umschlossen ist. - Halbleiteranordnung nach einem der vorhergehenden Ansprüche, bei der die Leiterstruktur (
30 ,31 ,32 ,33 ,39 ) zumindest abschnittsweise an die vergrabene Isolierschicht (50 , SOI) grenzt. - Halbleiteranordnung nach einem der vorhergehenden Ansprüche, bei der die Grabenstruktur (
20 ) und/oder die Leiterstruktur (30 ) spiralförmig ausgebildet ist. - Halbleiteranordnung nach einem der Ansprüche 1 bis 8, bei der eine Anzahl von Gräben (
21 ,22 ,23 ,29 ) der Grabenstruktur und/oder eine Anzahl von Leitern (31 ,32 ,33 ,39 ) der Leiterstruktur geschlossen ausgebildet und ineinander geschachtelt angeordnet sind. - Halbleiteranordnung nach Anspruch 10, bei der die Gräben (
21 ,22 ,23 ,29 ) der Grabenstruktur und/oder die Leiter (31 ,32 ,33 ,39 ) der Leiterstruktur den ersten Bereich (10 ) ringförmig, oval und/oder rechteckig umschließen. - Halbleiteranordnung nach einem der Ansprüche 10 oder 11, bei der die Leiterstruktur eine Verbindungsstruktur (
41 ,42 ,43 ,44 ) aufweist, die zwei Leiter (31 ,32 ,33 ,39 ) mit einander elektrisch leitend verbindet. - Halbleiteranordnung nach Anspruch 12, bei der die Verbindungsstruktur (
41 ,42 ,43 ,44 ) polykristallines Halbleitermaterial aufweist. - Halbleiteranordnung nach einem der Ansprüche 12 oder 13, bei der die Verbindungsstruktur (
41 ,42 ,43 ,44 ) ein Metall und/oder ein Silizid aufweist. - Halbleiteranordnung nach einem der vorhergehenden Ansprüche, bei der die Leiterstruktur (
31 ,32 ,33 ,39 ) durch eine Abdeckungsschicht (70 ) abgedeckt ist, die ein Dielektrikum aufweist. - Verwendung einer Halbleiteranordnung nach einem der vorhergehenden Ansprüche zur Isolierung eines IGBTs oder DMOS-Transistors von einem auf demselben Halbleiterchip integrierten Niedervolt-Schaltkreis
- Verfahren zur Herstellung einer Halbleiteranordnung mit Bauelementen eines integrierten Schaltkreises, indem – ein Wafer mit einer unter einem Halbleitergebiet vergrabenen Isolatorschicht (
50 , SOI) zur vertikalen Isolierung erzeugt wird, – eine Isolationsstruktur (1 ) zur lateralen Isolierung eines ersten Bereichs (10 ) des Halbleitergebietes von einem zweiten Bereich (60 ) des Halbleitergebietes ausgebildet wird, – in dem ersten Bereich (10 ) ein Hochvoltbauelement, insbesondere ein IGBT oder ein DMOS-Transistor, ausgebildet wird, wobei zur Ausbildung der Isolationsstruktur (1 ) – eine Grabenstruktur (20 ,21 ,22 ,23 ,29 ) bis zur Isolatorschicht (50 , SOI) derart in das Halbleitergebiet geätzt wird, dass eins den ersten Bereich (10 ) und den zweiten Bereich (60 ) elektrisch leitend verbindende Leiterstruktur (30 ,31 ,32 ,33 ,39 ) aus Halbleitermaterial des Halbleitergebietes gebildet wird, und – ein Dielektrikum in die Grabenstruktur (20 ,21 ,22 ,23 ,29 ) eingebracht wird.
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Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8994117B2 (en) | 2012-12-18 | 2015-03-31 | International Business Machines Corporation | Moat construction to reduce noise coupling to a quiet supply |
Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4507158A (en) * | 1983-08-12 | 1985-03-26 | Hewlett-Packard Co. | Trench isolated transistors in semiconductor films |
US4593458A (en) * | 1984-11-02 | 1986-06-10 | General Electric Company | Fabrication of integrated circuit with complementary, dielectrically-isolated, high voltage semiconductor devices |
US6130458A (en) * | 1996-03-28 | 2000-10-10 | Kabushiki Kaisha Toshiba | Power IC having SOI structure |
US6355537B1 (en) * | 1999-02-23 | 2002-03-12 | Silicon Wave, Inc. | Method of providing radio frequency isolation of device mesas using guard ring regions within an integrated circuit device |
JP2005268336A (ja) * | 2004-03-16 | 2005-09-29 | Nec Electronics Corp | 半導体装置及びその製造方法 |
Family Cites Families (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CA2242846A1 (en) * | 1998-07-09 | 2000-01-09 | Newbridge Networks Corporation | Radio interface card for a broadband wireless atm system |
JP4030257B2 (ja) * | 2000-08-14 | 2008-01-09 | 株式会社ルネサステクノロジ | 半導体集積回路装置 |
KR100418435B1 (ko) * | 2001-12-26 | 2004-02-14 | 한국전자통신연구원 | 전력 집적회로 소자의 제조 방법 |
-
2006
- 2006-05-26 DE DE102006024495A patent/DE102006024495A1/de not_active Withdrawn
-
2007
- 2007-05-22 WO PCT/EP2007/004506 patent/WO2007137729A2/de active Application Filing
- 2007-05-29 US US11/806,081 patent/US20070290226A1/en not_active Abandoned
Patent Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4507158A (en) * | 1983-08-12 | 1985-03-26 | Hewlett-Packard Co. | Trench isolated transistors in semiconductor films |
US4593458A (en) * | 1984-11-02 | 1986-06-10 | General Electric Company | Fabrication of integrated circuit with complementary, dielectrically-isolated, high voltage semiconductor devices |
US6130458A (en) * | 1996-03-28 | 2000-10-10 | Kabushiki Kaisha Toshiba | Power IC having SOI structure |
US6355537B1 (en) * | 1999-02-23 | 2002-03-12 | Silicon Wave, Inc. | Method of providing radio frequency isolation of device mesas using guard ring regions within an integrated circuit device |
JP2005268336A (ja) * | 2004-03-16 | 2005-09-29 | Nec Electronics Corp | 半導体装置及びその製造方法 |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN103227193A (zh) * | 2012-01-31 | 2013-07-31 | 英飞凌科技奥地利有限公司 | 具有边缘终端结构的半导体器件 |
CN103227193B (zh) * | 2012-01-31 | 2016-06-01 | 英飞凌科技奥地利有限公司 | 具有边缘终端结构的半导体器件 |
Also Published As
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WO2007137729A3 (de) | 2008-03-27 |
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