DE102013114842B4 - Halbleitervorrichtung und Verfahren zum Herstellen einer Halbleitervorrichtung - Google Patents

Halbleitervorrichtung und Verfahren zum Herstellen einer Halbleitervorrichtung Download PDF

Info

Publication number
DE102013114842B4
DE102013114842B4 DE102013114842.5A DE102013114842A DE102013114842B4 DE 102013114842 B4 DE102013114842 B4 DE 102013114842B4 DE 102013114842 A DE102013114842 A DE 102013114842A DE 102013114842 B4 DE102013114842 B4 DE 102013114842B4
Authority
DE
Germany
Prior art keywords
comb
region
conductivity type
drain
doped
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
DE102013114842.5A
Other languages
English (en)
Other versions
DE102013114842A1 (de
Inventor
Andreas Meiser
Franz Hirler
Christian Kampen
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Infineon Technologies AG
Original Assignee
Infineon Technologies AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Infineon Technologies AG filed Critical Infineon Technologies AG
Publication of DE102013114842A1 publication Critical patent/DE102013114842A1/de
Application granted granted Critical
Publication of DE102013114842B4 publication Critical patent/DE102013114842B4/de
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/34—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies not provided for in groups H01L21/0405, H01L21/0445, H01L21/06, H01L21/16 and H01L21/18 with or without impurities, e.g. doping materials
    • H01L21/38—Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions
    • H01L21/383—Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions using diffusion into or out of a solid from or into a gaseous phase
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H01L29/66803—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET with a step of doping the vertical sidewall, e.g. using tilted or multi-angled implants
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/402—Field plates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7816—Lateral DMOS transistors, i.e. LDMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/402—Field plates
    • H01L29/407—Recessed field plates, e.g. trench field plates, buried field plates

Abstract

Halbleitervorrichtung mit einem Transistor, der in einem Halbleitersubstrat (100) mit einer ersten Hauptoberfläche (110) ausgebildet ist, wobei der Transistor aufweist:
einen Kanalbereich (230), der mit Dotierstoffen eines ersten Leitfähigkeitstyps dotiert ist,
einen Sourcebereich (210), der mit Dotierstoffen eines zweiten Leitfähigkeitstyps, der vom ersten Leitfähigkeitstyp verschieden ist, dotiert ist,
einen Drainbereich (220), der mit Dotierstoffen des zweiten Leitfähigkeitstyps dotiert ist,
einen Drainausdehnungsbereich (240) und
eine Gateelektrode (250), benachbart zu dem Kanalbereich (230),
wobei der Kanalbereich (230) in einem ersten Teil (120) eines Kammes (115) angeordnet ist, der Drainausdehnungsbereich (240) in einem zweiten Teil (130) des Kammes (115) angeordnet ist, der Drainausdehnungsbereich (240) einen Kernteil (242), der mit dem ersten Leitfähigkeitstyp dotiert ist, und weiterhin einen Abdeckteil (244), der mit dem zweiten Leitfähigkeitstyp dotiert ist, aufweist und der Abdeckteil (244) benachbart zu wenigstens einer oder zwei Seitenwänden (117) des zweiten Teiles (130) des Kammes (115) ist, und wobei der Sourcebereich (210) in einem dritten Teil (135) des Kammes (115) direkt angrenzend an den Kanalbereich (230) angeordnet ist.

Description

  • HINTERGRUND
  • MOS-Leistungstransistoren oder MOS-Leistungsvorrichtungen, die gewöhnlich in Kraftfahrzeug- bzw. Automobil- und industriellen Elektroniken verwendet werden, sollten einen niedrigen Einschaltwiderstand (Ron) haben, wenn sie eingeschaltet sind bzw. eingeschaltet werden. In einem Ausschaltzustand sollten sie eine Kennlinie mit hoher Durchbruchspannung aufweisen und hohe Source-Drain-Spannungen aushalten. Weiterhin werden Versuche unternommen, um die Kapazitäten, insbesondere die Gate-Drain-Kapazität zwischen der Gateelektrode und der Drainelektrode, zu reduzieren.
  • Weitere Halbleitervorrichtungen sind aus den Druckschriften WO 2009/ 116 015 A1 , US 2011 / 0 151 652 A1 , US 2012 / 0 193 707 A1 sowie US 2007 / 0 235 819 A1 bekannt. US 2011 / 0 275 201 A1 beschreibt eine Halbleitervorrichtung mit kammartigen Halbleiterbereichen.
  • Es ist daher Aufgabe der vorliegenden Erfindung, eine Halbleitervorrichtung und ein Verfahren zum Herstellen einer Halbleitervorrichtung anzugeben, welche jeweils den obigen Forderungen genügen.
  • Zur Lösung dieser Aufgabe sieht die vorliegende Erfindung eine Halbleitervorrichtung bzw. ein Verfahren zum Herstellen einer Halbleitervorrichtung gemäß den entsprechenden unabhängigen Patentansprüchen vor. Vorteilhafte Weiterbildungen der Erfindung ergeben sich aus den Unteransprüchen.
  • ZUSAMMENFASSUNG
  • Gemäß einem Ausführungsbeispiel umfasst eine Halbleitervorrichtung einen Transistor, der in einem Halbleitersubstrat mit einer ersten Hauptoberfläche ausgebildet ist. Der Transistor umfasst einen Kanalbereich, der mit Dotierstoffen eines ersten Leitfähigkeitstyps dotiert ist, einen Sourcebereich und einen Drainbereich. Der Sourcebereich und der Drainbereich sind mit Dotierstoffen eines zweiten Leitfähigkeitstyps dotiert, welcher von dem ersten Leitfähigkeitstyp verschieden ist. Der Transistor umfasst weiterhin einen Drainausdehnungsbereich und eine Gateelektrode benachbart zu dem Kanalbereich. Der Kanalbereich ist in einem ersten Teil eines Kammes bzw. Grates angeordnet, und der Drainausdehnungsbereich ist in einem zweiten Teil des Kammes gelegen. Der Drainausdehnungsbereich umfasst einen Kernteil, der mit dem ersten Leitfähigkeitstyp dotiert ist. Der Drainausdehnungsbereich umfasst weiterhin einen Abdeckteil, der mit dem zweiten Leitfähigkeitstyp dotiert ist, wobei der Abdeckteil benachbart zu wenigstens einer Seitenwand oder zwei Seitenwänden des zweiten Teiles des Kammes ist. Der Sourcebereich ist in einem dritten Teil des Kammes direkt angrenzend an den Kanalbereich angeordnet.
  • Gemäß einem weiteren Ausführungsbeispiel umfasst eine Halbleitervorrichtung einen Transistor, der in einem Kamm bzw. Grat gebildet ist, welcher in einer ersten Hauptoberfläche eines Halbleitersubstrats gebildet ist. Der Transistor umfasst einen Kanalbereich eines ersten Leitfähigkeitstyps in wenigstens einem Teil des Kammes und einen Drainausdehnungsbereich, der in einem anderen Teil des Kammes gelegen ist, wobei der Drainausdehnungsbereich einen Kernteil des ersten Leitfähigkeitstyps und einen Abdeckteil eines zweiten Leitfähigkeitstyps aufweist, wobei der Abdeckteil wenigstens an einer oder zwei Seitenwänden des Kammes gelegen ist. Der Transistor umfasst außerdem einen Sourcebereich und einen Drainbereich des zweiten Leitfähigkeitstyps sowie eine Gatestruktur, die zu entgegengesetzten bzw. gegenüberliegenden Seitenwänden des Kammes vorgesehen ist. Der Kanalbereich und der Drainausdehnungsbereich sind längs einer ersten Richtung zwischen dem Sourcebereich und dem Drainbereich angeordnet, wobei die erste Richtung parallel zu der ersten Hauptoberfläche ist. Der Sourcebereich ist in einem dritten Teil des Kammes direkt angrenzend an den Kanalbereich angeordnet.
  • Gemäß einem weiteren Ausführungsbeispiel umfasst eine Halbleitervorrichtung einen Transistor, der in einem Halbleitersubstrat mit einer ersten Hauptoberfläche ausgebildet ist. Der Transistor umfasst einen Kanalbereich, der mit Dotierstoffen eines ersten Leitfähigkeitstyps dotiert ist, einen Sourcebereich und einen Drainbereich. Der Sourcebereich und der Drainbereich sind mit Dotierstoffen eines zweiten Leitfähigkeitstyps dotiert, welcher von dem ersten Leitfähigkeitstyp verschieden ist. Der Transistor umfasst außerdem eine Gateelektrode, die benachbart zu dem Kanalbereich ist, welcher in einem ersten Teil eines Kammes bzw. Grates gelegen ist. Der Sourcebereich ist in einem weiteren Teil des Kammes gelegen, direkt angrenzend an den Kanalbereich, wobei der Sourcebereich angrenzend zu wenigstens einer Seite aus einer Oberseite und zwei Seitenwänden des weiteren Teiles des Kammes angeordnet ist, und ein Kernteil des weiteren Teiles des Kammes ist mit Dotierstoffen des ersten Leitfähigkeitstyps dotiert und bildet einen Bodykontaktpfad.
  • Gemäß einem Ausführungsbeispiel umfasst ein Verfahren zum Herstellen einer Halbleitervorrichtung ein Bilden eines Transistors in einem Halbleitersubstrat, das eine erste Hauptoberfläche hat. Das Bilden des Transistors umfasst ein Bilden eines Kammes bzw. Grates, der einen ersten Kammteil und einen zweiten Kammteil in dem Halbleitersubstrat aufweist, wobei sich der Kamm längs der ersten Richtung erstreckt. Das Verfahren umfasst außerdem ein Bilden eines Sourcebereiches, eines Drainbereiches, eines Kanalbereiches, eines Drainausdehnungsbereiches und einer Gateelektrode benachbart zu dem Kanalbereich in dem Kamm. Das Verfahren umfasst weiterhin ein Dotieren des Kanalbereiches mit Dotierstoffen des ersten Leitfähigkeitstyps und ein Dotieren des Source- sowie des Drainbereiches mit Dotierstoffen eines zweiten Leitfähigkeitstyps. Das Bilden des Drainausdehnungsbereiches umfasst ein Bilden eines Kernteiles, der mit dem ersten Leitfähigkeitstyp dotiert ist, in dem zweiten Kammteil. Das Bilden des Drainausdehnungsbereiches umfasst weiterhin ein Bilden eines Abdeckteiles, der mit dem zweiten Leitfähigkeitstyp dotiert ist, wobei der Abdeckteil so gebildet wird, dass er benachbart zu wenigstens einer oder zwei Seitenwänden des zweiten Kammteiles gelegen ist. Der Sourcebereich wird in einem dritten Teil des Kamms direkt angrenzend an den Kanalbereich ausgebildet.
  • Gemäß einem Ausführungsbeispiel umfasst eine Halbleitervorrichtung einen Transistor, der in einem Halbleitersubstrat mit einer ersten Hauptoberfläche ausgebildet ist. Der Transistor umfasst einen Kanalbereich, der mit Dotierstoffen eines ersten Leitfähigkeitstyps dotiert ist, einen Sourcebereich und einen Drainbereich. Der Sourcebereich und der Drainbereich sind mit Dotierstoffen eines zweiten Leitfähigkeitstyps dotiert, der von dem ersten Leitfähigkeitstyp verschieden ist. Der Transistor umfasst weiterhin einen Drainausdehnungsbereich, eine Gateelektrode benachbart zu dem Kanalbereich und eine Feldplatte benachbart zu dem Drainausdehnungsbereich. Der Kanalbereich ist in einem ersten Teil eines Kammes bzw. Grates angeordnet, und der Drainausdehnungsbereich ist in einem zweiten Teil des Kammes vorgesehen.
  • Der Fachmann wird zusätzliche Merkmale und Vorteile nach Lesen der folgenden Detailbeschreibung und Betrachten der begleitenden Zeichnungen erkennen.
  • Figurenliste
  • Die begleitenden Zeichnungen sind beigeschlossen, um ein weiteres Verständnis der Erfindung zu liefern, und sie sind in der Offenbarung der Erfindung enthalten und bilden einen Teil von dieser. Die Zeichnungen veranschaulichen Ausführungsbeispiele der vorliegenden Erfindung und dienen zusammen mit der Beschreibung zum Erläutern von Prinzipien der Erfindung. Andere Ausführungsbeispiele der Erfindung und beabsichtigte Vorteile werden sofort gewürdigt, da sie unter Hinweis auf die folgende Detailbeschreibung besser verstanden werden.
    • 1A zeigt eine perspektivische Darstellung von Elementen einer Halbleitervorrichtung gemäß einem Ausführungsbeispiel.
    • 1B zeigt eine Schnittdarstellung einer Halbleitervorrichtung in einer Ebene parallel zu einer ersten Hauptoberfläche des Substrats.
    • 1C bis 1G zeigen weitere Schnittdarstellungen einer Halbleitervorrichtung gemäß einem Ausführungsbeispiel.
    • 2A zeigt eine perspektivische Darstellung von Elementen einer Halbleitervorrichtung gemäß einem weiteren Ausführungsbeispiel.
    • 2B zeigt eine Schnittdarstellung der Halbleitervorrichtung in einer Ebene parallel zu der ersten Hauptoberfläche des Halbleitersubstrats.
    • 2C bis 2F zeigen weitere Schnittdarstellungen einer Halbleitervorrichtung gemäß einem Ausführungsbeispiel.
    • 2G zeigt eine perspektivische Darstellung von Elementen einer Halbleitervorrichtung gemäß einem weiteren Ausführungsbeispiel.
    • 3 zeigt eine perspektivische Darstellung einer Halbleitervorrichtung gemäß einem weiteren Ausführungsbeispiel.
    • 4A bis 4J veranschaulichen ein Verfahren zum Herstellen einer Halbleitervorrichtung gemäß einem Ausführungsbeispiel.
    • 5 veranschaulicht eine Schnittdarstellung einer Halbleitervorrichtung, wenn das Verfahren zum Herstellen einer Halbleitervorrichtung gemäß einem weiteren Ausführungsbeispiel verwendet wird.
    • 6 veranschaulicht eine Modifikation des in 4 gezeigten Verfahrens.
    • 7A bis 7C veranschaulichen Teile eines weiteren Verfahrens zum Herstellen einer Halbleitervorrichtung.
    • 8 veranschaulicht eine Halbleitervorrichtung gemäß einem weiteren Ausführungsbeispiel.
    • 9 zeigt ein Flussdiagramm, das ein Verfahren zum Herstellen einer Halbleitervorrichtung veranschaulicht.
    • 10 zeigt ein Simulationsergebnis der Gate-Drain-Kapazität in Abhängigkeit von der Spannung für verschiedene Transistoren.
  • DETAILBESCHREIBUNG
  • In der folgenden Detailbeschreibung wird Bezug genommen auf die begleitenden Zeichnungen, die einen Teil der Offenbarung der Erfindung bilden und in denen für Veranschaulichungszwecke spezifische Ausführungsbeispiele gezeigt sind, in welchen die Erfindung ausgeführt werden kann. Es ist zu verstehen, dass andere Ausführungsbeispiele verwendet und strukturelle oder logische Änderungen gemacht werden können, ohne von dem Bereich der vorliegenden Erfindung abzuweichen. Beispielsweise können Merkmale, die für ein Ausführungsbeispiel gezeigt oder beschrieben sind, bei oder im Zusammenhang mit anderen Ausführungsbeispielen verwendet werden, um zu einem weiteren Ausführungsbeispiel zu gelangen. Es ist beabsichtigt, dass die vorliegende Erfindung derartige Modifikationen bzw. Abwandlungen und Veränderungen umfasst. Die Beispiele sind mittels einer spezifischen Sprache beschrieben, die nicht als den Bereich der beigefügten Patentansprüche begrenzend aufgefasst werden sollte. Die Zeichnungen sind nicht maßstabsgetreu und dienen lediglich für Veranschaulichungszwecke. Zur Klarheit sind die gleichen Elemente mit den entsprechenden Bezugszeichen in den verschiedenen Zeichnungen versehen, falls nicht etwas anderes festgestellt wird.
  • Die Begriffe „haben“, „enthalten“, „einschließen“, „umfassen“ und ähnliche Begriffe sind offene Begriffe, und diese Begriffe zeigen das Vorhandensein der festgestellten Strukturen, Elemente oder Merkmale an, schließen jedoch zusätzliche Merkmale nicht aus. Die unbestimmten Artikel und die bestimmten Artikel sollen sowohl den Plural als auch den Singular umfassen, falls sich aus dem Zusammenhang nicht klar etwas anderes ergibt.
  • Der Begriff „elektrisch verbunden“ beschreibt eine permanente niederohmige Verbindung zwischen elektrisch verbundenen Elementen, beispielsweise einem direkten Kontakt zwischen den betreffenden Elementen oder eine niederohmige Verbindung über ein Metall und/oder einen hochdotierten Halbleiter. Der Begriff „elektrisch gekoppelt“ umfasst, dass ein oder mehrere dazwischenliegende(s) Element(e), gestaltet für eine Signalübertragung, zwischen den elektrisch gekoppelten Elementen, beispielsweise Widerständen, Widerstandselementen oder Elementen, die steuerbar sind, um zeitweise eine niederohmige Verbindung in einem ersten Zustand und ein hochohmiges elektrisches Entkoppeln in einem zweiten Zustand zu liefern, vorgesehen sein (kann) können.
  • Die Figuren veranschaulichen relative Dotierungskonzentrationen durch Angabe von „-“ oder „+“ nächst zu dem Dotierungstyp „n“ oder „p“. beispielsweise bedeutet „n-“ eine Dotierungskonzentration, die niedriger ist als die Dotierungskonzentration eines „n“-Dotierungsbereiches, während ein „n+“-Dotierungsbereich eine höhere Dotierungskonzentration hat als ein „n“-Dotierungsbereich. Dotierungsbereiche der gleichen relativen Dotierungskonzentration haben nicht notwendigerweise die gleiche absolute Dotierungskonzentration. Beispielsweise können zwei verschiedene „n“-Dotierungsbereiche die gleiche oder verschiedene absolute Dotierungskonzentrationen haben. In den Figuren und der Beschreibung sind für ein besseres Verständnis oft die dotierten Teile als „p“- oder „n“-dotiert bezeichnet. Wie klar zu verstehen ist, ist diese Bezeichnung keinesfalls als begrenzend aufzufassen. Der Dotierungstyp kann beliebig sein, solange die beschriebene Funktionalität erreicht ist. Weiterhin können in allen Ausführungsbeispielen die Dotierungstypen umgekehrt sein.
  • Die Begriffe „Wafer“, „Substrat“ oder „Halbleitersubstrat“, die in der folgenden Beschreibung verwendet sind, können jegliche auf Halbleiter beruhende Struktur umfassen, die eine Halbleiteroberfläche hat. Wafer und Struktur sind so zu verstehen, dass sie Silizium, Silizium-auf-Isolator (SOI), Silizium-auf-Saphir (SOS), dotierte und undotierte Halbleiter, epitaktische Schichten eines durch eine Basishalbleiterunterlage getragenen Siliziums und andere Halbleiterstrukturen umfassen. Der Halbleiter muss nicht auf Silizium beruhen. Der Halbleiter kann ebenso Silizium-Germanium, Germanium oder Galliumarsenid sein. Gemäß Ausführungsbeispielen der vorliegenden Anmeldung ist Siliziumcarbid (SiC) oder Galliumnitrid (GaN) ein weiteres Beispiel des Halbleitersubstratmaterials.
  • Im Allgemeinen kann zum Mustern von Materialschichten ein fotolithographisches Verfahren verwendet werden, in welchem ein geeignetes Fotoresistmaterial vorgesehen ist. Das Fotoresistmaterial wird fotolithographisch mittels einer geeigneten Fotomaske gemustert. Die gemusterte Fotoresistschicht kann als eine Maske während folgender Verarbeitungs- bzw. Prozessschritte verwendet werden. Beispielsweise kann, wie es üblich ist, eine Hartmaskenschicht oder eine Schicht, die aus einem geeigneten Material, wie z.B. Siliziumnitrid, Polysilizium oder Kohlenstoff hergestellt ist, über der zu musternden Materialschicht vorgesehen werden. Die Hartmaskenschicht wird fotolithographisch gemustert, indem beispielsweise ein Ätzprozess verwendet wird. Indem die gemusterte Hartmaskenschicht als eine Ätzmaske herangezogen wird, wird die Materialschicht gemustert.
  • Die Begriffe „lateral“ und „horizontal“, wie diese in der vorliegenden Beschreibung verwendet sind, sollen eine Orientierung parallel zu einer ersten Oberfläche eines Halbleitersubstrats oder eines Halbleiterkörpers angeben. Dies kann beispielsweise die Oberfläche eines Wafers oder eines Chips bzw. Dies sein.
  • Der Begriff „vertikal“, wie dieser in der vorliegenden Beschreibung verwendet ist, soll eine Orientierung angeben, die senkrecht zu der ersten Oberfläche des Halbleitersubstrats oder des Halbleiterkörpers angeordnet ist.
  • 1A zeigt eine perspektivische Darstellung einer Halbleitervorrichtung gemäß einem Ausführungsbeispiel. Die in 1A dargestellte Halbleitervorrichtung umfasst einen Transistor 200, der in einem Halbleitersubstrat 100 mit einer ersten Hauptoberfläche 110 gebildet ist. Gemäß einem Ausführungsbeispiel kann ein vergrabener Wannenteil in dem Halbleitersubstrat 100 vorgesehen sein. Beispielsweise ist das Halbleitersubstrat mit einem ersten Leitfähigkeitstyp dotiert, und der dotierte Wannenteil 105 ist mit einem zweiten Leitfähigkeitstyp dotiert. Beispielsweise kann der erste Leitfähigkeitstyp p-dotiert sein, und der zweite Leitfähigkeitstyp ist n-dotiert oder umgekehrt.
  • Der in 1A gezeigte Transistor umfasst einen Sourcebereich 210, einen Drainbereich 220, einen Kanalbereich 230 und einen Drainausdehnungsbereich 240 sowie eine Gateelektrode 250. Die Gateelektrode 250 ist benachbart zu dem Kanalbereich 230, wobei die Gateelektrode 250 von dem Kanalbereich 230 mittels einer Gatedielektrikumschicht 255 isoliert ist. Die Gateelektrode 250 ist gestaltet, um eine Leitfähigkeit eines in dem Kanalbereich 230 gebildeten Kanals zu steuern. Der Kanalbereich 230 und der Drainausdehnungsbereich 240 sind längs einer ersten Richtung zwischen dem Sourcebereich 210 und dem Drainbereich 220 angeordnet. Die erste Richtung ist parallel zu der ersten Hauptoberfläche 210.
  • Wie weiter in 1A dargestellt ist, sind die Komponenten des Transistors in einem Kamm oder Grat (bzw. einer Rippe) 115 angeordnet, der in der ersten Hauptoberfläche 110 des Halbleitersubstrats 100 gebildet ist und sich längs der ersten Richtung erstreckt. Demgemäß ist der Kanalbereich 230 in einem ersten Teil 120 des Kammes 115 angeordnet, und der Drainausdehnungsbereich 240 ist in einem zweiten Teil 130 des Kammes 115 vorgesehen. Der Drainausdehnungsbereich 240 umfasst einen Kernteil (in dieser Figur nicht gezeigt), der mit dem ersten Leitfähigkeitstyp dotiert ist. Der Drainausdehnungsbereich 240 umfasst weiterhin einen Abdeckteil bzw. Deckelteil 244, der mit dem zweiten Leitfähigkeitstyp dotiert ist. Der Abdeckteil 244 ist angrenzend an wenigstens eine oder zwei Seitenwände 117 des zweiten Teiles 130 des Kammes 115 angeordnet. Die Seitenwände erstrecken sich in einer Richtung, die die erste Hauptoberfläche 110 des Halbleitersubstrats 100 schneidet. Gemäß einem Ausführungsbeispiel kann die Oberseite angenähert oder ungefähr parallel zu der ersten Hauptoberfläche 110 sein. Beispielsweise kann der Abdeckteil 244 angrenzend an zwei Seitenwände 117 und eine Oberseite 116 des zweiten Teiles 130 des Kammes 115 sein. Gemäß einem weiteren Ausführungsbeispiel kann der Abdeckteil 244 angrenzend an lediglich eine oder zwei Seitenwände des zweiten Teiles 130 des Kammes 115 sein. Beispielsweise kann eine weitere Schicht, die von dem Abdeckteil 244 verschieden ist, auf der Oberseite 116 des Kammes 115 angeordnet sein.
  • Der Kanalbereich 230 ist mit dem ersten Leitfähigkeitstyp dotiert. Der Sourcebereich und der Drainbereich sind mit einem zweiten Leitfähigkeitstyp dotiert, welcher von dem ersten Leitfähigkeitstyp verschieden ist.
  • In dem in 1A dargestellten Ausführungsbeispiel sind der Sourcebereich 210 und der Drainbereich 220 durch dotierte Teile des zweiten Leitfähigkeitstyps ausgeführt. Beispielsweise ist der Sourcebereich 210 in einem dritten Teil 135 des Kammes 115 angeordnet. Ein Kernteil des dritten Teiles 135 des Kammes 115 hat den ersten Leitfähigkeitstyp, und ein Bereich angrenzend an eine Oberseite 116 und die zwei Seitenwände 117 des dritten Teiles 135 des Kammes 115 ist mit dem zweiten Leitfähigkeitstyp dotiert. Wie weiter unten näher erläutert werden wird, kann ein Kernteil des Kammes 115, der den ersten Leitfähigkeitstyp hat und angrenzend an den Sourcebereich 210 des Transistors 200 angeordnet ist, einen Bodykontaktpfad 275 ausführen, der eine Bildung eines parasitären Bipolartransistors verhindert. Gemäß einem Ausführungsbeispiel kann der Bodykontaktpfad 275 mit einer höheren Dotierungskonzentration als der Kanalbereich 230 dotiert sein. Weiterhin führt der an der Zwischenfläche zwischen dem Bodykontaktpfad 275 und dem Sourcebereich 210 gebildete pn-Übergang eine Bodydiode aus, die für induktive Schaltprozesse verwendet werden kann. Gemäß einem weiteren Ausführungsbeispiel kann der Bulk- bzw. Volumenkontakt durch einen dotierten Wannenbereich des zweiten Leitfähigkeitstyps ausgeführt werden. Der dotierte Wannenbereich kann unterhalb des Kanalbereiches und optional unterhalb eines Teiles des Drainausdehnungsbereiches 240 angeordnet sein. In diesem Fall und gemäß weiteren Ausführungsbeispielen kann auch der Kernteil des Kammes 115 mit dem zweiten Leitfähigkeitstyp dotiert sein.
  • 1B zeigt eine Schnittdarstellung der in 1A dargestellten Struktur, wobei die Schnittdarstellung längs einer Ebene geführt ist, die parallel zu der ersten Hauptoberfläche 110 ist. Wie dargestellt ist, umfasst der Transistor 200 einen Sourcebereich einschließlich einer Sourcekontaktdotierung 215, wobei der Sourcebereich angrenzend an eine Seitenwand eines Kammes bzw. Grates 115 angeordnet ist. Die Halbleitervorrichtung umfasst außerdem einen Drainbereich 220 mit einer Drainkontaktdotierung 225, die an einer anderen Endseite des Kammes gelegen ist. Ein Kanalbereich 230 ist angrenzend an den Sourcebereich 210 angeordnet und erstreckt sich längs der Breite des Kammes 115, wobei die Gateelektrode 250 benachbart zu dem Kanalbereich 230 und die Gateelektrode 250 von dem Kanalbereich 230 mittels eines Gatedielektrikums isoliert ist. Darüber hinaus ist der Drainausdehnungsbereich 240 zwischen dem Kanalbereich 230 und dem Drainbereich 220 angeordnet. Der Drainausdehnungsbereich 240 umfasst einen Kernteil 242, der mit dem ersten Leitfähigkeitstyp dotiert ist. Weiterhin umfasst der Drainausdehnungsbereich einen Abdeckteil 244, der an Seitenwänden 117 des Drainausdehnungsbereichs 240 angeordnet ist.
  • Die Schnittdarstellungen von 1C sind an einem Teil des Drainausdehnungsbereiches und in einer Richtung gemacht, die die erste Richtung schneidet. Der linke Teil von 1C veranschaulicht eine Schnittdarstellung in einem Fall, in welchem ein p- oder n-dotiertes Substrat mit einem dotierten Wannenteil 105 verwendet wird, und der rechte Teil von 1C zeigt eine Schnittdarstellung des Substrats, wenn ein SOI-Substrat verwendet wird, in welchem eine vergrabene Oxidschicht 106 innerhalb des Halbleitersubstrats 100 angeordnet ist. Der obere Teil von 1C zeigt eine schematische Draufsicht, die eine Richtung der Schnittdarstellung veranschaulicht. Wie speziell in 1C gezeigt ist, ist der Abdeckteil 244 so angeordnet, dass er angrenzend an eine Oberseite 116 und an Seitenwände 117 des zweiten Teiles 130 des Kammes ist. Der Kernteil 242 ist mit dem ersten Leitfähigkeitstyp dotiert. Der Drainausdehnungsbereich ist in einem zweiten Teil 130 des Kammes angeordnet. Eine isolierende Schicht 300, wie beispielsweise Siliziumoxid, kann so angeordnet sein, dass sie den Raum zwischen benachbarten zweiten Kammteilen 130 füllt.
  • 1D zeigt eine Schnittdarstellung eines Kanalteils 230 des Transistors, wobei diese längs einer die erste Richtung schneidenden Richtung gemacht ist. Der linke Teil von 1D veranschaulicht eine Schnittdarstellung eines p- oder n-dotierten Substrats 100, das eine vergrabene Wannenimplantationsschicht 105 umfasst, und der rechte Teil von 1D zeigt eine Schnittdarstellung, wenn ein SOI-Substrat verwendet wird, wobei das SOI-Substrat eine vergrabene Oxidschicht 106 umfasst. Der obere Teil von 1D veranschaulicht eine Stelle, an welcher die Schnittdarstellungen geführt sind.
  • Wie in 1D gezeigt ist, ist der Kanalbereich 230 in einem ersten Teil 120 des Kammes angeordnet. Die Gateelektrode 250 ist benachbart zu dem ersten Kammteil 120 vorgesehen. Ein Gatedielektrikum 255 ist zwischen der Gateelektrode 250 und dem Kanalbereich 230 vorgesehen. Die Gateelektrode 250 kann so angeordnet sein, dass sie vollständig die Räume zwischen benachbarten Kämmen des ersten Kammteiles 120 füllt.
  • Der in den 1A bis 1D gezeigte Transistor stellt einen sogenannten FinFET dar, in welchem der Kanalbereich 230 in dem Halbleitersubstratteil gebildet ist, der die Gestalt einer Rippe oder eines Kammes bzw. Grates hat. Aufgrund der Struktur kann eine dreidimensionale Gestalt der Halbleitervorrichtung ausgeführt werden. Die Breite des Kanals oder, mit anderen Worten, der Teil des Kanalbereiches, der benachbart zu der Gateelektrode 120 ist, entspricht der Breite des Kammes, gemessen senkrecht zu der ersten Richtung oder zur Ausdehnungsrichtung des Kammes, und der Höhe des ersten Kammteiles 120. Demgemäß ist es möglich, das effektive Gebiet bzw. die effektive Fläche des Transistors zu steigern, ohne das Gebiet bzw. die Fläche zu vergrößern, die zum Herstellen des Transistors benötigt wird.
  • Im Fall eines Einschaltens wird eine leitende Inversionsschicht an der Grenze zwischen dem Kanalbereich 230 und dem Gatedielektrikum 255 gebildet. Demgemäß ist der Transistor in einem leitenden Zustand von dem Sourcebereich 210 zu dem Drainbereich 220 über den Drainausdehnungsbereich oder die Driftzone 240. Im Fall eines Ausschaltens kompensieren in dem Drainausdehnungsbereich 240 Ladungsträger des Kernteiles 242 des ersten Leitfähigkeitstyps und Ladungsträger in dem Abdeckteil 244 des zweiten Leitfähigkeitstyps einander. Als eine Folge kann der Abdeckteil 244 verarmt werden, was in einem Sperren des Stromflusses bei einer hohen Durchbruchspannung resultiert.
  • Aufgrund der speziellen Konstruktion bzw. des speziellen Aufbaus des Drainausdehnungsbereichs 240 mit einem Kernteil des ersten Leitfähigkeitstyps und einem Abdeckteil 244, der angrenzend an zwei Seitenwände 117 und die Oberseite 116 des zweiten Kammes 130 angeordnet ist, können Ladungsträger kompensiert (verarmt) werden, falls eine Rückwärtsspannung angelegt ist. Als eine Folge ist es möglich, eine Dotierungskonzentration des Abdeckteiles 244 im Vergleich zu einem Fall zu erhöhen, in welchem der Drainausdehnungsbereich lediglich durch Halbleitermaterial des zweiten Leitfähigkeitstyps ausgeführt ist, wodurch der spezifische Widerstand des Drainausdehnungsbereiches vermindert werden kann.
  • Wie insbesondere in 1B gezeigt ist, führt ein Kernteil 275 des Kammes in einem dritten Kammteil 135 einen Bodykontaktpfad aus, der einen Kontakt des Kanalbereiches 230 oder Bodybereiches zu dem Bulkkontakt 270 oder Bodykontakt erlaubt. Dadurch wird ein parasitärer Bipolartransistor vermieden, der sonst an diesem Teil gebildet werden könnte. Darüber hinaus kann in einem Aus-Zustand des Transistors der Drainausdehnungsbereich 240 einfacher verarmt werden. In dem in den 1A bis 1D gezeigten Ausführungsbeispiel ist die Gateelektrode 250 so angeordnet, dass sie benachbart zu einer Oberseite 116 und zwei lateralen Seiten 117 des Kanalbereiches 230 ist. Darüber hinaus ist die Abdeckschicht 244 an einer Oberseite 116 und zwei Seitenwänden 117 des Kernteiles 242 des Drainausdehnungsbereiches angeordnet. Gemäß einem Ausführungsbeispiel ist es möglich, die Kanalbreite durch Vergrößern der Höhe des Kammes zu steigern. Dadurch ist auch die Breite des Drainausdehnungsbereiches vergrößert. Ein Vergrößern der Breite des Drainausdehnungsbereiches kann verwirklicht werden, während die elektrostatischen Eigenschaften des Kanalbereiches und des Drainausdehnungsbereiches nicht wesentlich beeinflusst werden und ohne die Fläche bzw. das Gebiet zu vergrößern, das zum Ausführen der Vorrichtung benötigt ist.
  • 1E zeigt eine Schnittdarstellung des Ausführungsbeispiels, wobei der Schnitt längs der ersten Richtung senkrecht bezüglich der ersten Hauptoberfläche in einem Bereich des Abdeckteiles 244 geführt ist. Der linke Teil von 1E veranschaulicht eine Schnittdarstellung eines p- oder n-dotierten Substrats mit einem vergrabenen Wannenimplantationsteil 105. Weiterhin zeigt der rechte Teil eine Schnittdarstellung eines Transistors, der in einem SOI-Substrat gebildet ist, das in einer vergrabenen Oxidschicht 106 enthalten ist. Der obere Teil von 1E veranschaulicht eine Position, in welcher die Schnittdarstellungen geführt sind. Wie gezeigt ist, sind in diesem Gebiet der Sourcebereich 210, der Kanalbereich 230, der Drainausdehnungsbereichs 240, insbesondere der Abdeckteil und der Drainbereich 220 längs der ersten Richtung angeordnet. Ein Bulkkontakt 270 ist angrenzend an die Sourcekontaktdotierung 215. Der Bulkkontakt 270 ist mit einer höheren Dotierungskonzentration dotiert als der Bodykontaktpfad 275 und mit einer höheren Dotierungskonzentration als der Kanalbereich 230. Die Gateelektrode 250 ist an einer Oberseite des Kanalbereiches 230 angeordnet.
  • 1F zeigt eine weitere Schnittdarstellung der Struktur, die längs der ersten Richtung geführt ist, um den Kernteil 242 des Drainausdehnungsbereiches 240 und den Bodykontaktpfad 275 zu schneiden. Wie dargestellt ist, ist aufgrund des Bodykontaktpfades der Kanalbereich 230 oder Bodybereich mit dem Bulkkontakt 270 verbunden.
  • 1G zeigt eine Schnittdarstellung des Transistors an der Position bzw. Stelle des Drainbereiches 220. Wie gezeigt ist, ist eine Drainkontaktdotierung 225 angrenzend an den Drainbereich 220 angeordnet. Der linke Teil von 1G zeigt eine Schnittdarstellung eines Transistors, der in einem p- oder n-dotierten Substrat gebildet ist, das einen vergrabenen Wannenimplantationsteil 105 umfasst, und der rechte Teil von 1G zeigt eine Schnittdarstellung des Transistors, der in einem SOI-Substrat gebildet ist, das eine vergrabene Oxidschicht 106 umfasst. Der obere Teil von 1G veranschaulicht eine Position oder Stelle, an der die Schnittdarstellung geführt ist.
  • Wie anhand der 1A bis 1G erläutert wurde, umfasst gemäß einem weiteren Ausführungsbeispiel eine Halbleitervorrichtung einen Transistor 200, der in einem Halbleitersubstrat 100 gebildet ist, das eine erste Hauptoberfläche 110 aufweist. Der Transistor 200 umfasst einen Kanalbereich 230, der mit Dotierstoffen eines ersten Leitfähigkeitstyps dotiert ist, eine Gateelektrode 250 benachbart zu dem Kanalbereich 230, einen Sourcebereich 210 und einen Drainbereich 220, wobei der Sourcebereich 210 und der Drainbereich 220 mit einem zweiten Leitfähigkeitstyp, der verschieden von dem ersten Leitfähigkeitstyp ist, dotiert sind. Der Kanalbereich 230 ist in einem ersten Teil 120 eines Kammes 115 angeordnet, der Sourcebereich 210 ist in einem weiteren Teil 135 des Kammes 115, angrenzend an den Kanalbereich 230, angeordnet. Der Sourcebereich 210 ist angrenzend an wenigstens eine aus einer Oberseite 116 und zwei Seitenwänden 117 des weiteren Teiles 135 des Kammes 115 angeordnet, und ein Kernteil des weiteren Teiles 135 des Kammes ist mit Dotierstoffen des ersten Leitfähigkeitstyps dotiert und bildet eine Bodykontaktpfad 275. Beispielsweise kann der Sourcebereich 210 angrenzend an eine oder zwei Seitenwände 117 des Kammes 115 gelegen sein. Gemäß einem Ausführungsbeispiel kann der Sourcebereich angrenzend an eine Oberseite 116 des Kammes 115 angeordnet sein. Gemäß einem weiteren Ausführungsbeispiel kann der Sourcebereich angrenzend an eine Oberseite 116 und zwei Seitenwände 117 des Kammes 115 vorgesehen sein. Gemäß einem Ausführungsbeispiel kann der Halbleiter außerdem einen Drainausdehnungsbereich 240 aufweisen, der zwischen dem Kanalbereich 230 und dem Drainbereich 220 angeordnet ist. Wie sofort zu verstehen ist, kann dieses Ausführungsbeispiel mit jedem beliebigen Element kombiniert werden, das in dieser Beschreibung erläutert ist.
  • Die 2A bis 2G veranschaulichen ein weiteres Ausführungsbeispiel. In den 2A bis 2G sind die gleichen Komponenten, wie diejenigen, die anhand der 1A und 1G beschrieben sind, gezeigt und es wird lediglich auf die Unterschiede eingegangen.
  • 2A zeigt einen Teil des Drainausdehnungsbereiches 240 in einem Fall, in welchem zusätzlich zu dem Abdeckteil 244 eine Feldplatte 260 und eine Felddielektrikumschicht 265 benachbart zu dem Drainausdehnungsbereich 240 vorgesehen sind. Die Feldplatte 260 ist von dem Drainausdehnungsbereich 240 mittels der Felddielektrikumschicht 265 isoliert. Der Drainausdehnungsbereich 240 umfasst einen Kernteil 242 des ersten Leitfähigkeitstyps und einen Abdeckteil 244 des zweiten Leitfähigkeitstyps in einer ähnlichen Weise wie in dem anhand der 1A bis 1G veranschaulichten Ausführungsbeispiel. Wie aus einem Vergleich der 1A und 2A sofort zu ersehen ist, sind die Gateelektrode 250 und die Feldplatte 260 benachbart zu dem gleichen Kamm 215 an verschiedenen Stellen bzw. Positionen des Kammes 215 gebildet.
  • 2B zeigt eine Schnittdarstellung der Halbleitervorrichtung längs einer Ebene, die parallel zu der ersten Hauptoberfläche ist. Wie gezeigt ist, ist die Feldplatte 260 so angeordnet, dass sie benachbart zu den Seitenwänden des Drainausdehnungsbereiches 240 ist. Aufgrund des Vorhandenseins der Feldplatte 260 kann die Gate-Drain-Kapazität weiter reduziert werden, und zusätzlich können im Fall eines Ausschaltens die Ladungsträger in dem Drainausdehnungsbereich 240 effektiver kompensiert werden. Als eine Folge kann die Dotierungskonzentration des Drainausdehnungsbereiches 240 gesteigert werden, ohne die Durchbruchspannungseigenschaften zu verschlechtern. Beispielsweise kann die Feldplatte 260 mit dem Sourcepotential verbunden sein. 2B zeigt weiterhin ein isolierendes Material 301, das zwischen der Feldplatte 260 und der Gateelektrode 250 gelegen ist. Wie weiter unten erläutert werden wird, kann die laterale Dicke des isolierenden Materials 301 willkürlich und genau eingestellt werden. Beispielsweise kann die laterale Dicke des isolierenden Materials 301 größer als die Dicke der Feldoxidschicht 265 sein. Als ein Ergebnis ist es möglich, die Gate-Feldplatte-Kapazität zu reduzieren.
  • 2C zeigt eine Schnittdarstellung des Drainausdehnungsbereiches 240 in einer die erste Richtung schneidenden Richtung. Der linke Teil von 2C zeigt einen Transistor, der in einem p- oder n-dotierten Substrat gebildet ist, das einen vergrabenen Wannenimplantationsteil 105 umfasst, und der in dem rechten Teil von 2C dargestellte Transistor ist ein Transistor, der in einem SOI-Substrat gebildet ist, das eine vergrabene Oxidschicht 106 umfasst. Der obere Teil von 2C zeigt die Position oder Stelle der Schnittdarstellung. Wie weiterhin in 2C gezeigt ist, füllt die Feldplatte 260 die Räume zwischen den benachbarten zweiten Kammteilen 130.
  • 2D zeigt eine Schnittdarstellung ähnlich zu der in 1E dargestellten Schnittdarstellung. Wie gezeigt ist, ist die Feldplatte 260 über der Oberseite des zweiten Kammteiles 130 gebildet, wobei die Feldplatte 260 von der Abdeckschicht 244 mittels der Felddielektrikumschicht 265 isoliert ist. 2E zeigt eine Schnittdarstellung des Transistors parallel zu der ersten Richtung zwischen benachbarten Kämmen. Wie gezeigt ist, ist der Raum zwischen benachbarten Kämmen mit einer Gateelektrode 250 und der Feldplatte 260 gefüllt. Da der Raum zwischen benachbarten Kämmen mit der Gateelektrode 250 gefüllt ist, kann die Gate-Drain-Kapazität weiter reduziert werden. Gemäß der Ausführung, in welcher die Feldplatte 260 den Raum zwischen benachbarten Kämmen füllt, kann ein kleiner spezifischer Widerstand erreicht werden, und entsprechende Verluste können vermieden werden.
  • 2F zeigt eine Schnittdarstellung des Transistors, die an einer ähnlichen Stelle bzw. Position wie die Schnittdarstellung von 1F geführt ist. Wie gezeigt ist, ist die Feldplatte 260 über der Oberseite des Drainausdehnungsbereiches 240 angeordnet, wobei die Feldplatte 260 von dem Drainausdehnungsbereich 240 mittels der Felddielektrikumschicht 265 isoliert ist.
  • Gemäß einem weiteren Ausführungsbeispiel, wie dieses in 2G gezeigt ist, kann die Halbleitervorrichtung der 2A bis 2F in einer Weise ausgeführt werden, in welcher der Drainausdehnungsbereich 240 nicht einen Kernteil 242 aufweist und in welcher der Drainausdehnungsbereich vollständig mit dem zweiten Leitfähigkeitstyp dotiert ist.
  • Wie in 2G gezeigt ist, umfasst eine Halbleitervorrichtung einen Transistor 200, der in einem Halbleitersubstrat 100 gebildet ist, das eine erste Hauptoberfläche 110 aufweist, wobei der Transistor einen Kanalbereich 230, der mit Dotierstoffen des ersten Leitfähigkeitstyps dotiert ist, einen Sourcebereich 210 und einen Drainbereich 220 hat, wobei der Sourcebereich 210 und der Drainbereich 220 mit einem zweiten Leitfähigkeitstyp dotiert sind, welcher von dem ersten Leitfähigkeitstyp verschieden ist. Der Transistor umfasst außerdem einen Drainausdehnungsbereich 240, eine Gateelektrode 250 benachbart zu dem Kanalbereich 230 und eine Feldplatte 260, die benachbart zu dem Drainausdehnungsbereich 240 angeordnet. Der Kanalbereich 230 ist in einem ersten Teil 120 des Kerns 115 gelegen, und der Drainausdehnungsbereich 240 ist in einem zweiten Teil 130 des Kerns 115 angeordnet.
  • 2G zeigt einen Teil des Drainausdehnungsbereiches 240, der aus einem dotierten Teil 241 des zweiten Leitfähigkeitstyps hergestellt sein kann. Eine Feldplatte 260 und eine Felddielektrikumschicht 265 sind benachbart zu dem Drainausdehnungsbereich 240 angeordnet. Die Feldplatte 260 ist von dem Drainausdehnungsbereich 240 mittels der Felddielektrikumschicht 265 isoliert. Wie aus einem Vergleich der 1A und 2G sofort zu ersehen ist, sind die Gateelektrode 250 und die Feldplatte 260 benachbart zu dem gleichen Kamm 215 an verschiedenen Stellen des Kammes 215 gebildet.
  • Wie weiter unten näher erläutert werden wird, kann die Feldplatte 260 nach Bilden der Gateelektrode 250 gebildet werden. Weiterhin kann die Feldplatte 260 in selbstjustierter Weise bezüglich der Gateelektrode 250 gebildet werden.
  • 3 zeigt eine perspektivische Darstellung einer Halbleitervorrichtung gemäß einem weiteren Ausführungsbeispiel.
  • Das Ausführungsbeispiel von 3 entspricht ungefähr dem Ausführungsbeispiel, das in 1A dargestellt ist. Dennoch ist der Abdeckteil 244 des Drainausdehnungsbereiches 240 in dem Ausführungsbeispiel von 3 durch eine epitaktische Schicht ausgeführt, die über dem zweiten Kammteil 130 gebildet ist. Darüber hinaus ist eine Feldplatte 260 über dem Drainausdehnungsbereich 240 gebildet und von dem Drainausdehnungsbereich 240 mittels einer Felddielektrikumschicht 265 isoliert.
  • Die 4A bis 4J veranschaulichen ein Verfahren zum Herstellen einer Halbleitervorrichtung gemäß einem Ausführungsbeispiel.
  • Ausgehend von einem Halbleitersubstrat, beispielsweise einem Siliziumsubstrat oder einem SOI-Substrat werden Kämme oder Rippen 310 in die erste Hauptoberfläche des Halbleitersubstrats geätzt. Das Siliziumsubstrat, in dem der Kamm 310 gebildet ist, hat den ersten Leitfähigkeitstyp, beispielsweise den p-Typ. Das Ätzen kann durch Plasmaätzen vorgenommen werden. Beispielsweise können die Kämme eine Oberseite 316 und Seitenwände 319 aufweisen, die sich längs einer ersten Richtung erstrecken, die einer Anordnungsrichtung der Komponenten des prozessierten Transistors entspricht. Beispielsweise kann die Breite w des Kammes etwa 200 bis 1000 nm betragen, und eine Höhe h des Kammes kann ungefähr 1 bis 10 µm sein. Der Kamm 310 kann eine Länge von ungefähr 1 bis 10 µm aufweisen. Beispielsweise kann ein Kamm für eine Spannung von 40 V eine Länge von ungefähr 2 µm haben. Danach wird ein Oxidationsschritt, beispielsweise unter Verwendung einer thermischen Oxidation, vorgenommen, um eine dünne Siliziumoxidschicht 320 zu bilden. Beispielsweise kann die Siliziumoxidschicht 320 eine Dicke von ungefähr 5 bis 50 nm aufweisen. 4A zeigt in einem unteren Teil hiervon eine Schnittdarstellung, die parallel zu der ersten Hauptoberfläche der zwei Kämme 310 geführt ist. Darüber hinaus veranschaulicht der obere Teil von 4A eine Schnittdarstellung, die zwischen I und I' geführt ist, und zeigt insbesondere die Abmessungen bzw. Dimensionen des Kammes 310.
  • Gemäß dem in 4A gezeigten Ausführungsbeispiel kann der Kamm 310 eine gleiche Gestalt längs der gesamten Länge 1 hiervon haben. Gemäß einem weiteren Ausführungsbeispiel kann der Kamm einen verbreiterten Teil aufweisen. Beispielsweise veranschaulicht 4B einen Kamm 312 mit einem ersten Kammteil 317 und einem zweiten Kammteil 318. Wie in 4B gezeigt ist, kann gemäß einem Ausführungsbeispiel der zweite Kammteil 318 eine größere Breite als der erste Kammteil 317 aufweisen. Weiterhin kann, wie in dem unteren Teil von 4B dargestellt ist, der zweite Kammteil 318 einen Unterteil einer sich vergrößernden Breite und einen zweiten Unterteil mit einer zunehmenden Breite bezüglich des ersten Kammteils 317 aufweisen.
  • In einem nächsten Schritt kann eine leitende Schicht, wie beispielsweise Polysilizium, abgeschieden bzw. aufgetragen werden. Beispielsweise kann die Polysiliziumschicht eine Dicke von 50 bis 200 nm aufweisen. Das Polysiliziummaterial kann n-dotiert oder undotiert sein und kann nach einer Abscheidung bzw. Auftragung dotiert werden. Als weitere Beispiele können Silizid, beispielsweise ein Metallsilizid, ein Metall oder ein Schichtstapel, der Polysilizium, Silicid und/oder ein Metall aufweist, verwendet werden. Das leitende Material kann eine Dicke haben, so dass der Raum zwischen benachbarten Kämmen 310 vollständig gefüllt ist. Alternativ kann die leitende Schicht eine kleinere Dicke haben. Dann wird das leitende Material gemustert, um die Gateelektrode 330 zu bilden.
  • 4C zeigt ein Beispiel der sich ergebenden Struktur. Wenn insbesondere die Gateelektrode gebildet wird und die in 4B gezeigte Kammstruktur verwendet wird, ist die Gateelektrode 330 benachbart zu dem ersten Kammteil 317. Danach wird ein Dotierschritt mit Dotierstoffen des zweiten Leitfähigkeitstyps vorgenommen, wobei die Gateelektrode 330 als eine Maske verwendet wird.
  • Beispielsweise kann dies durch ein allgemein übliches Dotierverfahren vorgenommen werden, beispielsweise durch ein Gasphasendotieren, wie z.B. ein durch Plasma unterstütztes Dotieren (PLAD), gepulstes Plasmadotieren, ein Ionenimplantationsverfahren oder ein geneigtes bzw. schräges Ionenimplantationsverfahren und weitere Dotierungsverfahren. Optional können die Oxidschicht 320 oder Teile hiervon von dem Kamm 310 entfernt werden, bevor der Dotierungsprozess durchgeführt wird.
  • 4D zeigt ein Beispiel einer sich ergebenden Struktur. Wie gezeigt ist, ist aufgrund des Dotierungsprozesses, der die Gateelektrode 330 als eine Implantationsmaske verwendet, eine Schicht 340 des zweiten Leitfähigkeitstyps in einer selbstjustierten Weise bezüglich der Gateelektrode 330 angeordnet. Als eine Folge hiervon liegt lediglich eine kleine laterale Abweichung zwischen der Ausgangsposition des dotierten Teiles des zweiten Leitfähigkeitstyps und der Gateelektrode 330 vor. Mit anderen Worten, der dotierte Teil 340 des zweiten Leitfähigkeitstyps überlappt angenähert nicht mit der Gateelektrode, und es gibt keinen Spalt zwischen der Gateelektrode und dem Ausgangspunkt des dotierten Teiles 340 des zweiten Leitfähigkeitstyps. Die Schicht 340 des zweiten Leitfähigkeitstyps kann eine Dicke von ungefähr bzw. angenähert 100 bis 500 nm aufweisen. Die Dicke der Schicht 340 hängt von der Dotierungskonzentration der Schicht 340 und von der Dotierungskonzentration des Kammes ab. Wenn allgemein die Halbleitervorrichtung nicht eine Feldplatte, die über dem Kamm angeordnet ist, aufweist, sollte die Menge an Ladungsträgern innerhalb der Schicht 340 angenähert gleich zu der Menge an Ladungsträgern in dem Kernteil 242 des Kammes sein. Wenn die Halbleitervorrichtung eine über dem Kamm gelegene Feldplatte umfasst, kann die Menge an Ladungsträgern innerhalb der Schicht 340 höher sein als diejenige des Kernteiles 242, beispielsweise können doppelt so viele Ladungsträger innerhalb des Kernteiles 242 vorliegen.
  • Danach werden die Teile des Kammes, in denen der Bodykontakt festzulegen ist, unter Verwendung von fotolithographischen Verfahren definiert. Beispielsweise wird eine Fotomaske 350 gebildet, um Teile des Kammes 310 unbedeckt zu belassen. Gemäß einem weiteren Ausführungsbeispiel kann ein selektives Epitaxieverfahren verwendet werden, das ein in-situ-Dotieren verwendet. In diesem Fall kann eine Hartmaske anstelle der gemusterten Fotoresistmaske verwendet werden.
  • 4E zeigt ein Beispiel der sich ergebenden Struktur. Danach wird ein weiterer Dotierungsprozess des Dotierens mit einem ersten Leitfähigkeitstyp vorgenommen, um hochdotierte Teile des ersten Leitfähigkeitstyps zu liefern. Beispielsweise kann ein allgemeiner Implantationsschritt oder ein Plasmadotieren oder ein Dotieren aus der Gasphase verwendet werden.
  • Wie in 4F gezeigt ist, kann ein Vorder- bzw. Frontende des Kammes 310 dotiert werden, um den dotierten Teil 360 zu bilden. Gemäß weiteren Ausführungsbeispielen kann lediglich ein Seitenteil angrenzend an einen Sourcekontakt dotiert werden, oder der Bodykontaktpfad kann in einer verschiedenen Weise gemäß allgemein üblichen Konzepten ausgeführt werden, um beispielsweise einen vergrabenen Bodykontakt auszuführen. Gemäß einem weiteren Ausführungsbeispiel kann die Halbleitervorrichtung eine zusätzliche dotierte Wannenschicht aufweisen, die als ein vergrabener Bodykontakt wirkt. Der dotierte Teil 360 liefert den Bodykontakt des sich ergebenden Transistors.
  • In dem nächsten Schritt wird ein weiterer Dotierungsprozess durchgeführt, um hochdotierte Kontakte des zweiten Leitfähigkeitstyps zu bilden. Dies kann durch ein fotolithographisches Verfahren ausgeführt werden, das eine weitere Dotierungsmaske 350 verwendet. Wie in 4G gezeigt ist, ist die Dotierungsmaske 350 angeordnet, um Teile eines Bereiches zwischen dem dotierten Teil 360 und der Gateelektrode nicht zu bedecken und um weiterhin einen Endteil von jedem der Kämme 310 nicht zu bedecken bzw. abzudecken. Dann wird ein weiterer Dotierungsprozess durchgeführt, indem beispielsweise ein Gasphasendotieren, wie z.B. ein Plasmadotieren, oder eine Ionenimplantation verwendet wird.
  • 4H zeigt eine Schnittdarstellung eines Beispiels einer sich ergebenden Struktur. Wie insbesondere gezeigt ist, ist das Kontaktdotieren für den Sourcebereich bezüglich der Gateelektrode 330 selbstjustiert.
  • Dann wird eine weitere isolierende Schicht gebildet. Beispielsweise kann die isolierende Schicht durch Bilden eines dünnen thermischen Oxides 380 gebildet werden. Ein Beispiel einer sich ergebenden Struktur ist in 4I gezeigt. Wie dargestellt ist, sind die Seitenwände der Kämme und die Oberseite hiervon durch die dünne Oxidschicht 380 bedeckt. Dieser thermische Oxidationsschritt kann durchgeführt werden, indem eine vergleichsweise niedrige Oxidationstemperatur (niedriger als ungefähr 900°C) verwendet wird. In diesem Fall wird ein Oxid benachbart zu der Gateelektrode aufgewachsen, so dass in dem vervollständigten Transistor, der eine Feldplatte umfasst, eine Oxidschicht zwischen der Gateelektrode und der Feldplatte dicker ist als die Feldoxidschicht. Damit liegt hier eine geringere Kapazität zwischen der Gateelektrode und der Feldplatte vor.
  • Danach kann ein CVD-Prozess, der beispielsweise TEOS (Tetraethylorthosilikat) als ein Ausgangsmaterial verwendet, durchgeführt werden, um die Räume zwischen benachbarten Kämmen 310 zu füllen. 4J zeigt ein Beispiel einer sich ergebenden Struktur. Wie gezeigt, füllt das Siliziumoxidmaterial 300 vollständig den Raum zwischen benachbarten Kämmen 310.
  • Danach kann die Halbleitervorrichtung weiter prozessiert werden, indem Kontakte für die Source- und Drainbereiche 372, 373 vorgesehen werden, wie dies üblich ist. Beispielsweise können Kontakttrenches zum Kontaktieren der Source- und Drainbereiche 372, 373 geätzt und mit einem leitenden Material gefüllt werden. Gemäß einem Ausführungsbeispiel können die Kontakttrenches so geätzt werden, dass sie sich zu ungefähr bzw. angenähert einem Bodenteil des Kammes 310 erstrecken. Dennoch ist es auch möglich, lediglich den Oberflächenteil der Source- oder Drainbereiche zu kontaktieren. Das leitende Material kann ein Metall, beispielsweise Wolfram, umfassen. Weiterhin werden Kontakte zum Kontaktieren des dotierten Teiles 360 gebildet, um einen Bulkkontakt herzustellen, wie dies üblich ist.
  • Gemäß einem weiteren Ausführungsbeispiel kann ausgehend von der in 4J gezeigten Struktur weiterhin eine Feldplatte 260 gebildet werden, um angrenzend an bzw. benachbart zu dem Drainausdehnungsbereich 240 zu sein. Gemäß diesem Ausführungsbeispiel werden ausgehend von der in 4J gezeigten Struktur Feldplattentrenches in das Siliziumoxidmaterial 300 geätzt. Die Position oder Lage der Trenches ist so gewählt, dass eine Feldoxidschicht mit einer ausreichenden Dicke zwischen den sich ergebenden Feldplatten und den Drainausdehnungsbereichen 240 vorgesehen ist. Weiterhin kann die laterale Position der Trenches so gewählt werden, dass isolierendes Material, das zwischen der Feldplatte und der Gateelektrode 330 vorgesehen ist, eine ausreichende laterale Dicke hat.
  • Danach wird leitendes Material zum Bilden der Feldplatte aufgetragen bzw. abgeschieden. Beispielsweise kann die Feldplatte ein hochdotiertes Polysilizium, Silizid, beispielsweise Metallsilizid, und/oder ein Metall oder einen Stapel dieser Materialien umfassen. Das leitende Material kann von der Gateelektrode entfernt werden. Die Feldplatte kann mit der Sourceelektrode beispielsweise an einem Seitenendteil eines Blockes von parallel miteinander verbundenen Transistoren verbunden werden. Gemäß einem Ausführungsbeispiel kann die Dicke des leitenden Materials derart gewählt werden, dass Trenches zwischen benachbarten Kämmen vollständig gefüllt sind, um einen sich ergebenden Widerstand zu reduzieren. Gemäß einem weiteren Ausführungsbeispiel kann die Feldplatte aufgetragen bzw. abgeschieden werden, wenn die Sourcekontakte gebildet werden, die den Sourceteil kontaktieren. Gemäß einem Ausführungsbeispiel kann die leitende Schicht der Feldplatte von der Gateelektrode oder von wenigstens einem Teil über der Gateelektrode entfernt werden, um eine Gateelektroden-Feldplatten-Kapazität zu reduzieren. 5 zeigt ein Beispiel einer sich ergebenden Struktur. Insbesondere sind, wie gezeigt ist, Feldplatten 390 zwischen benachbarten Kämmen angeordnet, und sie sind über dem Drainausdehnungsbereich 240 vorgesehen. Weiterhin hat das isolierende Material 301 zwischen der Feldplatte 390 und der Gateelektrode 330 eine laterale Dicke, die größer sein kann als eine Dicke der Feldoxidschicht 302. Dadurch kann eine Gate-Feldplatten-Kapazität weiter reduziert werden.
  • Gemäß einer Abwandlung bzw. Modifikation wird ausgehend von der in 4H gezeigten Struktur eine dünne Siliziumoxidschicht über der Oberseite und den Seitenwänden des Kammes 310 gebildet, um so den Drainausdehnungsbereich und die Gateelektrode ähnlich zu dem in 41 gezeigten Ausführungsbeispiel zu bedecken. Die dünne Siliziumoxidschicht kann durch thermische Oxidation oder durch konforme Abscheidung bzw. Auftragung gebildet werden. Dann wirkt die über dem Drainausdehnungsbereich gebildete dünne Siliziumoxidschicht als eine Feldoxidschicht in der vervollständigten Vorrichtung.
  • Danach wird ein leitendes Bilden der Feldplatte in den verbleibenden Gräben zwischen benachbarten Kämmen 310 gebildet. Das leitende Material kann ein beliebiges Material der Materialien zum Bilden der Feldplatte, wie oben erläutert, umfassen. Das leitende Material kann gebildet werden, um vollständig die Gräben zwischen benachbarten Kämmen 310 zu füllen. Alternativ kann das leitende Material als eine konforme Schicht gebildet werden. Dann wird das leitende Material gemustert, um die Feldplatte zu bilden.
  • 6 zeigt eine weitere Abwandlung bzw. Modifikation des oben erläuterten Verfahrens. Wie dargestellt ist, kann der Kamm 310 an einer Sourceseite oder Drainseite hiervon schmaler gemacht werden, um einen verschmälerten Kammteil 315 zu bilden. Weiterhin kann ein Abstandshalter bzw. Spacer 385 eines isolierenden Materials an einer Seitenwand der Gateelektrode 330 gebildet werden, um das Gateoxid vor einem Unterätzen zu schützen. Dadurch können die elektrischen Eigenschaften des sich ergebenden Transistors weiter verbessert werden.
  • 7 zeigt ein Ausführungsbeispiel, in welchem der Abdeckteil 340 des Drainausdehnungsbereiches mittels selektiver Epitaxie gebildet ist. Ausgangspunkt zum Durchführen dieses Verfahrens ist ein Siliziumkamm 312, der eine Siliziumoxidschicht 320 aufweist, die eine Dicke von ungefähr bzw. angenähert 5 bis 50 nm hat. Wie in 7A gezeigt ist, kann der Kamm 312 einen verbreiterten Teil haben. Dennoch kann, wie klar zu verstehen ist, der Kamm 312 auch eine homogene Dicke aufweisen. In einem ersten Schritt wird die Siliziumoxidschicht 320 gemustert, um so den Gateoxidteil zu bilden. 7B zeigt ein Beispiel einer sich ergebenden Struktur.
  • Danach wird ein selektives Epitaxieverfahren verwendet, gemäß welchem epitaktisches Material lediglich über den unbedeckten Teilen des Siliziumkammes 312 gebildet wird. Während dieses selektiven Epitaxieverfahrens wird das Siliziummaterial in-situ dotiert mit einem Dotierstoff des zweiten Leitfähigkeitstyps, um so den Abdeckteil 340 des Drainausdehnungsbereiches zu bilden. Wie in 7C gezeigt ist, wird der Abdeckteil 340 in selbstjustierter Weise bezüglich der Lage bzw. Position der Oxidschicht 320 gebildet. Die Teilung der Kämme und die Dicke der aufgewachsenen Schicht kann so gewählt werden, dass die epitaktischen Bereiche verschmelzen und zusammenwachsen.
  • 8 zeigt ein Beispiel einer Anordnung von Transistoren, die eine Struktur haben, wie diese oben erläutert ist. Obwohl 8 Transistoren zeigt, die nicht eine Feldplatte aufweisen, ist klar zu verstehen, dass Transistoren, die eine Feldplatte haben, in einer entsprechenden Weise angeordnet werden können. Wie gezeigt ist, ist eine Vielzahl von Transistoren einer Reihe derart angeordnet, dass die Bulkkontakte 270 einander gegenüberliegen, so dass ein entsprechender Kontakt leicht hergestellt werden kann. Weiterhin sind die Transistoren der jeweiligen Säulen so vorgesehen, dass beispielsweise eine Sourcemetallisierung und eine Drainmetallisierung durch Mustern von Streifen eines leitenden Materials gebildet werden können.
  • 9 veranschaulicht ein Verfahren zum Herstellen einer Halbleitervorrichtung. Das Verfahren umfasst ein Bilden eines Transistors in einem Halbleitersubstrat, das eine erste Hauptoberfläche hat, wobei das Bilden des Transistors ein Bilden eines Sourcebereiches, eines Drainbereiches, eines Kanalbereiches, eines Drainausdehnungsbereiches und einer Gateelektrode benachbart zu dem Kanalbereich, wobei der Kanalbereich und der Drainausdehnungsbereich so gebildet sind, dass sie längs der ersten Richtung zwischen dem Sourcebereich und dem Drainbereich gelegen sind, wobei die erste Richtung parallel zu der ersten Hauptoberfläche ist, ein Dotieren des Kanalbereiches mit Dotierstoffen eines ersten Leitfähigkeitstyps und ein Dotieren des Source- und des Drainbereiches mit Dotierstoffen eines zweiten Leitfähigkeitstyps aufweist. Wie insbesondere in 9 veranschaulicht ist, umfasst das Bilden des Kanalbereiches ein Bilden eines Kammes (S10), der einen ersten Kammteil und einen zweiten Kammteil in dem Halbleitersubstrat umfasst, wobei der erste Kamm sich längs der ersten Richtung erstreckt, und ein Bilden des Drainausdehnungsbereiches umfasst ein Bilden eines Kernteiles (S20), der mit dem ersten Leitfähigkeitstyp in den zweiten Kernteil dotiert ist, und ein Bilden eines Abdeckteiles (S30), der mit dem zweiten Leitfähigkeitstyp dotiert ist, wobei die Abdeckschicht so gebildet ist, das sie angrenzend an eine Oberseite und zu Seitenwänden des zweiten Kammteiles ist.
  • Gemäß einem Ausführungsbeispiel kann ein Bilden des Abdeckteiles (S30) nach einem Bilden der Gateelektrode (S40) vorgenommen werden. Beispielsweise kann der Abdeckteil in einer selbstjustierten Weise bezüglich der Gateelektrode gebildet werden. Gemäß einem Ausführungsbeispiel kann der Abdeckteil durch Bilden eines dotierten Teiles des zweiten Leitfähigkeitstyps gebildet werden, das beispielsweise irgendein allgemein übliches Dotierverfahren umfasst, wie z.B. Dotieren aus der Gasphase, plasmaunterstütztes Dotieren (PLAD) oder Ionenimplantation einschließlich einer schrägen bzw. geneigten Ionenimplantation. Gemäß einem weiteren Ausführungsbeispiel kann eine selektive Epitaxie, die ein in-situ-Dotieren verwendet, eingesetzt werden.
  • Die elektrischen Eigenschaften von FinFETs einschließlich verschiedener Typen von Feldplatten und ohne eine Feldplatte werden simuliert. Jeder der FinFETs umfasst einen Kanal, der eine Länge, gemessen in der ersten Richtung, von 600 nm und einem Drainausdehnungsbereich mit einer Länge von 500 nm hat. Die effektive Breite des Kanalbereiches, das heißt die Summe der lateralen Ausdehnung der Oberseite, gemessen senkrecht bezüglich der ersten Richtung, und der Höhe h betragen 4,6 µm. Das Überlappen von Gateelektrode und Drainausdehnungsbereich beträgt ungefähr 10 nm. Die Teilung zwischen benachbarten Kämmen ist 2,4 µm, und die gesamte Zellfläche beträgt 2,52 µm2 .
  • 10 zeigt die Abhängigkeit der Gate-Drain-Kapazität von der Spannung für verschiedene Transistoren in einem Fall, dass die Feldplatte und die Gateelektrode miteinander verbunden sind, in einem Fall, dass die Feldplatte in einer selbstjustierten Weise bzw. der Gateelektrode gebildet und auf einem Sourcepotential gehalten ist, und in einem Fall ohne eine Feldplatte. Wie dargestellt ist, hat der Transistor, der eine Feldplatte umfasst, die auf Sourcepotential gehalten ist, und der in selbstjustierter Weise bezüglich der Gateelektrode hergestellt ist, eine beträchtlich reduzierte Gate-Drain-Kapazität bezüglich des Transistors ohne eine Feldplatte oder eines Transistors, in welchem die Feldplatte mit der Gateelektrode verbunden ist.

Claims (23)

  1. Halbleitervorrichtung mit einem Transistor, der in einem Halbleitersubstrat (100) mit einer ersten Hauptoberfläche (110) ausgebildet ist, wobei der Transistor aufweist: einen Kanalbereich (230), der mit Dotierstoffen eines ersten Leitfähigkeitstyps dotiert ist, einen Sourcebereich (210), der mit Dotierstoffen eines zweiten Leitfähigkeitstyps, der vom ersten Leitfähigkeitstyp verschieden ist, dotiert ist, einen Drainbereich (220), der mit Dotierstoffen des zweiten Leitfähigkeitstyps dotiert ist, einen Drainausdehnungsbereich (240) und eine Gateelektrode (250), benachbart zu dem Kanalbereich (230), wobei der Kanalbereich (230) in einem ersten Teil (120) eines Kammes (115) angeordnet ist, der Drainausdehnungsbereich (240) in einem zweiten Teil (130) des Kammes (115) angeordnet ist, der Drainausdehnungsbereich (240) einen Kernteil (242), der mit dem ersten Leitfähigkeitstyp dotiert ist, und weiterhin einen Abdeckteil (244), der mit dem zweiten Leitfähigkeitstyp dotiert ist, aufweist und der Abdeckteil (244) benachbart zu wenigstens einer oder zwei Seitenwänden (117) des zweiten Teiles (130) des Kammes (115) ist, und wobei der Sourcebereich (210) in einem dritten Teil (135) des Kammes (115) direkt angrenzend an den Kanalbereich (230) angeordnet ist.
  2. Halbleitervorrichtung nach Anspruch 1, weiterhin umfassend: eine Feldplatte (260), die benachbart zu dem Drainausdehnungsbereich (240) vorgesehen ist, und ein Felddielektrikum (265), das zwischen dem Abdeckteil (244) des Drainausdehnungsbereiches (240) und der Feldplatte (260) angeordnet ist.
  3. Halbleitervorrichtung nach Anspruch 2, bei der Teile der Feldplatte wenigstens an zwei Seiten des zweiten Teiles (130) des Kammes (115) vorgesehen sind.
  4. Halbleitervorrichtung nach einem der Ansprüche 1 bis 3, bei der der zweite Teil (130) des Kammes (115) eine Breite hat, die verschieden ist von einer Breite des ersten Teiles (120) des Kammes (115).
  5. Halbleitervorrichtung nach Anspruch 2, bei der die Gateelektrode (250) und die Feldplatte (260) voneinander isoliert sind.
  6. Halbleitervorrichtung nach einem der Ansprüche 1 bis 5, bei der der Abdeckteil (244) in einer selbstjustierten Weise bezüglich der Gateelektrode (250) angeordnet ist.
  7. Halbleitervorrichtung nach einem der vorhergehenden Ansprüche, bei der der Sourcebereich (210) benachbart zu einer Oberseite und Seitenwänden des dritten Teiles (135) des Kammes (115) angeordnet ist und ein Kernteil des dritten Teiles (135) des Kammes (115) mit Dotierstoffen des ersten Leitfähigkeitstyps dotiert ist und einen Bodykontaktpfad (275) bildet.
  8. Halbleitervorrichtung nach Anspruch 7, weiterhin umfassend einen Bulkkontakt, der in Kontakt mit dem Bodykontaktpfad (275) angeordnet ist.
  9. Halbleitervorrichtung nach einem der Ansprüche 1 bis 8, bei der der Abdeckteil (244) benachbart zu einer Oberseite und Seitenwänden des zweiten Teiles (130) des Kammes (115) vorgesehen ist.
  10. Integrierte Schaltung, umfassend die Halbleitervorrichtung nach einem der Ansprüche 1 bis 9.
  11. Halbleitervorrichtung mit einem Transistor (200), der in einem in einer ersten Hauptoberfläche (110) eines Halbleitersubstrats (100) gebildeten Kamm (115) vorgesehen ist, wobei der Transistor (200) aufweist: einen Kanalbereich (230) eines ersten Leitfähigkeitstyps in wenigstens einem Teil des Kammes (115), einen Drainausdehnungsbereich (240), der in einem anderen Teil des Kammes (115) vorgesehen ist, wobei der Drainausdehnungsbereich (240) einen Kernteil (242) des ersten Leitfähigkeitstyps und einen Abdeckteil (244) eines zweiten Leitfähigkeitstyps umfasst und der Abdeckteil (244) an wenigstens einer oder zwei Seitenwänden des Kammes (115) angeordnet ist, einen Sourcebereich (210) und einen Drainbereich (220) des zweiten Leitfähigkeitstyps und eine Gatestruktur (250), die an entgegengesetzten Seitenwänden des Kammes (115) angeordnet ist, wobei der Kanalbereich (230) und der Drainausdehnungsbereich (240) längs einer ersten Richtung zwischen dem Sourcebereich (210) und dem Drainbereich (220) angeordnet sind, wobei die erste Richtung parallel zu der ersten Hauptoberfläche (110) ist, und wobei der Sourcebereich (210) in einem dritten Teil (135) des Kammes (115) direkt angrenzend an den Kanalbereich (230) angeordnet ist.
  12. Halbleitervorrichtung nach Anspruch 11, weiterhin umfassend: eine Feldplatte (260) und eine Felddielektrikumschicht (265), wobei die Feldplatte (260) benachbart zu dem Drainausdehnungsbereich (240) ist und die Felddielektrikumschicht (265) zwischen dem Abdeckteil (244) und der Feldplatte (260) gelegen ist.
  13. Halbleitervorrichtung nach Anspruch 11 oder 12, bei der der Sourcebereich (210) an einer Oberseite und zwei Seitenwänden (117) des Kammes (115) angeordnet ist und ein Kernteil (242) des Kammes (115) an einer Position des Sourcebereiches (210) mit Dotierstoffen des ersten Leitfähigkeitstyps dotiert ist.
  14. Halbleitervorrichtung nach einem der Ansprüche 11 bis 13, bei der der Abdeckteil (244) benachbart zu einer Oberseite und Seitenwänden des Kammes (115) vorgesehen ist.
  15. Verfahren zum Herstellen einer Halbleitervorrichtung, umfassend: Bilden eines Transistors (200) in einem Halbleitersubstrat (100), das eine erste Hauptoberfläche (110) hat, wobei das Bilden des Transistors umfasst: Bilden eines Kammes (115) mit einem ersten Kammteil (120) und einen zweiten Kammteil (130) in dem Halbleitersubstrat (100), wobei sich der Kamm (115) längs einer ersten Richtung erstreckt, Bilden eines Sourcebereiches (210), eines Drainbereiches (220), eines Kanalbereiches, eines Drainausdehnungsbereiches (240) und einer Gateelektrode (250) benachbart zu dem Kanalbereich (230) in dem Kamm (115), Dotieren des Kanalbereiches (230) mit Dotierstoffen eines ersten Leitfähigkeitstyps und Dotieren des Sourcebereiches (210) und des Drainbereiches (220) mit Dotierstoffen eines zweiten Leitfähigkeitstyps, wobei das Bilden des Drainausdehnungsbereiches (240) ein Bilden eines Kernteiles (242), der mit dem ersten Leitfähigkeitstyp dotiert ist, in dem zweiten Kammteil (130) umfasst, das Bilden des Drainausdehnungsbereiches (240) weiterhin ein Bilden eines Abdeckteiles (244), der mit dem zweiten Leitfähigkeitstyp dotiert ist, umfasst, wobei der Abdeckteil (244) so gebildet wird, dass er benachbart zu wenigstens einer oder zwei Seitenwänden des zweiten Kammteiles (130) ist, und wobei der Sourcebereich (210) in einem dritten Teil (135) des Kammes direkt angrenzend an den Kanalbereich (230) ausgebildet wird.
  16. Verfahren nach Anspruch 15, bei dem das Bilden des Abdeckteiles (244) nach dem Bilden der Gateelektrode (250) durchgeführt wird.
  17. Verfahren nach Anspruch 15 oder 16, bei dem der Abdeckteil (244) in einer selbstjustierten Weise bezüglich der Gateelektrode (250) gebildet wird.
  18. Verfahren nach einem der Ansprüche 15 bis 17, bei dem das Bilden des Abdeckteiles (244) einen Dotierungsprozess umfasst, der die Gateelektrode (250) als eine Maske verwendet.
  19. Verfahren nach einem der Ansprüche 15 bis 18, weiterhin umfassend ein Bilden einer Feldplatte (260) benachbart zu dem Abdeckteil (244).
  20. Verfahren nach einem der Ansprüche 15 bis 19, bei dem der Kamm (115) so hergestellt wird, dass der zweite Kammteil (130) eine Breite hat, die verschieden ist von einer Breite des ersten Kammteiles (120).
  21. Verfahren nach einem der Ansprüche 15 bis 20, weiterhin umfassend ein Bilden einer Gateisolierschicht, wobei das Bilden des Abdeckteiles (244) ein Durchführen eines selektiven Epitaxieverfahrens nach Bilden der Gateisolierschicht umfasst.
  22. Halbleitervorrichtung mit einem Transistor (200), der in einem Halbleitersubstrat (100) mit einer ersten Hauptoberfläche (110) ausgebildet ist, wobei der Transistor (200) aufweist: einen Kanalbereich (230), der mit Dotierstoffen eines ersten Leitfähigkeitstyps dotiert ist, einen Sourcebereich (210), der mit Dotierstoffen eines zweiten Leitfähigkeitstyps, der verschieden vom ersten Leitfähigkeitstyp ist, dotiert ist, einen Drainbereich (220), der mit Dotierstoffen des zweiten Leitfähigkeitstyps dotiert ist, und eine Gateelektrode (250) benachbart zu dem Kanalbereich (230), wobei der Kanalbereich (230) in einem ersten Teil (120) eines Kammes (115) angeordnet ist, der Sourcebereich (210) in einem weiteren Teil des Kammes (115), direkt angrenzend an den Kanalbereich (230), angeordnet ist, wobei der Sourcebereich (210) angrenzend an wenigstens eine der Seitenwände (100) des weiteren Teiles des Kammes (115) angeordnet ist, und ein horizontal an den Sourcebereich angrenzender Kernteil (242) des weiteren Teiles des Kammes (115) mit Dotierstoffen des ersten Leitfähigkeitstyps dotiert ist und einen Bodykontaktpfad (275) bildet.
  23. Halbleitervorrichtung nach Anspruch 22, weiterhin umfassend einen Drainausdehnungsbereich (240), der zwischen dem Kanalbereich (230) und dem Drainbereich (220) angeordnet ist.
DE102013114842.5A 2012-12-31 2013-12-23 Halbleitervorrichtung und Verfahren zum Herstellen einer Halbleitervorrichtung Active DE102013114842B4 (de)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US13/731,380 2012-12-31
US13/731,380 US8847311B2 (en) 2012-12-31 2012-12-31 Semiconductor device and method of manufacturing a semiconductor device

Publications (2)

Publication Number Publication Date
DE102013114842A1 DE102013114842A1 (de) 2014-07-03
DE102013114842B4 true DE102013114842B4 (de) 2021-11-11

Family

ID=50928602

Family Applications (1)

Application Number Title Priority Date Filing Date
DE102013114842.5A Active DE102013114842B4 (de) 2012-12-31 2013-12-23 Halbleitervorrichtung und Verfahren zum Herstellen einer Halbleitervorrichtung

Country Status (3)

Country Link
US (2) US8847311B2 (de)
CN (1) CN103915499B (de)
DE (1) DE102013114842B4 (de)

Families Citing this family (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9735243B2 (en) 2013-11-18 2017-08-15 Infineon Technologies Ag Semiconductor device, integrated circuit and method of forming a semiconductor device
US9461164B2 (en) 2013-09-16 2016-10-04 Infineon Technologies Ag Semiconductor device and method of manufacturing the same
US9123801B2 (en) 2013-09-16 2015-09-01 Infineon Technologies Ag Semiconductor device, integrated circuit and method of manufacturing a semiconductor device
US9306058B2 (en) 2013-10-02 2016-04-05 Infineon Technologies Ag Integrated circuit and method of manufacturing an integrated circuit
US9287404B2 (en) 2013-10-02 2016-03-15 Infineon Technologies Austria Ag Semiconductor device and method of manufacturing a semiconductor device with lateral FET cells and field plates
US9401399B2 (en) 2013-10-15 2016-07-26 Infineon Technologies Ag Semiconductor device
KR102215393B1 (ko) * 2014-06-27 2021-02-16 인텔 코포레이션 가변 크기 핀을 가진 다중 게이트 트랜지스터
US9659929B2 (en) 2014-10-31 2017-05-23 Infineon Technologies Dresden Gmbh Semiconductor device with enhancement and depletion FinFET cells
DE102015105632B4 (de) 2015-04-14 2016-09-01 Infineon Technologies Ag Halbleitervorrichtung mit einem transistor
DE102016106872A1 (de) 2016-04-13 2017-10-19 Infineon Technologies Ag Verfahren zum herstellen einer integrierten schaltung einschliesslich eines lateralen graben-transistors und eines logikschaltungselements
DE102016113393A1 (de) 2016-07-20 2018-01-25 Infineon Technologies Ag Halbleitervorrichtung, die ein Transistor-Array und ein Abschlussgebiet enthält, und Verfahren zum Herstellen solch einer Halbleitervorrichtung
US10985253B2 (en) * 2016-11-14 2021-04-20 Ecole polytechnique fédérale de Lausanne (EPFL) Semiconductor devices with multiple channels and three-dimensional electrodes
US10020381B1 (en) * 2017-05-17 2018-07-10 International Business Machines Corporation Embedded bottom metal contact formed by a self-aligned contact process for vertical transistors
US10600911B2 (en) * 2017-09-26 2020-03-24 Nxp Usa, Inc. Field-effect transistor and method therefor
US10522677B2 (en) * 2017-09-26 2019-12-31 Nxp Usa, Inc. Field-effect transistor and method therefor
US10340372B1 (en) * 2017-12-20 2019-07-02 Semiconductor Components Industries, Llc Transistor device having a pillar structure
CN115244710A (zh) * 2020-03-26 2022-10-25 华为技术有限公司 环绕栅晶体管及其制作方法、电子设备
US11152506B1 (en) * 2020-06-15 2021-10-19 Texas Instruments Incorporated FinFET with lateral charge balance at the drain drift region
US11508842B2 (en) * 2020-07-06 2022-11-22 Texas Instruments Incorporated Fin field effect transistor with field plating
US20220123130A1 (en) * 2020-10-19 2022-04-21 Texas Instruments Incorporated Implant blocking for a trench or finfet without an additional mask
US11658184B2 (en) * 2020-12-02 2023-05-23 Texas Instruments Incorporated Fin field effect transistor with merged drift region
US20230091260A1 (en) * 2021-09-23 2023-03-23 Texas Instruments Incorporated LOW RESISTIVE SOURCE/BACKGATE finFET

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070235819A1 (en) 2006-03-14 2007-10-11 Atsushi Yagishita Semiconductor device and method for manufacturing the same
WO2009116015A1 (en) 2008-03-20 2009-09-24 Nxp B.V. Finfet transistor with high-voltage capability and cmos-compatible method for fabricating the same
US20110151652A1 (en) 2009-07-27 2011-06-23 Yuichiro Sssaki Method for fabricating semiconductor device and plasma doping system
US20110275201A1 (en) 2007-07-27 2011-11-10 Panasonic Corporation Method for producing a semiconductor device have fin-shaped semiconductor regions
US20120193707A1 (en) 2011-01-28 2012-08-02 Richtek Technology Corporation, R.O.C. High voltage multigate device and manufacturing method thereof

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4044276B2 (ja) * 2000-09-28 2008-02-06 株式会社東芝 半導体装置及びその製造方法
US7105894B2 (en) * 2003-02-27 2006-09-12 Taiwan Semiconductor Manufacturing Co., Ltd. Contacts to semiconductor fin devices
DE10339488B3 (de) 2003-08-27 2005-04-14 Infineon Technologies Ag Laterales Halbleiterbauelement mit einer wenigstens eine Feldelektrode aufweisenden Driftzone
JP4960007B2 (ja) * 2006-04-26 2012-06-27 株式会社東芝 半導体装置及び半導体装置の製造方法
US7795088B2 (en) * 2007-05-25 2010-09-14 Macronix International Co., Ltd. Method for manufacturing memory cell
US7910994B2 (en) * 2007-10-15 2011-03-22 Taiwan Semiconductor Manufacturing Company, Ltd. System and method for source/drain contact processing
JP2010040630A (ja) * 2008-08-01 2010-02-18 Toshiba Corp 半導体装置
US9385050B2 (en) * 2011-01-06 2016-07-05 Globalfoundries Inc. Structure and method to fabricate resistor on finFET processes
US8487378B2 (en) * 2011-01-21 2013-07-16 Taiwan Semiconductor Manufacturing Company, Ltd. Non-uniform channel junction-less transistor
US8629483B2 (en) * 2011-03-14 2014-01-14 Nanya Technology Corp. Locally 2 sided CHC DRAM access transistor structure
US8642996B2 (en) * 2011-04-18 2014-02-04 International Business Machines Corporation Graphene nanoribbons and carbon nanotubes fabricated from SiC fins or nanowire templates
US8502279B2 (en) * 2011-05-16 2013-08-06 Globalfoundries Singapore Pte. Ltd. Nano-electro-mechanical system (NEMS) structures with actuatable semiconductor fin on bulk substrates
US9214538B2 (en) * 2011-05-16 2015-12-15 Eta Semiconductor Inc. High performance multigate transistor
US8629420B1 (en) * 2012-07-03 2014-01-14 Intel Mobile Communications GmbH Drain extended MOS device for bulk FinFET technology
US9799762B2 (en) * 2012-12-03 2017-10-24 Infineon Technologies Ag Semiconductor device and method of manufacturing a semiconductor device

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070235819A1 (en) 2006-03-14 2007-10-11 Atsushi Yagishita Semiconductor device and method for manufacturing the same
US20110275201A1 (en) 2007-07-27 2011-11-10 Panasonic Corporation Method for producing a semiconductor device have fin-shaped semiconductor regions
WO2009116015A1 (en) 2008-03-20 2009-09-24 Nxp B.V. Finfet transistor with high-voltage capability and cmos-compatible method for fabricating the same
US20110151652A1 (en) 2009-07-27 2011-06-23 Yuichiro Sssaki Method for fabricating semiconductor device and plasma doping system
US20120193707A1 (en) 2011-01-28 2012-08-02 Richtek Technology Corporation, R.O.C. High voltage multigate device and manufacturing method thereof

Also Published As

Publication number Publication date
DE102013114842A1 (de) 2014-07-03
US20140183629A1 (en) 2014-07-03
US20140363940A1 (en) 2014-12-11
US8847311B2 (en) 2014-09-30
US9269592B2 (en) 2016-02-23
CN103915499B (zh) 2017-07-07
CN103915499A (zh) 2014-07-09

Similar Documents

Publication Publication Date Title
DE102013114842B4 (de) Halbleitervorrichtung und Verfahren zum Herstellen einer Halbleitervorrichtung
DE112016003510B4 (de) HALBLEITERVORRlCHTUNG UND VERFAHREN ZUR HERSTELLUNG EINER HALBLEITERVORRICHTUNG
DE102013022570B4 (de) Halbleiterbauelement und verfahren zu seiner herstellung
DE102013113284B4 (de) Halbleitervorrichtung und Verfahren zum Herstellen einer Halbleitervorrichtung
DE102013101113B4 (de) Leistungs-MOS-Transistor und Verfahren zu dessen Herstellung
DE102015107331B4 (de) Halbleitervorrichtung und rückwärts leitender Bipolartransistor mit isoliertem Gate mit isolierten Sourcezonen
DE102014118766B4 (de) Feldeffekt-Halbleitervorrichtung und Herstellung davon
DE102013113286B4 (de) Halbleitervorrichtung und Verfahren zum Herstellen einer Halbleitervorrichtung
DE102014113946A1 (de) Integrierte Schaltung und Verfahren zum Herstellen einer integrierten Schaltung
DE102014114832B4 (de) Halbleitervorrichtung und Verfahren zum Herstellen einer Halbleitervorrichtung
DE102012216969A1 (de) Halbleiterbauelement mit einem Halbleitervia und Verfahren zum Herstellen eines Halbleiterbauelements
DE102014109846A1 (de) Leistungs-MOSFET und Verfahren zum Herstellen eines Leistungs-MOSFET
DE102015105679B4 (de) Halbleitervorrichtung, integrierte schaltung und verfahren zum herstellen der halbleitervorrichtung
DE102011084419A1 (de) Vollständig isoliertes Bauelement mit selbstjustiertem Körpergebiet
DE112018003459T5 (de) Halbleitervorrichtung und verfahren zum herstellen derselben
DE102014108790B4 (de) Verfahren zum Herstellen einer Halbleitervorrichtung mit Vorrichtungstrennungsstrukturen und Halbleitervorrichtung
DE102014114897A1 (de) Verfahren zum Fertigen eines vertikalen Halbleiterbauelements und vertikales Halbleiterbauelement
DE102014119603A1 (de) Verfahren zum herstellen einer halbleitervorrichtung und halbleitervorrichtung
DE102015113605B4 (de) Halbleitervorrichtung, die einen vertikalen PN-Übergang zwischen einem Bodybereich und einem Driftbereich enthält
DE102013111375A1 (de) Transistorbauelement und verfahren zum herstellen einestransistorbauelements
DE102015109538B3 (de) Transistor mit verbessertem Lawinendurchbruchsverhalten und Verfahren zur Herstellung
DE102017115536B4 (de) Ladungskompensationshalbleiterbauelement und Herstellungsverfahren dafür
DE102016104757B4 (de) Halbleitertransistor und Verfahren zum Bilden des Halbleitertransistors
DE102014117558B4 (de) Halbleiterbauelement mit feldelektrode zwischen benachbarten halbleiterfinnen und verfahren zu dessen herstellung
DE102014114184B4 (de) Verfahren zum Herstellen einer Halbleitervorrichtung und Halbleitervorrichtung

Legal Events

Date Code Title Description
R012 Request for examination validly filed
R079 Amendment of ipc main class

Free format text: PREVIOUS MAIN CLASS: H01L0029780000

Ipc: H01L0029400000

R016 Response to examination communication
R016 Response to examination communication
R018 Grant decision by examination section/examining division
R020 Patent grant now final
R082 Change of representative