KR102215393B1 - 가변 크기 핀을 가진 다중 게이트 트랜지스터 - Google Patents

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로만 더블유. 올라크-바우
수-유 창
네빌 엘. 디아스
왈리드 엠. 하페즈
라훌 라마스와미
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Abstract

실시예는 장치를 포함하고, 장치는 핀을 포함하는 비 평면 트랜지스터를 포함하고, 핀은 소스 영역 폭 및 소스 영역 높이를 갖는 소스 영역, 채널 영역 폭 및 채널 영역 높이를 갖는 채널 영역, 드레인 폭 및 드레인 높이를 갖는 드레인 영역, 및 채널 영역의 측벽 상에 형성되는 게이트 유전체를 포함하고; 여기서 장치는 (a) 소스 영역 폭보다 더 넓은 채널 영역 폭, 및 (b) 제1 로케이션에서의 제1 게이트 유전체 두께 및 제2 로케이션에서의 제2 게이트 유전체 두께를 포함하는 게이트 유전체 -제1 및 제2 로케이션들은 측벽 상에서 동등한 높이에 자리잡고 또한 제1 및 제2 게이트 유전체 두께들은 서로 동등하지 않음- 중 적어도 하나를 포함한다. 기타 실시예들도 본 명세서에 설명된다.

Description

가변 크기 핀을 가진 다중 게이트 트랜지스터{MULTI-GATE TRANSISTOR WITH VARIABLY SIZED FIN}
본 발명의 실시예들은 반도체 디바이스 분야에 관한 것인데, 특히 비 평면 트랜지스터들에 관한 것이다.
핀펫(FinFET)은 반도체 재료의 얇은 스트립(핀(fin)이라고 지칭함) 주위에 구축되는 트랜지스터이다. 트랜지스터는 표준 FET(field effect transistor) 노드들/구성요소들: 게이트, 게이트 유전체, 소스 영역 및 드레인 영역을 포함한다. 디바이스의 도전성 채널은 게이트 유전체 아래의 핀의 외부 측들에 존재한다. 구체적으로, 전류는 핀의 상부 측을 따라서뿐만 아니라 핀의 양쪽 "측벽들"을 따라서 흐른다. 이 도전성 채널은 본질적으로 핀의 3개의 상이한 외부 평탄 영역들을 따라 존재하기 때문에, 이러한 핀펫은 통상적으로 “트라이 게이트(tri-gate)” 핀펫이라고 지칭한다. 다른 유형들의 핀펫들도 존재한다(도전성 채널이 주로 핀의 양쪽 측벽들을 따라서만 존재하고 핀의 상부 측을 따라서는 그렇지 않은 “더블 게이트” 핀펫들과 같은 것).
본 발명의 실시예들의 특징들 및 장점들이 첨부된 청구항들, 하나 이상의 예시적 실시예들에 대한 하기 상세한 설명, 및 대응하는 도면들로부터 명백해질 것이다.
도 1a는 차등 핀 트랜지스터의 실시예의 사시도를 포함한다. 도 1b는 도 1a의 실시예의 측면도를 포함한다. 도 1c는 차등 게이트 산화물을 포함하는 상이한 실시예를 포함한다.
도 2a는 이중 핀 트랜지스터의 실시예의 사시도를 포함한다. 도 2b는 이중 핀 트랜지스터의 또 다른 실시예의 사시도를 포함한다.
도 3a-e는 본 발명의 실시예에서 핀에 대한 패터닝된 에칭을 이용하여 차등 핀 트랜지스터를 생산하기 위한 공정을 도해한다.
도 4a-e는 본 발명의 실시예에서의 퇴적 기술을 이용하여 이중 핀 트랜지스터를 생산하기 위한 공정을 도해한다.
유사한 구조체들에 유사한 접미어 참조 번호들이 제공될 수 있는 도면들에 대한 참조가 이제 이뤄질 것이다. 다양한 실시예들의 구조들을 좀 더 명확하게 보여주기 위해서, 본 명세서에 포함되는 도면들은 반도체/회로 구조들의 도식적 표현들이다. 그러므로, 예컨대 현미경 사진에서의 제조된 집적 회로 구조체들의 실제 외관은 다르게 보일 수 있지만, 여전히 도해된 실시예들의 청구된 구조체를 수용한다. 더욱이, 도면들은 도해된 실시예들을 이해하는 데 유용한 구조체들만을 보여줄 수 있다. 본 기술분야에 알려진 추가적인 구조체들은 도면들의 명료성을 유지하기 위해 포함되지 않았을 수 있다. 예를 들어, 반도체 디바이스의 매 층마다 반드시 도시되지는 않는다. "실시예", "다양한 실시예들" 및 그와 같은 것은, 그렇게 설명되는 실시예(들)가 특정 특징들, 구조들 또는 특성들을 포함할 수 있지만, 모든 실시예마다 반드시 특정 특징들, 구조들 또는 특성들을 포함하지는 않는다는 것을 나타낸다. 몇몇 실시예들은 그 외의 실시예들에 대해 설명되는 특징들의 일부, 전부를 갖거나, 그 어느 것도 갖지 않을 수 있다. "제1", "제2", "제3" 및 그와 유사한 것은 공통 대상을 기술하며, 동일한 대상들의 상이한 사례들이 참조되고 있다는 것을 나타낸다. 그와 같은 형용사들은 그렇게 설명된 대상들이 시간적으로든, 공간적으로든, 순위적으로든, 또는 임의의 다른 방식으로든지 간에, 주어진 순서로 있어야 한다는 것을 함의하지 않는다. "접속"은 요소들이 서로 물리적으로 또는 전기적으로 직접 접촉한다는 것을 나타낼 수 있고, "결합"은 요소들이 서로 협력하거나 상호작용하지만 직접적인 물리적 또는 전기적 접촉 상태에 있거나 그렇지 않을 수 있다는 것을 나타낼 수 있다.
몇몇 SoC(system on a chip) 공정 기술은 성능 및 면적 조정을 제공하기 위해 적극적으로 크기 조정된 게이트 길이(Lg)를 가진 핀펫 아키텍처를 이용한다. 이 측방향 크기 조정(즉, Lg의 단축)의 한가지 역 효과는, 저 전류 누설 및 고전압 디바이스들 - 둘 모두는 SoC들에 포함되고 따라서 성공적 SoC 공정들을 위해 중요함- 을 위한 지원이 최소 설계 규칙의 (즉, 공칭 크기의) 저 전압 트랜지스터(예로, 논리 트랜지스터)와 비교하여 저 누설/고 전압 트랜지스터들의 발산성(divergent) 트랜지스터 아키텍처 때문에 어렵게 된다는 것이다. 다른 식으로 말하자면, 트라이 게이트 아키텍처가 저 전압, 고속의 논리 디바이스들에서 문턱값 이하 특성 및 단 채널 효과에 대해 상당한 개선을 제공하기는 하지만, 단 채널 효과에서의 해당 개선은 동작 전압에서의 큰 게이트 오버드라이브 때문에 고 전압 디바이스의 성능을 개선하지는 못한다. 또한, 핀 치수들의 추가적 크기 조정이 게이트 길이 Lg가 적극적으로 크기 조정됨에 따라 문턱값 이하 특성을 유지하는 데에 중요하기는 하지만, 이러한 크기 조정된 핀 치수들은 열화된 채널 저항을 보여주고 또한 고 전압 성능에 나쁜 영향을 준다. 고 전압 스트레스 상태 하에서의 성능 열화는 핀 크기 조정에 따라 급속히 증가한다는 것이 또한 관찰되었다.
간단히 말하면, SoC 아키텍처는 단일 SoC 내에서 저 전압 및 고 전압 디바이스 양쪽을 감당하기 위해서 큰 누설 및 성능 범위와 폭넓은 범위의 동작 전압을 요구한다. SoC상의 저 전압, 고속 논리 디바이스들은, 크기 조정된 게이트 길이 트랜지스터들에 대해 단 채널 효과를 개선하기 위해서 핀 치수들의 크기 조정(예를 들어, 더 얇은 핀 폭 및 더 짧은 핀 높이)을 필요로 한다. 그러나, 동일 SoC상의 고 전압 트랜지스터들은, 향상된 문턱 전압 영향이 높은 게이트 오버드라이브에서 최소가 되므로 핀 크기 조정(예를 들어, 더 얇은 핀 폭)에 의한 고 전압 성능에서의 열화를 겪는다.
본 명세서에서 논의하는 실시예들은 단일 SoC에서 저 전압 스위칭 디바이스들(예를 들어, 저 전압 논리 트랜지스터들)과 고 전압 스위칭 디바이스들(예를 들어, 입/출력(I/O) 트랜지스터들) 모두를 감당하는 문제를 해결한다.
일 실시예는 디바이스 구조를 차등 핀 폭(differential fin width) 및 높이(즉, 가변 핀 폭 및 핀 높이)를 가진 디바이스 구조를 포함하는데, 이것은 디바이스에 대한 예외적 문턱값 이하 특성들을 지원하기 위해 크기 조정된 핀 치수들의 이점을 활용하고 또한 동시에 더 나은 신뢰성 및 더 낮은 GIDL(gate-induced drain leakage)을 갖는데, 이 두 가지는 고 전압 디바이스를 위한 바람직한 특성들이다. 디바이스 구조를 생성하기 위한 공정 흐름은 통상적 트라이 게이트 형성 공정과 양립 가능하다. 구체적으로, 일 실시예는 (단 채널 효과를 개선하기 위해) 채널의 소스 측에서의 좁은 핀 폭과, (드레인 영역에서 게이트 전계를 감소시키고, 그에 의해 GIDL을 감소시키고, 스트레스 상태 하에서 핫 캐리어 효과를 개선하고, 및 더 낮은 수직 전계로 인한 디바이스 파괴를 개선하기 위해) 동일 채널의 드레인 측상의 더 넓은 핀 폭을 갖는다. 그와 같은 실시예들은, 그런 디바이스들 내에 핀의 일부분이 해당 동일 핀의 또 다른 부분과 폭에 있어서 달라지기 때문에 "차등 핀" 디바이스들이라고 본 명세서에서 때때로 지칭된다. 핀 폭에서의 이런 차이는, 폭 전이를 갖는 핀 부분을 채널이 포함하는 디바이스의 채널 내에서 발생할 수 있다. 바로 앞에서 기술된 것처럼, 더 넓은 부분은 드레인에 더 가까울 수 있다.
또 다른 실시예는 SoC상에서 차등 핀 치수(즉, 달라지는 폭들을 가진 핀)를 달성하는 제어된 방법을 포함한다. 이 방법은 SoC의 회로가 상이한 폭의 핀들(및 결과적으로, 상이한 폭 채널들)을 갖는 트랜지스터들을 포함하는 실시예를 산출할 수 있다. 예를 들어, 실시예는 제2 트랜지스터의 채널보다 더 넓은 채널을 갖는 제1 트랜지스터를 포함하며, 그에 의해 제1 및 제2 트랜지스터들 양쪽이 SoC의 회로에 있게 된다. 이것은 때때로 "이중 핀" 구조로서 본 명세서에서 지칭되는데, 그 이유는 제1 및 제2 트랜지스터들이 달라지는 폭들을 갖는 채널들을 형성하는 달라지는 핀 폭들("이중 핀들")을 갖기 때문이다.
그와 같은 실시예들(예를 들어, 이중 핀 및 차등 핀 디바이스들)은 종래의 디바이스를 넘어서는 수많은 장점을 제공하는데, 이것들 중 적어도 일부가 이제 취급된다. 첫째로, 더 넓은 핀 폭은 고 전압 디바이스의 성능을 현저하게 개선할 수 있다. 예를 들어, 1 nm만큼 핀을 좁히는 것은 매칭된 누설에서 해당 핀 내에서의 구동 전류를 10%만큼 떨어뜨릴 수 있다. 이는 더 좁은 핀들에 대한 저하된 채널 저항에 기인한다. 그러므로, 차등 및 이중 핀 구조 실시예들의 두꺼워진 핀 부분들은 종래의 고 전압 디바이스 아키텍처들에 비하여 상당한 성능 증가를 달성한다. 두번째로, 높은 Vcc 디바이스들은 보통은 핫 캐리어들로 인한 충돌 전리(impact ionization)로 인해 피해를 입는데, 이는 시간 기간에 걸쳐서 성능 열화(예를 들어, 구동 열화)를 야기한다. 이 문제는 더 좁은 핀 폭에 따라 증가한다. 충돌 전리는 주로 채널의 드레인 측에서 발생하므로, (채널 및/또는 드레인에서의 더 넓은 핀과 함께) 차등 핀 공정에서의 더 넓은 핀 폭은 매칭된 성능을 위한 신뢰성의 개선을 제공한다. 셋째로, 차등 핀 및 이중 핀 공정들(아래 더 상세하게 기술됨)은 종래의 CMOS 제조 공정들과 통합되고/양립한다. 그와 같은 통합은 저 전압의 고속 논리 디바이스들의 성능 및 문턱값 이하 특성들에 충격을 가하지 않고서 발생한다(그에 의해 고속의 낮은 누설 공정을 가능하게 한다). 넷째로, 패터닝된 반도체 성장/퇴적 공정들(하기에서 다룸)을 이용하여 차등 핀들을 형성하는 것은 트랜지스터 채널 내에 상이한 반도체 재료들을 이용하기 위한 융통성을 제공한다. 예를 들어, 트랜지스터는 핀이 기판(예를 들어, 실리콘)과 동일한 재료로 형성되지만, 이후 핀 상의 제2 재료(예를 들어, IV 또는 III-V 재료)를 에피텍셜하게 성장시킴으로 인해 (예를 들어, 채널 영역에서) 두껍게 되기 때문에 넓어진 채널 영역을 포함할 수 있다. 다섯째로, 패터닝된 반도체 성장은 동일 채널 내에서의 상이한 게이트 유전체 두께를 달성하기 위한 방식을 제공하기 위한 게이트 유전체 퇴적에 의해 대체될 수 있다. 다시 말해서, 채널은, 드레인에 인접한 게이트 유전체의 일부분보다 더 얇은 게이트 유전체를 가진, 소스에 인접한 일부분을 가질 수 있다. 이 더 두꺼운 유전체는 더 나은 항복 전압 및 신뢰성 특성을 제공하는 한편, 소스에 인접한 더 얇은 유전체를 갖는 것은 더 나은 단 채널 효과를 제공한다.
다양한 실시예들에 대한 더 상세한 설명이 지금 따라온다.
도 1a는 차등 핀 트랜지스터(100)의 실시예의 사시도를 포함한다. 도 1b는 도 1a의 실시예의 측면도를 포함한다. 비 평면 트랜지스터는 핀(105)을 포함하는데, 이 핀은 소스 영역 폭(140) 및 소스 영역 높이(135)를 갖는 소스 영역(110), 채널 영역 폭(126) 및 채널 영역 높이(127)를 갖는 을 갖는 채널 영역(115), 드레인 폭(125) 및 드레인 높이(130)를 갖는 드레인 영역(120), 및 채널 영역(115)의 측벽 상에 형성되는 게이트 유전체(170)를 포함한다. 스페이서 유전체(161)는 콘택들(155, 160, 165)을 분리시킨다. 게이트 유전체(170)는 도 1b에 도시되지만, 명료성을 위해도 1a에는 도시되지 않는다. 채널 영역 폭(126)은 소스 영역 폭(140)보다 더 넓다. 채널 영역 높이(127)는 소스 영역 높이(135)보다 더 높다. 예를 들어, 실시예에서 높이(135)는 40-150 nm(예를 들어, 50, 70, 90, 110, 130 nm) 사이에 있고, 높이(127)는 높이(135)의 값보다 추가적으로 1- 10nm(예를 들어, 3, 6, 9 nm) 더 높고, 폭(140)은 4-15 nm(예를 들어, 6, 8, 10, 12, 14 nm) 사이에 있고, 폭(126)은 폭(140)의 값보다 추가적으로 0.5-2 nm(예를 들어,.7,.9, 1.1, 1.3, 1.5, 1.7, 1.9 nm) 더 넓다.
도 1a에 도시된 바와 같이, 드레인 영역 폭(125)은 소스 영역 폭(140)보다 더 넓고, 드레인 영역 높이(130)는 소스 영역 높이(135)보다 더 높은데, 그 이유는 드레인 영역 폭(125)이 채널 영역 폭(126)과 동일하고 또한 드레인 영역 높이(130)는 채널 영역 높이(127)와 동일하기 때문이다. 그러나, 기타 실시예들에서 그렇지 않을 수도 있고, 드레인 영역 폭(125)은 소스 영역 폭(140)보다 더 넓지만 채널 영역 폭(126)과는 다를 수 있다(즉, 더 두껍거나 더 얇음). 기타 실시예들에서, 드레인 영역 높이(130)는 소스 영역 높이(135)보다 더 높지만 채널 영역 높이(127)와는 다를 수 있다(더 낮거나 더 높을 수 있음).
실시예는 추가적 채널 영역 폭(128) 추가적 채널 영역 높이(129)를 갖고 채널 영역 폭(126)은 추가적 채널 영역 폭(128)보다 넓다. 또한, 채널 영역 높이(127)는 추가적 채널 영역 높이(129)보다 높다. 다시 말해서, 도 1a의 실시예에서 채널 내에서의 폭 및 높이의 차등 또는 전이가 있고(로케이션 141 참조), 그러나 기타 실시예들에서 전체 채널이 거의 균일한 폭 및 높이를 갖고(및 균일한 폭 및 높이는 소스 폭(140) 및 드레인 폭(125) 및/또는 소스 높이(135) 및 드레인 높이(130) 중 어느 하나 또는 양쪽 모두보다 더 넓고 더 높을 수 있다. 도 1a의 실시예에서 더 얇은 채널 영역이 더 넓은 채널 영역과 소스 영역 사이에 자리잡는다. 전이(141)가 채널 내에서 발생하는 곳은 달라지는 실시예들 중에서 변할 수 있다. 예를 들어, 몇몇 실시예들에서, 전이가 채널을 따라 중도에서, 소스에 더 가까운 곳에서, 또는 드레인에 더 가까운 곳에서 발생한다.
몇몇 실시예들에서, 2개 이상의 전이가 있을 수 있다. 예를 들어, 도 1a는 로케이션(141)에서의 단일 핀 전이를 보이지만, 기타 실시예들은 두 개 이상의 전이를 포함할 수 있다. 예를 들어, 실시예는 소스에 인접한 얇은 채널 부분, 소스와 드레인으로부터 등거리인 더 두꺼운 채널 부분, 및 드레인에 인접한 더 두꺼운 채널 부분을 포함한다. 전이는 날카로울 수 있어서 채널의 더 두꺼운 부분이 채널의 더 얇은 부분의 측벽과 일반적으로 직교하는 면을 포함하도록 된다. 그러나, 기타 실시예들에서 드레인 쪽을 향하여 및 소스로부터 멀어지며 채널의 두께를 더 천천히 증가시키는 단계적 전이가 있을 수 있다.
실시예에서 채널 영역은 제1 및 제2 재료를 포함하고, 넓어진 채널 영역 폭은 제2 재료가 제1 재료 상에 형성되는 채널 영역 부분에 자리잡는다. 예를 들어, 도 1a에서 소스 근처에서 채널 영역은 소스를 포함하는 핀과 동일한 얇은 정도를 갖는 핀을 포함한다. 핀은, 예를 들어, 실리콘(Si)을 포함할 수 있다. 드레인에 인접한 채널의 더 두꺼운 부분은 최초 핀 위에 걸쳐서 형성되는 에피택셜(EPI) 재료를 포함하여 그에 의해 드레인 근처에서 채널 부분의 두께를 증가시킨다. 에피택셜 층은, 예를 들어, SiGe와 같은 IV족 또는 III-V족 재료를 포함할 수 있다. 그러한 실시예에서, 핀과 EPI 층 사이에 장벽 층들 및 그와 유사한 것이 있을 수 있다. 그러나, 기타 실시예들에서, 전체 채널 부분은 모놀리식일 수 있고, 예를 들어, Si를 포함할 수 있다. 그러나, 그러한 실시예에서 더 얇은 부분이 얇음을 달성하기 위해 에칭되었을 수 있다. 또 다른 실시예에서, 채널 영역의 더 두꺼운 부분은 최초 핀과 동일한 재료를 포함할 수 있고, 재료 층(예를 들어, Si)만이 핀 상에 형성될 수 있다.
도 1c는 본 발명의 또 다른 실시예를 포함한다. 도 1c는 제1 게이트 유전체 높이를 갖는 제1 유전체 부분(170') 및 제1 높이보다 더 큰 제2 게이트 유전체 높이를 갖는 제2 유전체 부분(170")을 포함하는 게이트 유전체를 포함하는 장치를 묘사한다. 도 1c의 측면도에 보여지지는 않았지만, 유전체 부분(170")은 채널을 포함하는 핀 부분의 측벽 상에서 위로 동등한 높이들에서 유전체 부분(170')보다 더 두꺼울 수 있다. 그러므로, 도 1c의 실시예는 일관된 핀 높이 및 폭을 갖지만(즉, 채널 영역 내에서 차등 핀이 아님) 차등 게이트 유전체를 갖는 채널을 포함할 수 있다. 다시 말해서, 채널은 드레인에 인접한 게이트 유전체 부분보다 더 얇은 게이트 유전체를 가진 소스에 인접한 부분을 가질 수 있다. 이 더 두꺼운 유전체는 더 좋은 항복 전압과 신뢰성 특성을 제공하는 한편, 소스에 인접한 더 얇은 유전체는 더 나은 단 채널 효과를 제공한다.
기타 실시예들이 채널 영역에서의 차등 핀뿐만 아니라 채널 영역에 대한 차등 게이트 유전체 양쪽을 포함할 수 있다.
실시예는 적어도 2개의 논리 트랜지스터를 포함하는 SoC 상의 채널 영역에서 차등 핀을 갖는 디바이스를 포함한다. 그러므로, 실시예는 도 1a의 차등 핀 트랜지스터와 같은 고 전압 디바이스들과 저 전압 논리 디바이스들 양쪽을 수용하는 단일 SoC를 포함한다. 실시예에서 적어도 2개의 논리 트랜지스터는 비 평면 트랜지스터와 공선상에 있다. 그러므로, 실시예는 단일 최초 핀을 허용하는데, 이것은 이후에 처리되어 두 개의 논리 트랜지스터뿐만 아니라 차등 핀 트랜지스터를 형성한다. 3개의 트랜지스터는 단일 장축이 각각의 트랜지스터에 대한 소스, 드레인, 및 채널을 가로지른다는 점에서 공선상에 있다. 실시예에서 도 1a의 비 평면 트랜지스터는 제1 전압원에 결합되고 적어도 2개의 논리 트랜지스터 중 하나는 제1 전압원보다 더 낮은 최대 동작 전압을 갖는 제2 전압원에 결합된다. 실시예에서, 제1 전압원에 결합되는 디바이스는 입/출력(I/O) 노드에 결합된다. 그러한 디바이스는 논리 디바이스가 아니다.
도 2a는 이중 핀 트랜지스터의 실시예의 사시도를 포함한다. SoC(200)는 제1 핀을 포함하는 제1 비 평면 트랜지스터(201)를 포함하고, 제1 핀은 제1 소스 영역 폭(225) 및 제1 소스 영역 높이(230)를 갖는 제1 소스 영역(210), 제1 채널 영역 폭(225) 및 제1 채널 영역 높이(230)를 갖는 제1 채널 영역(215), 제1 드레인 폭(225) 및 제1 드레인 높이(230)를 갖는 제1 드레인 영역(220), 및 제1 채널 영역의 측벽 상에 형성되는 제1 게이트 유전체(도시 생략)를 포함한다. 제2 비 평면 트랜지스터(202)는 제2 핀을 포함하고, 제2 핀은 제2 소스 영역 폭(240) 및 제2 소스 영역 높이(235)를 갖는 제2 소스 영역(210'), 제2 채널 영역 폭(240) 및 제2 채널 영역 높이(235)를 갖는 제2 채널 영역(215'), 제2 드레인 폭(240) 및 제2 드레인 높이(235)를 갖는 제2 드레인 영역(220'), 및 제2 채널 영역(215)'의 측벽 상에 형성되는 제2 게이트 유전체(도시 생략)를 포함한다. 실시예에서, 제1 채널 영역 폭(225)은 제2 채널 영역 폭(240)보다 더 넓고 및/또는 제1 채널 영역 높이(230)는 제2 채널 영역 높이(235)보다 더 높다. 그러므로, 도 2a는 이중 핀 아키텍처 또는 구성을 개시한다.
SoC(200)는 제1 소스 영역(210), 제1 채널 영역(215), 및 제1 드레인 영역(220)을 가로지르는 장축(271)을 갖는 제1 핀과, 제2 소스 영역(210'), 제2 채널 영역(215'), 및 제2 드레인 영역(220')을 가로지르는 동일 축(271)을 포함하는 제2 핀을 포함한다. 그러므로, 디바이스들(201 및 202)의 핀 부분들은 서로 공선상에 있다. 이것은 실시예에서 어떻게 디바이스들(201, 202)(및 그 상에 이들이 형성되는 핀 부분들)이 공통 모놀리식 핀으로부터 파생되는지를 반영한다.
도 2a의 실시예에서, 제1 소스 영역 폭(225), 제1 채널 영역 폭(225), 및 제1 드레인 폭(225)은 모두 서로에 대해 전반적으로 동등하다. 그러나, 또 다른 실시예(도시 생략)에서, 제1 채널 영역(215)은 제1 소스 영역(210)의 폭보다 더 큰 채널 영역 폭을 갖는다. 실시예에서 채널 영역 자체는 차등 핀을 가져서 채널 영역(215)이 가변 폭들을 갖도록 한다(예를 들어, 채널 영역(215)이 드레인(220) 근처에서 더 두껍고 소스(210) 근처에서 더 얇다).
도 2b는 이중 핀 트랜지스터의 실시예의 사시도를 포함한다. 이것은 도 2a와 매우 유사하지만, 디바이스(202)의 핀과 동일한 두께인 디바이스(201)에서의 핀을 포함한다. 다시 말해서, 도 2b에서 폭(225)은 폭(240)과 동등하고, 높이(230)는 높이(235)와 동등하다. 그러나, 게이트 산화물(270)은 게이트 산화물(270')보다 더 두껍고 및/또는 게이트 산화물(270')보다 더 높다.
차등 핀 또는 이중 핀 공정을 구현하는 많은 방식이 있다. 예를 들어, 도 3a-e는 핀의 패터닝된 에칭을 이용하여 차등 핀 트랜지스터를 생산하기 위한 공정을 도해한다. 또 다른 예로서, 도 4a-e는 퇴적 기술을 이용하여 이중 핀 트랜지스터를 생산하기 위한 공정을 도해한다. 다른 가능한 기법이 또한 가능하다.
도 3a-e를 고려할 때, 이러한 도면들은 BARC(bottom antireflective coating) 공정을 이용하는 차등 핀 패터닝 기술을 보여준다. 차등 핀은 트랜지스터의 게이트 지역 내부에서의 패터닝된 에칭을 이용하여 만들어진다.
구체적으로, 도 3a는 "더미 게이트"가 스페이서들(361)과 상기 핀(363) 사이의 공동을 남기면서 제거된 트랜지스터 공정에서의 국면을 묘사한다. 핀(363)은 기판(350) 위에 및 층간 유전체(ILD)(362) 아래에 자리잡는다. 도 3b는 핀(363) 상으로 스핀되는 BARC 계층을 묘사한다. 각진 이온 주입(364)이 이후 수행되어 BARC 계층 부분(365)을 경화시키지만 BARC 계층 부분(366)은 그렇게 하지 않는다. BARC 계층의 일부분만이 이온 주입의 각진 속성과 ILD(362) 및 스페이서들(361) 중 하나로 인한 차폐로 인해 경화된다. 도 3c는 여기서 경화되지 않은 BARC가 제거되어 BARC 부분(365)만을 남기는 공정에서의 한 시점을 묘사한다. 도 3d는 이후 핀(363)이 지역(367)에서 에칭되는 것을 허용하여 채널/게이트 지역의 부분(예를 들어, 50%)은 에칭되고 채널/게이트 지역의 나머지 부분은 에칭되지 않도록 한다. 도 3e는 에칭되지 않은 채널 영역(367) 및 에칭된 또 다른 채널 영역(368)을 산출하는 BARC 부분(365)의 제거를 도해한다. 그러므로, 부분(367)은 부분(368)보다 더 얇고 및/또는 더 짧아서 추가적 처리(예를 들어, 통상적 CMOS 공정)를 이후에 받을 수 있는 차등 핀 트랜지스터를 산출한다.
도 4a-e는 더 넓은 핀 재료의 에피택셜 퇴적에 의해 차등 핀 트랜지스터를 제조하기 위한 공정 흐름 개관을 제공한다. 이것은 소스/드레인 영역에서의 상이한 트랜지스터를 이용하고 또한 심지어 반도체 대신에 유전체를 퇴적하여 동일 게이트에서의 차등 게이트 유전체를 이끌어내기 위한 융통성을 허용한다.
구체적으로, 도 4a에서 핀(463)은 기판(450) 상에 제공된다. 도 4b에서 재료(핀(463)에 포함된 것과 동일한 재료일 수 있음)가 핀(463) 상에 형성된다. 이 재료(469)는 에피택셜하게 형성될 수 있다. 재료는 IV족 또는 III-V족 재료 물질을 포함할 수 있다. 길이(470)는 설계 목표를 바탕으로 결정될 수 있다. 예를 들어, 길이(470)는 더 넓은 및/또는 더 높은 재료부(469)가 채널의 하위 부분을 포함하는데 사용되는 차등 핀 트랜지스터가 될 것의 일부분으로서 이용될 수 있다. 길이(470)는 더 넓은 및/또는 더 높은 재료부(469)가 (소스 및/또는 드레인이 부분(469) 중 임의의 것을 포함하는지에 상관 없이) 채널의 일부 또는 전부를 포함하는데 사용되는 차등 핀 트랜지스터가 될 것의 일부분 또는 모든 것을 포함하는데 이용될 수 있다. 또 다른 설계 목표는 이중 핀 시스템을 형성하는 것일 수 있다. 그러한 경우에, 길이(470)는 높은 또는 더 높은 전압 디바이스(예를 들어, 회로의 I/O 또는 클록부에 포함되는 트랜지스터)에 대한 소스 채널, 및 드레인을 형성하기에 충분히 길게 만들어지고 및 부분(467)은 얇은 핀의 통상적인 낮은 또는 더 낮은 전압 디바이스(예를 들어, 논리 트랜지스터)를 형성하는데 사용될 수 있다. 도시되지는 않았지만, 도 4b는 부분(467)이 재료(469)에 바로 인접한 것을 반드시 표시한다고 해석해서는 안 된다. 예를 들어, 이중 핀 아키텍처에서 부분(467)은 상대적으로 재료(469)로부터 긴 거리에 있을 수 있는 한편, 공정에서의 초기 시점에 있는 동일 핀으로부터 여전히 기원할 수 있다.
도 4c에서 스페이서들(461)이 적용된다. 도 4c에 제시된 경우에서, 스페이서들은 도 1a에 도시된 실시예와 같은 차등 핀 트랜지스터를 형성하도록 배열된다. 도 4d에서 게이트 콘택(455)이 형성되고 도 4e에서 소스 콘택(460) 및 드레인 콘택(465)이 형성된다.
앞서 설명한 바와 같이, 몇 개의 전부 망라되지는 않은 예들을 이용하여, 트랜지스터 내에서 차등 핀을 달성하는 다양한 방법이 있다. 첫째로, 공정은 핀을 에칭하여 차등 핀을 형성하는 더 얇거나 더 두꺼운 핀 전이를 가진 얇은 핀 영역을 만드는 것을 포함할 수 있다. 둘째로, 공정은 차등 핀을 만들기 위한 두꺼운 핀 영역에서의 반도체의 퇴적을 포함할 수 있다. 이는 소스/드레인 영역에서 상이한 반도체들을 이용하는 것을 허용한다(예를 들어, 핀의 채널 부분의 일부 또는 전부 상에 SiGe EPI 층을 가진 Si 기반 소스, 드레인, 및 채널). 셋째로, 공정은 차등 게이트 유전체를 달성하기 위해 두꺼운 유전체 영역을 형성하기 위한 유전체의 퇴적을 포함할 수 있다(이에 의해 핀은 일관된 폭을 가질 수 있지만 게이트 유전체의 일부는 소스/드레인 노드들 중 어느 하나 근처에서 더 두껍고 소스/드레인 노드들 중 다른 하나 근처에서 더 얇다). 넷째로, 게이트에서의 핀(예를 들어, Si 핀)의 패터닝된 산화는 더 얇은 핀 부분을 만들기 위해 핀의 일부를 소비할 수 있다. 이 산화물은 차등 핀을 생산하기 위해 이후에 제거될 수 있다.
다양한 실시예들은 반도체 기판을 포함한다. 그러한 기판은 벌크 반도체 재료일 수 있으며, 이것은 웨이퍼의 부분이다. 실시예에서, 반도체 기판은 웨이퍼로부터 싱귤레이트된 칩의 부분으로서의 벌크 반도체 재료이다. 실시예에서, 반도체 기판은 SOI(semiconductor on insulator) 기판과 같은 절연체 위에 형성되는 반도체 재료이다. 실시예에서, 반도체 기판은 벌크 반도체 재료 위에서 연장되는 핀과 같은 돌출한 구조이다.
후속하는 예들은 추가 실시예들에 관련된다.
예 1은 핀을 포함하는 비 평면 트랜지스터를 포함하는 장치를 포함하고, 핀은 소스 영역 폭 및 소스 영역 높이를 갖는 소스 영역, 채널 영역 폭 및 채널 영역 높이를 갖는 채널 영역, 드레인 폭 및 드레인 높이를 갖는 드레인 영역, 및 채널 영역의 측벽 상에 형성되는 게이트 유전체를 포함하고; 여기서 장치는 (a) 소스 영역 폭보다 더 넓은 채널 영역 폭, 및 (b) 제1 로케이션에서의 제1 게이트 유전체 두께 및 제2 로케이션에서의 제2 게이트 유전체 두께를 포함하는 게이트 유전체 -제1 및 제2 로케이션들은 측벽 상에서 동등한 높이에 자리잡고 또한 제1 및 제2 게이트 유전체 두께들은 서로 동등하지 않음- 중 적어도 하나를 포함한다.
예 2에서 예 1의 주제는 장치가 소스 영역 폭보다 더 넓은 채널 영역 폭을 포함하는 것을 선택 사항으로 포함할 수 있다.
예 3에서 예들 1-2의 주제는 채널 영역 높이가 소스 영역 높이보다 더 높은 것을 선택 사항으로 포함할 수 있다.
예 4에서 예들 1-3의 주제는 드레인 영역 폭이 소스 영역 폭보다 더 넓고 드레인 영역 높이가 소스 영역 높이보다 더 높은 것을 선택 사항으로 포함할 수 있다.
예 5에서 예들 1-4의 주제는 채널 영역이 추가적 채널 영역 폭 및 추가적 채널 영역 높이를 갖고 채널 영역 폭은 추가적 채널 영역 폭보다 더 넓은 것을 선택 사항으로 포함할 수 있다.
예 6에서 예들 1-5의 주제는 채널 영역 높이가 추가적 채널 영역 높이보다 높은 것을 선택 사항으로 포함할 수 있다.
예 7에서 예들 1-6의 주제는 채널 영역 폭이 제1 로케이션에 자리잡고 또한 추가적 채널 영역 폭이 제1 로케이션과 소스 영역 사이에 위치되는 제2 로케이션에 자리잡은 것을 선택 사항으로 포함할 수 있다.
예 8에서 예들 1-7의 주제는 채널 영역이 제1 및 제2 재료들을 포함하고 또한 채널 영역 폭이 제2 재료가 제1 재료 상에 형성되는 채널 영역의 일부분에 자리잡은 것을 선택 사항으로 포함할 수 있다.
예 9에서 예들 1-8의 주제는 제1 재료를 포함하는 기판을 포함하는 것을 선택 사항으로 포함하며, 여기서 제2 재료는 제1 재료 상에 에피택셜하게 형성된다.
예 10에서 예들 1-9의 주제는 추가적 채널 영역 폭이 제2 재료를 포함하지 않은 채널 영역의 추가적 부분에 자리잡은 것을 선택 사항으로 포함할 수 있다.
예 11에서 예들 1-10의 주제는 장치가 제1 로케이션에서의 제1 게이트 유전체 두께 및 제2 로케이션에서의 제2 게이트 유전체 두께를 포함하는 게이트 유전체를 포함하고, 제1 및 제2 로케이션들은 측벽 상에서 위로 동일 높이에 있고 또한 제1 및 제2 게이트 유전체 두께들은 서로 동등하지 않은 것을 선택 사항으로 포함할 수 있다.
예 12에서 예들 1-11의 주제는 적어도 2개의 논리 트랜지스터를 포함하는 SoC에 선택 사항으로 포함될 수 있다.
예 13에서 예들 1-12의 주제는 적어도 2개의 논리 트랜지스터가 비 평면 트랜지스터와 공선상인 것을 선택 사항으로 포함할 수 있다.
예 14에서 예들 1-13의 주제는 비 평면 트랜지스터가 제1 전압원에 결합되고 또한 적어도 2개의 논리 트랜지스터 중 하나는 제1 전압원보다 더 낮은 최대 동작 전압을 갖는 제2 전압원에 결합되는 것을 선택 사항으로 포함한다.
예 15에서 예들 1-14의 주제는 비 평면 트랜지스터가 입/출력(I/O) 노드에 결합되는 것을 선택 사항으로 포함할 수 있다.
예 16은: 제1 핀을 포함하는 제1 비 평면 트랜지스터 - 제1 핀은 제1 소스 영역 폭 및 제1 소스 영역 높이를 갖는 제1 소스 영역, 제1 채널 영역 폭 및 제1 채널 영역 높이를 갖는 제1 채널 영역, 제1 드레인 폭 및 제1 드레인 높이를 갖는 제1 드레인 영역, 및 제1 채널 영역의 측벽 상에 형성되는 제1 게이트 유전체를 포함함 -; 제2 핀을 포함하는 제2 비 평면 트랜지스터 - 제2 핀은 제2 소스 영역 폭 및 제2 소스 영역 높이를 갖는 제2 소스 영역, 제2 채널 영역 폭 및 제2 채널 영역 높이를 갖는 제2 채널 영역, 제2 드레인 폭 및 제2 드레인 높이를 갖는 제2 드레인 영역, 및 제2 채널 영역의 측벽 상에 형성되는 제2 게이트 유전체를 포함함 - 를 포함하는 SoC를 포함하고, 여기서 SoC는 (a) 제1 채널 영역 폭이 제2 채널 영역 폭보다 더 넓은 것, 및 (b) 제1 게이트 유전체가 제2 게이트 유전체보다 더 두꺼운 것 중 적어도 하나를 포함한다.
예 17에서 예 16의 주제는 SoC가 제2 채널 영역 폭보다 더 넓은 제1 채널 영역 폭 및 제2 채널 영역 높이보다 더 높은 제1 채널 영역 높이를 포함하는 것을 선택 사항으로 포함할 수 있다.
예 18에서 예들 16-17의 주제는: (a) 제1 핀은 제1 소스 영역, 제1 채널 영역, 및 제1 드레인 영역을 가로지르는 제1 장축을 포함하고; (b) 제2 핀은 제2 소스 영역, 제2 채널 영역, 및 제2 드레인 영역을 가로지르는 제2 장축을 포함하고; (c) 제1 장축은 제2 장축과 공선상에 있는 것을 선택 사항으로 포함할 수 있다.
예 19에서 예들 16-18의 주제는 제1 및 제2 핀들이 공통 모놀리식 핀에서 파생된 것을 선택 사항으로 포함할 수 있다.
예 20에서 예들 16-19의 주제는 제1 소스 영역 폭, 제1 채널 영역 폭, 및 제1 드레인 폭이 모두 서로 전반적으로 동등한 것을 선택 사항으로 포함할 수 있다.
예 21에서 예들 16-20의 주제는 제1 채널 영역이 추가적 제1 채널 영역 폭을 갖고 또한 제1 채널 영역 폭이 추가적 제1 채널 영역 폭보다 더 넓은 것을 선택 사항으로 포함할 수 있다.
예 22는 방법을 포함하고, 이 방법은: 핀을 기판 상에 형성하는 단계 - 핀은 제1, 제2, 및 제3 영역들을 갖고, 제2 영역은 제1 영역에 인접한 제1 로케이션 및 제3 영역에 인접한 제2 로케이션을 가짐-; (a) 제1 로케이션에서 제2 영역의 일부분을 제거하는 것, 및 (b) 제2 로케이션에서 핀 상에 재료를 형성하는 것을 포함하는 그룹으로부터 선택되는 동작을 수행하는 단계; 및 제1 영역에 소스 영역, 제2 영역에 채널 영역, 및 제3 영역에 드레인 영역을 형성하는 단계를 포함하고, 여기서 채널 영역은 핀상에서 제1 로케이션에서의 제1 채널 영역 폭 및 제2 로케이션에서의 제2 채널 폭을 갖고, 제2 채널 폭은 제1 채널 폭보다 더 넓다.
예 23에서 예 22의 주제는 제1 로케이션에서의 제2 영역의 일부분을 제거하는 단계를 선택 사항으로 포함할 수 있다.
예 24에서 예들 21-23까지의 주제는 제2 로케이션에 핀 상에 재료를 형성하는 단계를 선택 사항으로 포함할 수 있다.
본 발명의 실시예들에 대한 앞서의 설명은 예시 및 설명의 목적으로 제시되었다. 이것은 본 발명을 총망라하거나, 또는 개시된 정확한 형태들로만 제한하도록 의도되지 않았다. 본 설명 및 청구항들은 좌측, 우측, 상부, 하부, 위에 걸쳐서, 아래에, 상위의, 하위의, 제1, 제2 등과 같이 단지 설명적인 목적으로 사용되는 것이며 제한적으로 해석되지 말이야 할 용어들을 포함한다. 예를 들어, 상대적인 수직 위치를 지정하는 용어들은, 기판 또는 집적 회로의 디바이스 측(또는 능동 면)이 해당 기판의 "상부" 면인 상황을 가리킨다; 기판은 실제로는 임의의 배향으로 위치할 수 있어서, 표준 지상 기준 프레임에서 기판의 "상부" 측이 "하부" 측보다 낮을 수 있으면서도 여전히 용어 “상부”의 의미 속에 들 수 있다. (청구항들을 포함하여) 본 명세서에서 사용되는 바와 같은 "~ 상의(on)"라는 용어는 구체적으로 달리 언급되지 않는 한, 제2 층 "상의" 제1 층이 제2 층 바로 위에 위치하고 또한 그와 직접 접촉한다는 것을 표현하지 않는다; 제1 층과 제1 층 상의 제2 층 사이에는 제3 층 또는 다른 구조가 존재할 수 있다. 본 명세서에 기술되는 디바이스 또는 물건의 실시예들은 다수의 위치 및 방위에서 제조되고, 사용되고, 또는 수송될 수 있다. 통상의 기술자들은 상기 교시에 비추어 볼 때 많은 수정 및 변경들이 가능하다는 것을 인식할 것이다. 통상의 기술자는 도면들에 보여진 다양한 구성요소들에 대한 여러 가지의 등가의 조합들 및 치환들을 인식할 것이다. 따라서 본 발명의 범위가 이 상세한 설명에 의하여 제한되지 않고 그보다는 여기에 부가된 청구항에 의해 제한되도록 의도된 것이다.

Claims (24)

  1. 장치로서:
    핀을 포함하는 비 평면 트랜지스터를 포함하고, 상기 핀은 소스 영역 폭 및 소스 영역 높이를 갖는 소스 영역, 채널 영역 폭 및 채널 영역 높이를 갖는 채널 영역, 드레인 영역 폭 및 드레인 영역 높이를 갖는 드레인 영역, 및 상기 채널 영역의 측벽 상에 형성되는 게이트 유전체를 포함하고,
    (a) 상기 채널 영역 폭은 상기 소스 영역 폭보다 더 넓고, (b) 상기 채널 영역 높이는 상기 소스 영역 높이보다 더 높은
    장치.
  2. 제1항에 있어서, 상기 드레인 영역 폭은 상기 소스 영역 폭보다 더 넓고 상기 드레인 영역 높이는 상기 소스 영역 높이보다 더 높은 장치.
  3. 제1항에 있어서, 상기 채널 영역은 추가적 채널 영역 폭 및 추가적 채널 영역 높이를 갖고 및 상기 채널 영역 폭은 상기 추가적 채널 영역 폭보다 더 넓은 장치.
  4. 제3항에 있어서, 상기 채널 영역 높이는 상기 추가적 채널 영역 높이보다 더 높은 장치.
  5. 제3항에 있어서, 상기 채널 영역 폭은 제1 로케이션에 자리잡고 또한 상기 추가적 채널 영역 폭은 상기 제1 로케이션과 상기 소스 영역 사이에 위치되는 제2 로케이션에 자리잡은 장치.
  6. 제3항에 있어서, 상기 채널 영역은 제1 및 제2 재료들을 포함하고 또한 상기 채널 영역 폭은 상기 제2 재료가 상기 제1 재료 상에 형성되는 상기 채널 영역의 일부분에 자리잡은 장치.
  7. 제6항에 있어서, 상기 제1 재료를 포함하는 기판을 포함하고, 상기 제2 재료는 상기 제1 재료 상에 에피택셜하게 형성되는 장치.
  8. 제6항에 있어서, 상기 추가적 채널 영역 폭은 상기 제2 재료를 포함하지 않은 상기 채널 영역의 추가적 부분에 자리잡은 장치.
  9. 적어도 2개의 논리 트랜지스터를 포함하는 SoC(system-on-a-chip)에 포함되는 제1항의 장치.
  10. 제9항에 있어서, 상기 적어도 2개의 논리 트랜지스터는 상기 비 평면 트랜지스터와 공선상에 있는 장치.
  11. 제9항에 있어서, 상기 비 평면 트랜지스터는 제1 전압원에 결합되고 및 상기 적어도 2개의 논리 트랜지스터 중 하나는 상기 제1 전압원보다 더 낮은 최대 동작 전압을 갖는 제2 전압원에 결합되는 장치.
  12. 제9항에 있어서, 상기 비 평면 트랜지스터는 I/O(input/output) 노드에 결합되는 장치.
  13. 장치로서:
    핀을 포함하는 비 평면 트랜지스터를 포함하고, 상기 핀은 소스 영역 폭 및 소스 영역 높이를 갖는 소스 영역, 채널 영역 폭 및 채널 영역 높이를 갖는 채널 영역, 드레인 영역 폭 및 드레인 영역 높이를 갖는 드레인 영역, 및 상기 채널 영역의 측벽 상에 형성되는 게이트 유전체를 포함하고,
    (a) 상기 채널 영역 폭은 상기 소스 영역 폭보다 더 넓고, (b) 상기 채널 영역은 상기 채널 영역 폭보다 더 좁은 추가적 채널 영역 폭을 갖고, (c) 상기 채널 영역은 서로 상이한 제1 및 제2 재료들을 포함하고 또한 상기 채널 영역 폭은 상기 제2 재료가 상기 제1 재료 상에 형성되는 상기 채널 영역의 일부분에 자리잡은
    장치.
  14. 제13항에 있어서, 상기 채널 영역 높이는 상기 소스 영역 높이보다 더 높은 장치.
  15. 제13항에 있어서, 상기 드레인 영역 폭은 상기 소스 영역 폭보다 더 넓고 상기 드레인 영역 높이는 상기 소스 영역 높이보다 더 높은 장치.
  16. 제13항에 있어서, 상기 채널 영역은 상기 채널 영역 높이보다 더 낮은 추가적 채널 영역 높이를 갖는 장치.
  17. 제13항에 있어서, 상기 채널 영역 폭은 제1 로케이션에 자리잡고 또한 상기 추가적 채널 영역 폭은 상기 제1 로케이션과 상기 소스 영역 사이에 위치되는 제2 로케이션에 자리잡은 장치.
  18. 제13항에 있어서, 상기 제1 재료를 포함하는 기판을 포함하고, 상기 제2 재료는 상기 제1 재료 상에 에피택셜하게 형성되는 장치.
  19. 제13항에 있어서, 상기 추가적 채널 영역 폭은 상기 제2 재료를 포함하지 않은 상기 채널 영역의 추가적 부분에 자리잡은 장치.
  20. 적어도 2개의 논리 트랜지스터를 포함하는 SoC(system-on-a-chip)에 포함되는 제13항의 장치로서, 상기 비 평면 트랜지스터는 제1 전압원에 결합되고 상기 적어도 2개의 논리 트랜지스터 중 하나는 상기 제1 전압원보다 더 낮은 최대 동작 전압을 갖는 제2 전압원에 결합되는 장치.
  21. 적어도 2개의 논리 트랜지스터를 포함하는 SoC(system-on-a-chip)에 포함되는 제13항의 장치로서, 상기 비 평면 트랜지스터는 I/O(input/output) 노드에 결합되는 장치.
  22. 장치로서:
    핀을 포함하는 비 평면 트랜지스터를 포함하고, 상기 핀은 소스 영역 폭 및 소스 영역 높이를 갖는 소스 영역, 채널 영역 폭 및 채널 영역 높이를 갖는 채널 영역, 드레인 영역 폭 및 드레인 영역 높이를 갖는 드레인 영역, 및 상기 채널 영역의 측벽 상에 형성되는 게이트 유전체를 포함하고,
    (a) 상기 채널 영역은 추가적 채널 영역 폭 및 추가적 채널 영역 높이를 갖고, (b) 상기 채널 영역 높이는 상기 추가적 채널 영역 높이보다 더 높은
    장치.
  23. 제22항에 있어서, 상기 채널 영역 높이는 상기 소스 영역 높이보다 더 높은 장치.
  24. 제23항에 있어서, 상기 채널 영역 폭은 상기 소스 영역 폭보다 더 넓은 장치.
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