KR100608380B1 - 메모리 소자의 트랜지스터 및 그 제조방법 - Google Patents

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Abstract

본 발명은 단차진 트랜지스터와 돌기형 트랜지스터를 하나의 셀 내에 동시에 구현한 새로운 형태의 메모리 소자의 트랜지스터 및 그 제조방법을 개시한다. 개시된 본 발명의 트랜지스터는, 기판의 소정 영역으로부터 돌출된 활성영역을 가지며, 활성영역 내에는 요홈부가 구비된다. 요홈부를 포함한 활성영역의 상부면보다 낮은 표면을 갖도록 활성영역 주변의 기판에는 필드산화막이 형성되고, 그 위에는 활성영역의 단차진 부분과 중첩되어 활성영역의 상부면을 가로지르도록 요홈부의 일측 단부 및 타측 단부를 따라 쌍으로 형성된 게이트가 놓인다. 따라서, 제1방향의 절단면은 단차진 트랜지스터 구조로 형성되고, 이와 수직하는 제2방향의 절단면은 돌기형 트랜지스터 구조로 형성된다. 상기 구조로 트랜지스터를 제조하면, 단차진 트랜지스터가 갖는 정보저장시간의 개선 효과와 돌기형 트랜지스터가 갖는 우수한 전류구동능력 특성을 동시에 확보할 수 있으므로, 로직 소자 뿐 아니라 저전력 및 고속 특성이 요구되는 메모리 소자(예컨대, 디램)에도 상기 트랜지스터를 적용할 수 있게 된다.
돌기형 트랜지스터, 단차진 트랜지스터

Description

메모리 소자의 트랜지스터 및 그 제조방법{Transistor of memory device and method for fabricating the same}
도 1 내지 도 7은 본 발명에 따른 메모리 소자의 트랜지스터 제조방법을 설명하기 위한 공정별 사시도.
도 8은 도 7의 A-A'선에 따라 절단하여 도시한 단면도.
도 9는 도 7의 B-B'선에 따라 절단하여 도시한 단면도.
*도면의 주요 부분에 대한 부호의 설명*
1: 반도체 기판, 1a: 활성영역
2: 패드 산화막 3: 패드 질화막
4: 필드산화막 5: 하드 마스크용 산화막
6: 게이트 산화막 7(7a,7b): 게이트 전극
본 발명은 메모리 소자 및 그 제조방법에 관한 것으로, 보다 상세하게는 돌기형 트랜지스터(Fin Transistor)와 단차진 트랜지스터(Step gated Asymmetry Transistor)를 하나의 셀 내에 동시에 구현한 새로운 형태의 트랜지스터 및 그 제조방법에 관한 것이다.
반도체 소자의 고집적화로 인해 고집적 모스펫 소자의 디자인 룰이 SUB-100NM급 레벨로 급격히 감소함에 따라 그에 대응하는 트랜지스터의 채널 길이(channel length) 및 폭(width)도 매우 짧아지고 있다. 또한 단채널(short channel) 구조로 가면서 더 이상 문턱전압이 채널 폭과 무관하지 않게 되었다. 따라서, 특정 소자에서 요구하는 트랜지스터의 문턱전압 타겟을 구현함에 있어, 종래의 2차원적인 평면(plannar) 구조로는 그 한계점에 이르렀다는 것이 일반적인 견해이다.
이를 극복하기 위해 최근 로직 소자(logic device)에서는 3차원 트랜지스터에 대한 연구가 활발히 진행되고 있다. 특히, 트리플 채널을 형성시키는 돌기형 트랜지스터는 차세대 로직 소자에 요구되는 핵심 기술로 판단되고 있다. 돌기형 트랜지스터는 3차원 구조의 액티브를 구현하여 3면에 동시에 채널이 형성되도록 소자를 설계한 것으로, 이 경우 순간적인 전류량의 증대로 우수한 전류 구동 특성을 얻을 수 있다. 또한, 트랜지스터의 온-오프(ON-OFF) 특성이 매우 뛰어나 고속 소자 구현이 가능하고, 백 바이어스 의존성(back bias dependency)이 줄어들어 낮은 전압에서도 원하는 디바이스 특성을 얻을 수 있다. 이러한 특성들로 인해 초고집적 회로의 구현이 가능하게 된다.
하지만, 이러한 3차원 구조의 트랜지스터는 셀의 가장 중요한 특성인 충분한 정보저장시간(data retention time)을 확보할 수 없다는 단점이 있다. 이는 좁은 액티브영역 내에 형성된 트리플 채널로 인해 오히려 접합누설전류의 소스(source)가 훨씬 커질 것으로 예측되기 때문이다. 따라서, 상기 구조의 트랜지스터를 메모 리 소자(예컨대, 디램)에 적용하기 위해서는 반드시 충분한 정보저장시간의 확보가 요구된다.
즉, 기존 돌기형 트랜지스터의 경우, 온-오프 특성이 뛰어나고, 높은 구동 전류 특성 때문에 로직 소자 적용 가능성에 대한 연구는 활발히 진행되고 있지만 낮은 정보저장시간을 갖기 때문에 메모리 소자에는 적용되지 않고 있다.
이에, 본 발명은 종래 제반 문제점을 해결하기 위해 안출된 것으로서, 본 발명의 목적은, 단차진 트랜지스터와 돌기형 트랜지스터를 하나의 셀 내에 동시에 구현하므로써 단차진 트랜지스터가 갖는 정보저장시간 개선 효과와 돌기형 트랜지스터가 갖는 우수한 전류구동능력(high current drivability)을 동시에 확보할 수 있도록 한 메모리 소자의 트랜지스터를 제공함에 있다.
또한, 본 발명의 다른 목적은, 저전력(low power) 및 고속 특성이 요구되는 메모리 소자에도 적용 가능한 메모리 소자의 트랜지스터를 제공함에 있다.
게다가, 본 발명의 또 다른 목적은, 상기 구조의 트랜지스터를 효과적으로 제조할 수 있는 제조방법을 제공함에 있다.
상기와 같은 목적을 달성하기 위하여, 본 발명은, 반도체 기판의 소정 영역으로부터 돌출된 활성영역; 상기 활성영역 내에 형성된 요홈부; 상기 활성영역 이외의 기판 영역 상에 활성영역의 상부면 보다 낮은 표면을 갖도록 형성된 필드산화막; 및 상기 활성영역의 단차진 부위와 중첩되어 상기 활성영역의 상부면을 가로지 르도록 상기 요홈부의 일측 단부 및 타측 단부를 따라 쌍으로 형성된 게이트;를 포함하는 메모리 소자의 트랜지스터를 제공한다.
또한, 상기와 같은 목적을 달성하기 위하여, 본 발명은, 반도체 기판을 식각하여 돌출된 활성영역을 형성하는 단계; 상기 활성영역 이외의 기판 영역에 필드산화막을 형성하는 단계; 상기 활성영역 내에 요홈부를 형성하는 단계; 상기 요홈부의 저면보다 낮은 표면을 갖도록 상기 필드산화막을 식각하여 상기 요홈부를 포함한 상기 활성영역의 상부면을 노출시키는 단계; 상기 요홈부를 포함한 노출된 상기 활성영역의 상부면에 게이트 절연막을 형성하는 단계; 상기 게이트 절연막 상에 게이트 도전막을 형성하는 단계; 및 상기 게이트 도전막과 게이트 절연막을 식각하여 상기 요홈부의 일측 단부 및 타측 단부 각각에 활성영역의 단차진 부분과 중첩되어 상기 활성영역의 상부면을 가로지르도록 게이트를 형성하는 단계;를 포함하는 메모리 소자의 트랜지스터 제조방법을 제공한다.
상기에서, 요홈부는 200∼700Å의 깊이로 형성하는 것이 바람직하다.
필드산화막은 2000∼4000Å의 두께로 형성하며, 또한, 400∼1500Å 두께의 막질이 잔존하도록 식각하는 것이 바람직하다.
게이트 절연막은 30∼50Å의 두께로 형성하는 것이 바람직하다.
게이트 도전막은 폴리실리콘 재질의 단층 구조, 또는, 폴리실리콘 재질의 제1도전막과 그 위에 형성된 저저항 재질의 제2도전막의 적층 구조로 형성하며, 상기 제2도전막은 W, WN, WSix 및 TiSix로 구성된 그룹으로부터 선택되는 어느 하나의 재질로 형성하는 것이 바람직하다. 게이트를 적층 구조로 형성할 경우, 상기 제1도 전막은 400∼700Å 두께로 형성하고, 상기 제2도전막은 1000∼1500Å 두께로 형성하는 것이 바람직하다.
상기 구조로 트랜지스터를 제조하면, 하나의 단위 셀 내에 단차진 트랜지스터와 돌기형 트랜지스터가 동시에 구현되므로, 메모리 소자가 단차진 트랜지스터와 돌기형 트랜지스터의 장점을 모두 가지게 된다. 따라서, 로직 소자외에 디램과 같은 메모리 소자에도 상기 트랜지스터를 적용할 수 있게 된다.
(실시예)
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.
도 1 내지 도 7은 본 발명에 따른 메모리 소자의 트랜지스터 제조방법을 설명하기 위한 공정별 사시도로서, 이를 설명하면 다음과 같다.
도 1을 참조하면, 반도체 기판(1) 상에 50 ~ 150Å 두께의 패드 산화막(2)과 500 ~ 800Å 두께의 패드 질화막(3)을 순차 형성한다.
도 2를 참조하면, 트랜치가 형성될 부분을 한정하는 마스크로 패드 질화막(3)과 패드 산화막(2) 및 기판(1)을 소정 깊이 식각하여 트랜치(t)를 형성한다. 그 결과, 기판(1)으로부터 수직으로 돌출된 활성영역(1a)이 정의된다.
도 3을 참조하면, 트랜치(t) 내부가 충분히 채워지도록 기판(1) 상에 HDP(High Density Plasma) 증착 공정에 따라 산화막을 형성하고, 이를 CMP 처리하여 트랜치(t) 내에 필드산화막(4)을 형성한다. 필드산화막(4)은 2000∼4000Å의 두께로 형성하는 것이 바람직하다.
도 4를 참조하면, 잔존 패드 질화막(3)과 패드 산화막(2)을 순차 제거하여 활성영역(1a)의 상면을 노출시킨다. 노출된 활성영역(1a)의 상면에 리세스(recess)될 영역이 오픈된 구조의 산화막(5)을 형성한다.
도 5를 참조하면, 상기 산화막(5)을 하드 마스크로 이용하여 기판(1)을 소정 깊이 식각한다. 그 결과 활성영역(1a) 내에 도시된 형태의 요홈부(g)가 형성된다. 이때, 요홈부는 200∼700Å의 깊이(d)로 형성하는 것이 바람직하다. 이어, 하드 마스크로 사용된 산화막(5)을 제거한다.
도 6을 참조하면, 습식 혹은 건식식각법으로 필드산화막(4)을 일정 두께 식각하여, 요홈부(g)를 포함한 활성영역(1a)의 상부면을 노출시킨다. 필드산화막(4)의 식각 공정은 잔존 필드산화막(4)이 요홈부(g)의 저면보다 낮은 표면을 갖도록 진행해야 하며, 필드산화막(4)의 바람직한 잔존 두께(h)는 400∼1500Å이다.
도 7을 참조하면, 통상적인 이온주입 공정으로 웰 및 채널영역을 형성한 후, 요홈부(g)를 포함한 활성영역(1a)의 상부면을 따라 30∼50Å 두께의 게이트 절연막(6)을 형성한다. 게이트 절연막(6)과 필드산화막(4) 상에 폴리실리콘 재질의 제1도전막(7a)과 저저항 재질의 제2도전막(7b)을 순차 형성한다. 이때, 제1도전막(7a)은 400∼700Å 두께로 형성되고, 제2도전막(7b)은 1000∼1500Å 두께로 형성되며, 제2도전막(7b)으로는 W, WN, WSix 또는 TiSix 등이 사용된다. 이어, 게이트가 형성될 부분을 한정하는 마스크로 제1 및 제2도전막(7a),(7b)을 순차 식각한다. 그 결과, 요홈부(g)의 일측 단부 및 타측 단부를 따라 활성영역(1a)의 단차진 부분과 중첩되어 활성영역(1a)의 상부면을 가로지르는 한 쌍의 게이트(7)가 형성된다.
여기서는 일 예로서, 게이트(7)가 제1도전막(7a)과 제2도전막(7b)의 적층 구조로 형성된 경우에 한하여 언급하였으나, 폴리실리콘 재질의 제1도전막(7a)의 단층 구조로 형성한 경우도 적용 가능함은 물론이다.
도 8 및 도 9는 도 1 내지 도 7의 공정 결과 완성된 메모리 소자의 셀 트랜지스터 구조를 도시한 것으로, 도 8은 도 7의 A-A'선에 따라 절단하여 도시한 단면도이고, 도 9는 도 7의 B-B'선에 따라 절단하여 도시한 단면도이다.
상기 단면도를 참조하면, 본 발명에서 제안된 셀 트랜지스터는 다음과 같이 구성되어 있음을 알 수 있다. 반도체 기판(1)의 소정 영역으로부터 돌출된 활성영역(1a)을 가지며, 활성영역(1a) 내에는 소정 깊이의 요홈부(g)가 구비된다. 활성영역(1a) 주변의 기판에는 상기 요홈부(g)를 포함한 상기 활성영역의 상부면보다 낮은 표면을 갖도록 필드산화막(4)이 형성되고, 그 위에는 활성영역(1a)의 단차진 부분과 중첩되어 활성영역의 상부면을 가로지르도록 요홈부(g)의 일측 단부 및 타측 단부를 따라 쌍으로 형성된 게이트(7)가 게이트 전극(7)과 활성영역(1a) 사이에는 게이트 절연막(6)이 개재된다.
따라서, 상기 트랜지스터는 제1방향(A-A')을 따라 절단하면, 단차진 트랜지스터 구조를 갖는 반면, 이와 수직하는 제2방향(B-B')을 따라 절단하면 3면(C1, C2, C3로 표시된 부분)을 채널로 사용하는 돌기형 트랜지스터 구조를 가지게 된다. 즉, 단차진 트랜지스터와 돌기형 트랜지스터가 하나의 트랜지스터 내에 동시에 구현됨을 확인할 수 있다.
상기 구조로 트랜지스터를 설계하면, 소자 구동시 단차진 트랜지스터와 돌기 형 트랜지스터의 장점을 모두 이용할 수 있으므로, 충분한 정보저장시간과 뛰어난 전류구동능력을 동시에 확보할 수 있다.
그 결과, 낮은 정보저장시간으로 인해 로직 소자에만 한정적으로 적용되어 왔던 돌기형 트랜지스터를 저전력 및 고속 특성이 요구되는 나노 스케일(nano scale) 단위의 메모리 소자에도 적용할 수 있게 된다.
이상 첨부된 도면을 참조하여 본 발명의 바람직한 실시예들을 설명하였지만, 본 발명은 상기 실시예들에 한정되지 않고 본 발명의 기술적 요지를 벗어나지 않는 범위 내에서 당업자에 의해 다양하게 변형 실시될 수 있음은 물론이다.
이상에서 설명한 바와 같이, 본 발명에 의하면, 단위 트랜지스터 내에 단차진 트랜지스터와 돌기형 트랜지스터가 동시에 구현되므로, 소자 구동시 단차진 트랜지스터가 갖는 정보저장시간의 개선 효과와 돌기형 트랜지스터가 갖는 우수한 전류구동능력 특성을 동시에 확보할 수 있다. 따라서, 로직 소자 뿐 아니라 저전력 및 고속 특성이 요구되는 메모리 소자(예컨대, 디램)에도 적용할 수 있게 된다.

Claims (16)

  1. 반도체 기판의 소정 영역으로부터 돌출된 활성영역;
    상기 활성영역 내에 형성된 요홈부;
    상기 활성영역 이외의 기판 영역 상에 활성영역의 상부면 보다 낮은 표면을 갖도록 형성된 필드산화막; 및
    상기 활성영역의 단차진 부위와 중첩되어 상기 활성영역의 상부면을 가로지르도록 상기 요홈부의 일측 단부 및 타측 단부를 따라 쌍으로 형성된 게이트;를 포함하는 것을 특징으로 하는 메모리 소자의 트랜지스터.
  2. 제 1 항에 있어서, 상기 요홈부는 200∼700Å의 깊이로 형성된 것을 특징으로 하는 메모리 소자의 트랜지스터.
  3. 제 1 항에 있어서, 상기 필드산화막은 400∼1500Å의 두께로 형성된 것을 특징으로 하는 메모리 소자의 트랜지스터.
  4. 제 1 항에 있어서, 상기 게이트는 게이트 절연막과 게이트 도전막의 적층 구조로 형성된 것을 특징으로 하는 메모리 소자의 트랜지스터.
  5. 제 4 항에 있어서, 상기 게이트 절연막은 30∼50Å의 두께로 형성된 것을 특 징으로 하는 메모리 소자의 트랜지스터.
  6. 제 4 항에 있어서, 상기 게이트 도전막은 폴리실리콘 재질의 단층 구조, 또는, 폴리실리콘 재질의 제1도전막과 그 위에 형성된 저저항 재질의 제2도전막의 적층 구조로 이루어진 것을 특징으로 하는 메모리 소자의 트랜지스터.
  7. 제 6 항에 있어서, 상기 제2도전막은 W, WN, WSix 및 TiSix로 구성된 그룹으로부터 선택되는 어느 하나로 이루어진 것을 특징으로 하는 메모리 소자의 트랜지스터.
  8. 제 6 항에 있어서, 상기 게이트가 적층 구조로 이루어진 경우, 상기 제1도전막은 400∼700Å 두께로 형성되고, 상기 제2도전막은 1000∼1500Å 두께로 형성된 것을 특징으로 하는 메모리 소자의 트랜지스터.
  9. 반도체 기판을 식각하여 돌출된 활성영역을 형성하는 단계;
    상기 활성영역 이외의 기판 영역에 필드산화막을 형성하는 단계;
    상기 활성영역 내에 요홈부를 형성하는 단계;
    상기 요홈부의 저면보다 낮은 표면을 갖도록 상기 필드산화막을 식각하여 상기 요홈부를 포함한 상기 활성영역의 상부면을 노출시키는 단계;
    상기 요홈부를 포함한 노출된 상기 활성영역의 상부면에 게이트 절연막을 형 성하는 단계;
    상기 게이트 절연막 상에 게이트 도전막을 형성하는 단계; 및
    상기 게이트 도전막과 게이트 절연막을 식각하여 상기 요홈부의 일측 단부 및 타측 단부 각각에 활성영역의 단차진 부분과 중첩되어 상기 활성영역의 상부면을 가로지르도록 게이트를 형성하는 단계;를 포함하는 것을 특징으로 하는 메모리 소자의 트랜지스터 제조방법.
  10. 제 9 항에 있어서, 상기 요홈부는 200∼700Å의 깊이로 형성하는 것을 특징으로 하는 메모리 소자의 트랜지스터 제조방법.
  11. 제 9 항에 있어서, 상기 필드산화막은 2000∼4000Å의 두께로 형성하는 것을 특징으로 하는 메모리 소자의 트랜지스터 제조방법.
  12. 제 9 항에 있어서, 상기 필드산화막은 400∼1500Å 두께의 막질이 잔존하도록 식각하는 것을 특징으로 하는 메모리 소자의 트랜지스터 제조방법.
  13. 제 9 항에 있어서, 상기 게이트 절연막은 30∼50Å의 두께로 형성하는 것을 특징으로 하는 메모리 소자의 트랜지스터 제조방법.
  14. 제 8 항에 있어서, 상기 게이트 도전막은 폴리실리콘 재질의 단층 구조, 또 는, 폴리실리콘 재질의 제1도전막과 그 위에 형성된 저저항 재질의 제2도전막의 적층 구조로 형성하는 것을 특징으로 하는 메모리 소자의 트랜지스터 제조방법.
  15. 제 14 항에 있어서, 상기 제2도전막은 W, WN, WSix 및 TiSix로 구성된 그룹으로부터 선택되는 어느 하나의 재질로 형성하는 것을 특징으로 하는 메모리 소자의 트랜지스터 제조방법.
  16. 제 14 항에 있어서, 상기 게이트를 적층 구조로 형성하는 경우, 상기 제1도전막은 400∼700Å 두께로 형성하고, 상기 제2도전막은 1000∼1500Å 두께로 형성하는 것을 특징으로 하는 메모리 소자의 셀 트랜지스터 제조방법.
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